KR19980053145A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 패드 산화막의 두께를 소자에 따라 달리하여 소자의 특성을 향상시키는 반도체 소자의 제조 방법에 관한 것이다.
이와 같은 본 발명의 반도체 소자의 제조 방법은 기판에 n에 웰과 p형 웰을 형성하는 제1단계, 상기 n형 웰보다 p형 웰에서 더 두껍도록 상기 기판 전면에 패드 산화막을 형성하는 제2단계, 상기 n형 웰과 p형 웰 사이의 상기 기판위에 p형 웰영역보다 n형 웰영역에서 버즈 빅이 적도록 필드 산화막을 형성하는 제3단계를 포함하여 이루어진 것이다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 활성영역의 좁은 폭 효과(Narrow width effect)를 개선하기 위한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 CMOS(Complementary Metal Oxide Semi Conductor)는 소비 전력이 우수한 PMOS와, 고속 동작이 가능한 NMOS를 대칭으로 구성한 것으로, 집적도가 낮고 제조공정이 복잡하다는 면에서는 나쁘지만 소비 전력이 아주 적다는 특성을 가지고 있다.
최근 반도체 기술이 발달함에 따라 소자이 크기가 작아지고 고집적화 되어가고 있으며, 이와같은 고집적화 소자의 사이즈 감소로 인하여 활성영역도 좁아지게 되고, 더불어 활성영역의 폭이 좁아짐에 따라 문턱전압의 변동이 커진다.
이와같은 CMOS에서 소자 격리 영역 형성시 PMOS의 패드 산화막의 두께가 작을때 , NMOS의 패드 산화막의 두께가 클때 문턱전압의 변동이 적어진다.
이하 종래의 CMOS 제조 방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 일반적인 트랜지스터의 레이아웃도이고, 도 2a 내지 도 2f는 종래 기술에 따른 CMOS 제조 방법을 나타낸 공정 단면도이며, 도 3은 종래의 NMOS와 PMOS에 대하여 도 1의 A-A'선상의 단면도이다.
도 1에서와 같이, 활성 영역(30)에 수직한 방향으로 게이트 전극(26)이 형성되고, 상기 게이트 전극(26)양측의 활성영역(30)에 불순물 영역(도시하지 않음)들이 형성된다. 그리고 각 불순물 영역에 연결되는 금속 배선(29)이 형성된다.
한편, 종래의 CMOS 제조 방법을 설명하면 다음과 같다.
도 2a에서와 같이, p형 반도체 기판(11) 상에 초기 산화막(12), 제1질화막(13) 및 제1감광막(14)을 차례로 형성한 다음, 상기 제1감광막(14)을 n형 웰이 형성될 부위만 제거되도록 노광 및 현상한다. 그리고 상기 선택적으로 노광 및 현상된 제1감광막(14)을 마스크로 이용하여 상기 제1질화막(33)을 선택적으로 제거한 후, 반도체 기판(11)에 n형 불순물을 주입하고, 드라이브-인 확산을 통해 상기 p형 반도체 기판(11)표면내에 n형 웰(N type well)(15)을 형성한다.
도 2b에서와 같이, 상기 제1질화막(13)을 마스크로 이용하여 반도체 기판(11)표면에 제1산화막(16)을 성장시킨 후, 상기 제1질화막(13)을 제거한다. 이어 상기 제1산화막(16)을 마스크로 이용하여 p형 불순물을 주입하고, 드라이브인 확산을 통해 상기 p형 반도체 기판(11)표면내의 n형 웰(15)일측에 p형 웰(17)을 형성한다.
도 2c에서와 같이, 상기 초기 산화막(12)과 제1산화막(16)을 제거하고, 전면에 패드 산화막(18)과 제2질화막(19)과 제2감광막(20)을 차례로 형성한 다음, 상기 제2감광막(20)을 소자 격리 영역이 형성될 부위만 제거되도록 선택적으로 노광 및 현상한다.
상기 선택적으로 노광 및 현상된 제2감광막(20)을 마스크로 이용하여 차례로 상기 제2질화막(19)과 패드 산화막(18)을 선택적으로 식각한다.
도 2d에서와 같이, 상기 제2감광막(20)을 제거하고, 상기 제2질화막(19)을 마스크로 이용하여 필드 이온을 이온 주입하고 소자 격리 영역에 필드 산화막(21)을 성장시킨다. 그리고 상기 제2질화막(19)과, 패드 산화막(18)을 제거한다.
도 2e에서와 같이, 전면에 제2감광막(도면에는 도시되지 않음)을 도포하고 상기 n형 형 웰(15) 상부에만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현장된 제2감광막을 마스크로 이용하여 p형 불순물을 이온 주입함으로 제1필드 스톱 영역(22a)과 제1펀치스루(Punch-throngh)스톱 영역(23a)을 동시에 형성한 후, 상기 제3감광막을 제거한다.
그리고 전면에 제4감광막(도시하지 않음)을 도포하고, 상기 n형 웰(15)상부에만 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제4감광막을 마스크로 이용하여 n형 불순물을 이용 주입함으로 제2필드 스톱 영역(22b)과 제2펀치스루 스톱 영역(23b)을 동시에 형성한 후, 상기 제4감광막을 제거한다. 이어 상기 필드 산화막(21)과 n형 웰(15)을 포함한 p형 웰(17)상에 게이트 산화막과, 다결정 실리콘과, 게이트 캡 산화막을 차례로 형성한 다음, 선택적으로 식각하여 필드 산화막(21) 사이의 활성영역에 게이트 산화막(24)과 게이트 캡 산화막(25)을 구비한 게이트 전극(26)을 형성한다.
도 2f에서와 같이, 상기 게이트 전극(26)을 마스크로 이용하여 상기 n형 웰(15)영역에서는 p형 불순물을, 상기 p형 웰(17)영역에는 n형 불순물을 이온 주입하므로 불순물 영역(27)을 형성한 다음, 상기 게이트 전극(26)과 필드 산화막(21)을 포함한 불순물 영역(27)상에 ILD(Inter Layer Dielectric) 층(28)과 제5감광막(도면에 도시하지 않음)을 차례로 형성한다.
그리고 상기 제5감광막을 불순물 영역(27)에만 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제5감광막을 마스크로 이용하여 상기 ILD층(28)을 선택적으로 식각한 후, 상기 제5감광막을 제거한다. 그리고 상기 불순물 영역(27)을 포함한 ILD층(28) 표면상에 도전층(29)과 제6감광막(도면에 도시하지 않음)을 차례로 형성한 다음, 상기 제6감광막을 상기 게이트전극(26)상측에만 제거되도록 선택적으로 노광 및 현상한다.
이어서, 상기 선택적으로 노광 및 현상된 제6감광막을 마스크로 이용하여 상기 도전층(29)을 선택적으로 식각하고 상기 제6감광막을 제거하므로 종래의 CMOS를 형성한다. 여기서 n형 웰(15)영역에는 PMOS를, 그리고 p형 웰(17)영역에는 NMOS를 형성한다.
도 3은 종래의 NMOS와 PMOS에 대하여 도 1의 A-A'선상의 단면도이다
도 3에서와 같이 반도체 기판(11)상에 동시에 형성되는 필드 스톱 영역(22)과, 펀치스루 스톱 영역(23), 상기 필드 스톱 영역(22) 상측에 형성되는 필드 산화막(21)과, 상기 펀치 스루 스톱 영역(23)상측에 형성되는 게이트 산화막(24)과 상기 필드 산화막(21)을 포함한 게이트 산화막(24)상에 단차를 갖고 형성되는 게이트 전극(26)과, 상기 게이트 전극(26) 상에 차례로 형성되는 게이트 캡 산화막(25)과, ILD층(28)으로 트랜지스터가 형성된다.
상기에서 설명한 종래의 반도체 소자의 제조 방법에 있어서는 다음과 같은 문제점이 있었다.
즉, 서두에서 설명한 바와 같이 소자 격리 영역 형성시 PMOS는 패드 산화막의 두께가 클 때 문턱 전압 변동분이 적고, NMOS는 패드 산화막의 두께가 작을때 문턱전압 변동분이 적다.
그러나 종래의 CMOS 제조방법에 있어서는 소자 격리 영역 형성시 PMOS의 패드 산화막과 NMOS의 패드 산화막의 두께를 동일하게 하므로 좁은 폭 특성을 PMOS 및 NMOS에서 동시에 좋게 하지 못하는 문제점이 있었다.
본 발명은 상기 문제점을 해결하기 위해 안출한 것으로 NMOS와, PMOS의 특성에 따라 패드 산화막의 두께를 달리하여 NMOS와 PMOS의 좁은 폭 특성을 동시에 좋게 하는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 일반적인 트랜지스터의 레이아웃도.
도 2a 내지 도 2f는 종래 기술에 따른 CMOS 제조 방법을 나타낸 공정 단면도.
도 3은 종래의 NMOS와 PMOS에 대하여 도 1의 A-A'선상의 단면도.
도 4a 내지 도 4h는 본 발명의 제1실시예에 따른 CMOS 제조 방법을 나타낸 공정 단면도.
도 5a 내지 도 5g는 본 발명의 제2실시예에 따른 CMOS 제조 방법을 나타낸 공정 단면도.
도 6은 본 발명에 따른 PMOS에 대하여 도 1의 A-A' 선상의 단면도.
도 7은 본 발명에 따른 NMOS에 대하여 도 1의 A-A' 선상의 단면도.
*도면의 주요 부분에 대한 부호의 설명*
31:p형 반도체 기판 35:N형 웰
37:p형 웰 43:필드 산화막
44:필드 스톱 영역 45:펀치스루 스톱 영역
48:게이트 50:ILD
51:도전층
이와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 기판에 n형 웰과 p형 웰을 형성하는 제1단계, 상기 n형 웰보다 p형 웰에서 더 두껍도록 상기 기판 전면에 패드 산화막을 형성하는 제2단계, 상기 n형 웰과 p형 웰 사이의 상기 기판위에 p형 웰영역보다 n형 웰영역에서 버즈 빅이 적도록 필드 산화막을 형성하는 제3단계를 포함하여 이루어짐을 그 특징으로 한다.
상기와 같은 본 발명에 따른 반도체 소자의 제조 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 4a 내지 도 4h는 본 발명의 제1실시에에 따른 CMOS 제조방법을 나타낸 공정 단면도이다.
도 4a에서와 같이, p형 반도체 기판(31)상에 초기 산화막(32), 제1질화막(33) 및 제1감광막(34)을 차례로 형성한 다음, 상기 제1감광막(34)을 n형 웰이 형성될 부위만 제거되도록 노광 및 현상한다. 그리고 상기 선택적으로 노광 및 현상된 제1감광막(34)을 마스크로 이용하여 상기 제1질화막(33)을 선택적으로 제거한 후, n형 불순물을 주입하고 드라이브 인 확산을 통해 p형 반도체 기판(31)표면내에 n형 웰(N type well)(35)을 형성한다.
도 4b에서와 같이, 상기 제1감광막(34)과 상기 n형 웰(35)상의 초기 산화막(32)을 차례로 제거한 다음, 상기 제1질화막(33)을 마스크로 이용하여 반도체 기판(31) 표면에 제1산화막(36)을 성장시킨 후, 상기 제1질화막(33)을 제거한다. 이어 상기 제1산화막(36)을 마스크로 이용하여 p형 불순물을 주입하고, 드라이브 확산을 통해 상기 p형 반도체 기판(31)표면내의 n형 웰(35)일측에 p형 웰(37)을 형성한다.
도 4c에서와 같이, 상기 초기 산화막(32)과 제1산화막(36)을 제거한 다음, 전면에 제1패드 산화막(38)과 제2감광막(39)을 차례로 형성한다. 그리고 상기 제2감광막(39)을 상기 n형 웰(35)상측에만 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제2감광막(39)을 마스크로 이용하여 상기 제1패드 산화막(38)을 선택적으로 식각한 후, 상기 제2감광막(39)을 제거한다.
도 4d에서와 같이, 상기 선택적으로 식각된 제1패드 산화막(38)을 포함한 반도체 기판(31) 전면에 제2패드 산화막(40)을 성장시킨다. 그리하여 상기 p형 웰(37)상의 패드 산화막이 상기 N형 웰(35)상의 패드 산화막 보다 두꺼워진다.
도 4e에서와 같이, 상기 제2패드 산화막(40)상에 제2질화막(41)과 제3감광막(42)을 차례로 형성한 다음, 상기 제3감광막(42)을 소자격리 영역이 형성될 부위만 제거되도록 선택적으로 노광 및 현상한다. 상기 선택적으로 노광 및 현상된 제3감광막(42)을 마스크로 이용하여 차례로 상기 제2질화막(41)과, 제1,제2패드 산화막(38,40)을 선택적으로 식각한다.
도 4f에서와 같이, 상기 제3감광막(42)을 제거하고, 상기 제2질화막(41)을 마스크로 이용하여 필드 이온을 이온주입하고 소자 격리영역의 반도체 기판(31) 표면에 필드 산화막(43)을 성장시킨다. 그리고 상기 제2질화막(41)과 제1,제2패드 산화막(38,40)을 제거한다. 이때 상기 p형 웰 영역과 n형 웰 영역에서 패드 산화막의 두께가 차이를 갖고 잇으므로 제1,제2패드 산화막 제거시 상기 n형 웰쪽의 필드 산화막(43)의 버즈 빅 부분이 제거되므로 필드 산화막(43)의 버즈 빅이 p형 웰(37)영역에서 보다 n형 웰(35)영역에서 더 작게 형성된다.
도 4g에서와 같이, 상기 필드 산화막(43)과 n형 웰(35)을 포함한 p형 웰(37)상에 사진 식각공정을 이용하여 상기 n형 웰(35)에는 n형 불순물을 이온 주입하고, 상기 p형 웰(37)에는 p형 불순물을 이온 주입하여 필드 스톱 영역(44)과, 펀치스루 스톱 영역(45)을 동시에 형성한다.
그리고 상기 필드 산화막(43)과 n형 웰(35)을 포함한 p형 웰(37)상에 게이트산화막과, 다결정 실리콘과, 게이트 캡 산화막을 차례로 형성한 다음, 선택적으로 식각하여 필드 산화막(43)사이의 활성 영역에 게이트 산화막(46)과 게이트 캡 산화막(47)을 구비한 게이트 전극(48)을 형성한다.
도 4h에서와 같이, 상기 게이트 전극(48)을 마스크로 이용하여 상기 n형 웰(35)영역에는 p형 불순물을 이온주입하고, 상기 p형 웰(37)영역에는 n형 불순물을 이온주입함으로 불순물 영역(49)을 형성한다. 그리고, 상기 게이트 전극(48)과 필드 산화막(48)을 포함한 불순물 영역(49)상에 ILD층(50)과 제4감광막(도면에 도시하지 않음)을 차례로 형성한다. 그리고 상기 제4감광막을 불순물 영역에만 제거되도록 선택적으로 노광 및 현상한다. 이어 상기 선택적으로 노광 및 현상된 제4감광막을 마스크로 이용하여 상기 ILD층(50)을 선택적으로 식각한 다음 상기 제4감광막을 제거한다. 그리고 상기 불순물 영역(49)을 포함한 ILD층(50)표면상에 도전층(51)과 제5감광막(도면에 도시하지 않음)을 차례로 형성한 다음, 상기 제5감광막을 상기 게이트 전극(48)상측에만 제거되도록 선택적으로 노광 및 현상한다.
이어서 상기 선택적으로 노광 및 현상된 제5감광막을 마스크로 이용하여 상기 도전층(51)을 선택적으로 식각하고 상기 제5감광막을 제거한다.
도 5a 내지 도 5g는 본 발명의 제2실시예에 따른 제조 방법을 나타낸 공정 단면도이다.
도 5a에서와 같이, p형 반도체 기판(31)상에 초기 산화막(32), 제1질화막(33) 및 제1감광막(34)을 차례로 형성한 다음, 상기 제1감광막(34)을 n형 웰이 형성될 부위만 제거되도록 노광 및 현상한다. 그리고 상기 선택적으로 노광 및 현상된 제1감광막(34)을 마스크로 이용하여 n형 불순물을 주입하고, 드라이브 인확산을 통해 상기 p형 반도체 기판(31) 표면내에 n형 웰(N type well)(35)을 형성한다.
도 5b에서와 같이, 상기 제1감광막(34)과 상기 n형 웰(35)상의 초기 산화막(32)을 차례로 제거한 다음, 상기 제1질화막(33)을 마스크로 이용하여 제1산화막(36)을 성장시킨 후, 상기 제1산화막(36)을 마스크로 이용하여 p형 불순물을 주입하고, 드라이브 인 확산을 통해 상기 p형 반도체 기판(31)표면내의 n형 웰(35)일측에 p형 웰(37)을 형성한다.
도 5c에서와 같이, 상기 초기 산화막(32)과 제1산화막(36)을 제거한 다음, 전면에 제1패드 산화막(38)과 제2감광막(39)을 차례로 형성한다. 상기 제2감광막(39)을 상기 n형 웰(35)상측에만 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제2감광막(39)을 마스크로 이용하여 상기 제1패드 산화막(38)을 일정 두께만큼 선택적으로 식각한 후, 상기 제2감광막(39)을 제거한다.
그리하여 상기 p형 웰(37)상의 패드 산화막이 상기 N형 웰(35)상의 패드 산화막보다 두꺼워진다.
도 5d에서와 같이, 상기 제1패드 산화막(38)상에 제2질화막(41)과 제3가광막(42)을 차례로 형성한 다음, 상기 제3감광막(42)을 소자격리 영역이 형성될 부위만 제거되도록 선택적으로 노광 및 현상한다. 상기 선택적으로 노광 및 현상된 제3감광막(42)을 마스크로 이용하여 차례로 상기 제2질화막(41)과, 제1패드 산화막(38)을 선택적으로 식각한다.
도 5e에서와 같이, 상기 제3감광막(42)을 제거하고, 상기 제2질화막(41)을 마스크로 이용하여 필드 이온을 이온주입하고 필드 산화막(43)을 성장시킨다. 그리고 상기 제2질화막(41)과 제1패드 산화막(38)을 제거한다. 이때 상기 필드 산화막(43)의 버즈빅이 상기 패드 산화막의 두께 차이로 상기 p형 웰(37)보다 n형 웰(35)에서 작아진다.
도 5f에서와 같이, 상기 필드 산화막(43)과 n형 웰(35)을 포함한 p형 웰(37)상에 사진 식각공정을 이용하여 상기 n형 웰(35)에는 n형 불순물을 이온 주입하고, 상기 p형 웰(37)에는 p형 불순물을 이온 주입하고 필드 스톱 영역(44)과, 펀치스루 스톱 영역(45)을 동시에 형성한다.
그리고 상기 필드 산화막(43)과 n형 웰(35)을 포함한 p형 웰(37)상에 게이트 산화막과, 다결정 실리콘과, 게이트 캡 산화막을 차례로 형성한 다음, 선택적으로 식각하여 필드 산화막(43) 사이의 활성영역에 게이트 산화막(46)과 게이트 캡 산화막(47)을 구비한 게이트전극(48)을 형성한다.
도 5h에서와 같이, 상기 게이트 전극(48)을 마스크로 이용하여 상기 n형 웰(35)영역에는 p형 불순물을 이온주입하고, 상기 p형 웰(37)영역에는 n형 불순물을 이온주입함으로 불순물 영역(49)을 형성한 다음, 상기 게이트(48)과 필드 산화막(43)을 포함한 불순물 영역(49)상에 ILD층(50)과 제4감광막(도면에 도시하지 않음)을 차례로 형성한다. 그리고 상기 제4감광막을 불순물 영역에만 제거되도록 선택적으로 노광 및 현상한다. 이어 상기 선택적으로 노광 및 현상된 제4감광막을 마스크로 이용하여 상기 ILD층(50)을 선택적으로 식각한 다음 상기 제4감광막을 제거한다. 그리고 상기 불순물 영역(49)을 포함한 ILD층(50)표면상에 도전층(51)과 제5감광막(도면에 도시하지 않음)을 차례로 형성한 다음, 상기 제5감광막을 상기 게이트 전극(48)상측에만 제거되도록 선택적으로 노광 및 현상한다.
이어서 상기 선택적으로 노광 및 현상된 제5감광막을 마스크로 이용하여 상기 도전층(51)을 선택적으로 식각하고 상기 제5감광막을 제거한다.
도 6은 본 발명에 따른 PMOS에 대하여 도 1의 A-A'선상의 단면도이고, 도 7은 본 발명에 따른 NMOS에 대하여 도 1의 A-A'성 상의 단면도이다.
상술한 본 발명의 반도체 소자 제조방법에 의해 형성된 PMOS 및 NMOS의 구조는 도 6 및 도 7과 같이 반도체 기판(31)상에 활성영역과 필드영역이 정의되어 필드영역의 반도체기판(31)위에 형성되는 필드 산화막(43)과, 반도체 기판(31)내의 필드 산화막(43)하측에 형성되는 필드 스톱 영역(44) 및 활영영역에 형성되는 펀치 스루 스톱 영역(45)과, 활성영역의 반도체 기판(31)상에 차례로 형성되는 게이트산화막(46), 게이트(48) 및 게이트 캡 산화막(47)과, 전면에 형성되는 ILD층(50)으로 트랜지스터가 형성된다.
여기서 PMOS와 NMOS의 차이점은 다음과 같다.
즉, PMOS는 도 6과 같이 활성영역이 평탄하게 형성되나, NMOS는 도 7과 같이 활성영역이 필드 산화막(43)과 만나는 계면에서 다른 부분보다 더 낮게 형성된다.
이상에서 설명한 바와 같은 본 발명의 반도체 소자의 제조 방법에 있어서는 다음과 같은 효과가 있다.
즉, 필드 산화막 형성시 NMOS 형성영역과 PMOS 형성영역에 서로 다른 두께를 갖는 패드 산화막을 형성하여 열산화 공정으로 필드 산화막을 형성하므로 PMOS와 NMOS에서 좁은 폭 특성을 동시에 향상시킬 수 있다.
Claims (15)
- 기판에 n형 웰과 p형 웰을 형성하는 제1단계;상기 n형 웰보다 p형 웰에서 더 두껍도록 상기 기판 전면에 패드 산화막을 형성하는 제2단계; 그리고상기 n형 웰과 p형 웰 사이의 상기 기판위에 p형 웰영역과 n형 웰영역에서 버즈 빅이 적도록 필드 산화막을 형성하는 제3단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 패드 산화막 형성방법은 p형 웰상의 기판위에 제1패드 산화막을 형성하는 단계와,상기 p형 웰 및 n형 웰 상의 기판위에 제2패드 산화막을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 패드 산화막 형성방법은 기판위에 제1패드 산화막을 형성하는 단계와,상기 n형 웰 상의 제1패드 산화막을 소정 두께로 식각하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
- 반도체 기판의 소정영역에 n형 웰을 형성하는 단계;상기 n형 웰의 기판 표면에 열 산화막을 형성하는 단계;상기 열 산화막을 마스크로 하여 기판에 p형 웰을 형성하고 상기 열 산화막을 제거하는 단계;상기 p형 웰위에 제1패드 산화막을 형성하는 단계;상기 제1패드 산화막과 n형 웰상에 제2패드 산화막을 형성하는 다계;상기 p형 웰과 n형 웰 계면인 격리영역의 제1패드 산화막 및 제2패드 산화막을 선택적으로 제거하고 격리영역에 격리 산화막을 형성하는 단계;상기 제1,제2패드 산화막을 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
- 제4항에 있어서,상기 격리 산화막은 p형 웰 영역 보다 n형 웰 영역에서 버즈 빅이 더 적게 형성되도록 함을 특징으로 하는 반도체 소자의 제조방법.
- 제4항에 있어서,상기 p형 웰 및 n형 웰 위에 각각 게이트 전극들을 형성하는 단계;상기 각 게이트 전극을 마스크로 이용하여 게이트 전극 양측의 기판에 웰과 반대 도전형의 불순물영역들을 형성하는 단계를 더 포함함을 특징으로 하는 반도체 소자의 제조방법.
- 제6항에 있어서,상기 게이트 전극 형성전에 상기 기판에 각 웰과 반대 도전형의 이온을 주입하여 채널 스톱 영역과 펀치스루 스톱 영역을 형성하는 단계를 더 포함함을 특징으로 하는 반도체 소자의 제조방법.
- 제6항에 있어서,상기 불순물 영역들을 형성한 후, 상기 불순물 영역들에 콘택 홀을 갖는 절연막을 전면에 형성하는 단계;상기 콘택 홀을 통해 각 불순물 영역에 연결되도록 도전층을 형성하는 단계를 더 포함함을 특징으로 하는 반도체 소자의 제조방법.
- 제8항에 있어서,상기 절연막은 ILD으로 형 성함을 특징으로 하는 반도체 소자의 제조방법.
- 반도체 기판의 소정영역에 n형 웰을 형성하는 단계;상기 n형 웰의 기판 표면에 열 산화막을 형성하는 단계;상기 열 산화막을 마스크로 하여 기판에 p형 웰을 형성하고 상기 열 산화막을 제거하는 단계;상기 기판 전면에 제1패드 산화막을 형성하는 단계;상기 n형 웰상의 제1패드 산화막을 소정 두께로 제거하는 단계;상기 p형 웰과 n형 웰 계면인 격리영역의 제1패드 산화막을 선택적으로 제거하고 격리영역에 격리 산화막을 형성하는 단계;상기 제1패드 산화막을 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
- 제10항에 있어서,상기 격리 산화막은 p형 웰 영역보다 n형 웰 영역에서 버즈 빅이 더 적게 형성되도록 함을 특징으로 하는 반도체 소자의 제조방법.
- 제10항에 있어서,상기 p형 웰 및 n형 웰 위에 각각 게이트 전극들을 형성하는 단계;상기 각 게이트 전극을 마스크로 이용하여 게이트 전극 양측의 기판에 웰과 반대 도전형의 불순물영역들을 형성하는 단계를 더 포함함을 특징으로 하는 반도체 소자의 제조방법.
- 제12항에 있어서,상기 게이트 전극 형성전에 상기 기판에 각 웰과 반대 도전형의 이온을 주입하여 채널 스톱 영역과 펀치스루 스톱 영역을 형성하는 단계를 더 포함함을 특징으로 하는 반도체 소자의 제조방법.
- 제12항에 있어서,상기 불순물 영역들을 형성한 후, 상기 불순물 영역들에 콘택 홀을 갖는 절연막을 전면에 형성하는 단계;상기 콘택 홀을 통해 각 불순물 영역에 연결되도록 도전층을 형성하는 단계를 더 포함함을 특징으로 하는 반도체 소자의 제조방법.
- 제14항에 있어서,상기 절연막은 ILD으로 형성함을 특징으로 하는 반도체 소자의 제조방법.
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