JPH04115525A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH04115525A JPH04115525A JP2233340A JP23334090A JPH04115525A JP H04115525 A JPH04115525 A JP H04115525A JP 2233340 A JP2233340 A JP 2233340A JP 23334090 A JP23334090 A JP 23334090A JP H04115525 A JPH04115525 A JP H04115525A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、イオンインプランテーシジンのエネルギを
自由に設定でき、より適切なウェルプロファイルを得る
ことができるようにした半導体素子の製造方法に関する
ものである。
自由に設定でき、より適切なウェルプロファイルを得る
ことができるようにした半導体素子の製造方法に関する
ものである。
（従来の技術）
第２図（ａ）〜第２図（ｄ）は従来のセルフ・アライン
法でのウェル形成方法の工程断面図である。まず、第２
図（ａ）に示すように、シリコン基板２１上に熱酸化に
より酸化Ｈ：２２を形成し、さらにＣＶＤ法により窒化
膜２３を形成する。
法でのウェル形成方法の工程断面図である。まず、第２
図（ａ）に示すように、シリコン基板２１上に熱酸化に
より酸化Ｈ：２２を形成し、さらにＣＶＤ法により窒化
膜２３を形成する。
その後、ホトリソ・エツチングを行い、窒化膜２３をパ
ターニングし、この窒化膜２３をマスクとして、インプ
ランテーションにより、ボロン２４を基板上にドープす
る。
ターニングし、この窒化膜２３をマスクとして、インプ
ランテーションにより、ボロン２４を基板上にドープす
る。
その後、酸素雰囲気で熱処理を行い、第２図Φ）に示す
ように、酸化膜２６を形成し、窒化膜２３を除去し、リ
ン２７を酸化膜２２を通してインプランテーションによ
りドープする。
ように、酸化膜２６を形成し、窒化膜２３を除去し、リ
ン２７を酸化膜２２を通してインプランテーションによ
りドープする。
この際、他の部分は酸化膜２６によりマスクされ、リン
２７がドープされない、その後、ドライブインを行い、
酸化ＩＩ！２Ｂを形成し、かつ第２図（ｃ）に示すよう
に、Ｐウェル層２５を形成して、所望のウェルプロファ
イルを得る。
２７がドープされない、その後、ドライブインを行い、
酸化ＩＩ！２Ｂを形成し、かつ第２図（ｃ）に示すよう
に、Ｐウェル層２５を形成して、所望のウェルプロファ
イルを得る。
最後に、第２図（ハ）に示すように、酸化膜２６と酸化
ｌ！１Ｉ２８を全面エツチングして除去し、その後の工
程を行う。その際、両酸化膜２６．２８の膜厚の差によ
り、断差２９が形成される。
ｌ！１Ｉ２８を全面エツチングして除去し、その後の工
程を行う。その際、両酸化膜２６．２８の膜厚の差によ
り、断差２９が形成される。
（発明が解決しようとする課題）
しかしながら、上記の製造方法では、断差の大きさがマ
スクとして用いる酸化ＷｊＩ２６．２８の厚さにより決
定されるので、これらの酸化膜２６２８を厚くすると、
断差が大きくなり、その後のホトリソ時にレジストの塗
布分布が変わり、寸法の制御が困難になる。
スクとして用いる酸化ＷｊＩ２６．２８の厚さにより決
定されるので、これらの酸化膜２６２８を厚くすると、
断差が大きくなり、その後のホトリソ時にレジストの塗
布分布が変わり、寸法の制御が困難になる。
また、酸化膜２６．２８を薄くすると、断差は軽減され
るが、リンイオン打ち込み時に酸化膜２２を突き抜ける
ため、エネルギを低く抑えなければならず、所望のウェ
ルプロファイルを得ることが難しいという問題点があっ
た。
るが、リンイオン打ち込み時に酸化膜２２を突き抜ける
ため、エネルギを低く抑えなければならず、所望のウェ
ルプロファイルを得ることが難しいという問題点があっ
た。
この発明は前記従来技術が持っている問題点のうち、マ
スクとなる酸化膜の膜厚の差により断差が形成されると
いう問題点について解決した半導体素子の製造方法を提
供するものである。
スクとなる酸化膜の膜厚の差により断差が形成されると
いう問題点について解決した半導体素子の製造方法を提
供するものである。
（課題を解決するための手段）
この発明は前記問題点を解決するために、半導体素子の
製造方法において、ドライブイン時に酸素雰囲気により
全面を酸化する工程を導入したものである。
製造方法において、ドライブイン時に酸素雰囲気により
全面を酸化する工程を導入したものである。
（作 用）
この発明によれば、半導体素子の製造方法において、以
上のような工程を導入したので、シリコン基板上の断差
をマスクとなる酸化膜厚に関係なく得られるようになり
、したがって、前記問題点を除去できる。
上のような工程を導入したので、シリコン基板上の断差
をマスクとなる酸化膜厚に関係なく得られるようになり
、したがって、前記問題点を除去できる。
（実施例）
以下、この発明の半導体素子の製造方法の実施例につい
て図面に基づき説明する。第１図（ａ）〜第１図（ｄ）
はその一実施例を説明するための工程断面図である。
て図面に基づき説明する。第１図（ａ）〜第１図（ｄ）
はその一実施例を説明するための工程断面図である。
まず、第１図（ａ）に示すように、Ｓｉ基板１１に熱酸
化により酸化膜１２を形成し、ＣＶＤ法により窒化膜１
３を成長させる。その後、ホトリソ・エツチング技術に
より、窒化膜１３のパターンを形成し、この窒化膜１３
をマスクとしてボロン１４をイオン打込みする。
化により酸化膜１２を形成し、ＣＶＤ法により窒化膜１
３を成長させる。その後、ホトリソ・エツチング技術に
より、窒化膜１３のパターンを形成し、この窒化膜１３
をマスクとしてボロン１４をイオン打込みする。
その後、酸素雰囲気中にて熱処理を行うことにより、窒
化１Ｉ１１３のある場所以外は酸化され、第１図（ハ）
に示すように、酸化膜１６が成長する。この時の膜厚は
その後のリン１７のイオン打込み時のエネルギにより決
定される。
化１Ｉ１１３のある場所以外は酸化され、第１図（ハ）
に示すように、酸化膜１６が成長する。この時の膜厚は
その後のリン１７のイオン打込み時のエネルギにより決
定される。
次に、窒化膜１３を除去後、リン１７をイオン打込みす
る。その後のドライブイン時に第１図（ｃ）に示すよう
に、酸素雰囲気とすることにより、酸化膜１８が成長す
るとともに、Ｐウェルｌ１ｉ１６は第１図（ハ）のＰウ
ェル層１５より厚く成長すると同時に、Ｎウェル層２０
を形成する。この時、酸化膜１６はすでに厚く成長して
おり、成長レートが低いため、酸化＠１６と酸化膜１８
との膜厚差は初期より小さくなる。
る。その後のドライブイン時に第１図（ｃ）に示すよう
に、酸素雰囲気とすることにより、酸化膜１８が成長す
るとともに、Ｐウェルｌ１ｉ１６は第１図（ハ）のＰウ
ェル層１５より厚く成長すると同時に、Ｎウェル層２０
を形成する。この時、酸化膜１６はすでに厚く成長して
おり、成長レートが低いため、酸化＠１６と酸化膜１８
との膜厚差は初期より小さくなる。
したがって、ドライブイン時の酸素雰囲気の時間を設定
することにより、酸化膜１６のｌｌ１ｗ−にかかわらず
、酸化膜１６．１８の除去後の所望の断差１９を得るこ
とが可能となる。
することにより、酸化膜１６のｌｌ１ｗ−にかかわらず
、酸化膜１６．１８の除去後の所望の断差１９を得るこ
とが可能となる。
なお、この実施例では、イオン打込み順序をボロンの打
込み後リンのイオン打込みを行っているが、その逆の場
合でも、また他の不純物の場合でも全く同様である。
込み後リンのイオン打込みを行っているが、その逆の場
合でも、また他の不純物の場合でも全く同様である。
（発明の効果）
以上のように、本発明によれば、ドライブイン時に酸素
雰囲気により全面を酸化するようにしたので、マスクと
なる酸化膜の膜厚によらず断差が形成されるため、上記
酸化膜厚はその後のイオンインブランテーシ町ン工程時
のエネルギのみによって決定することが可能となる。し
たがって、インプランテーションのエネルギを自由に設
定でき、より最適なウェルプロファイルを得ることが可
能となる。
雰囲気により全面を酸化するようにしたので、マスクと
なる酸化膜の膜厚によらず断差が形成されるため、上記
酸化膜厚はその後のイオンインブランテーシ町ン工程時
のエネルギのみによって決定することが可能となる。し
たがって、インプランテーションのエネルギを自由に設
定でき、より最適なウェルプロファイルを得ることが可
能となる。
また、この発明によれば、新たな工程を追加することな
く、ウェルプロファイルの改善が可能である。
く、ウェルプロファイルの改善が可能である。
第１図（ａ）ないし第１図（ｄ）はこの発明の半導体素
子の製造方法の一実施例の工程断面図、第２図（ａ）な
いし第２図（ｄ）は従来のウェル形成方法の工程断面図
である。 １１・・・Ｓｉ基板、１２，１６．１８・・・酸化膜、
１３・・・窒化膜、１４・・・ボロン、１５．１６・・
・ＰウェルＮ、１１・・・リン、２０・・・Ｎウェル層
。
子の製造方法の一実施例の工程断面図、第２図（ａ）な
いし第２図（ｄ）は従来のウェル形成方法の工程断面図
である。 １１・・・Ｓｉ基板、１２，１６．１８・・・酸化膜、
１３・・・窒化膜、１４・・・ボロン、１５．１６・・
・ＰウェルＮ、１１・・・リン、２０・・・Ｎウェル層
。
Claims (1)
- 【特許請求の範囲】 （ａ）Ｓｉ基板を熱酸化し、その表面に第１の酸化膜を
形成した後、窒化膜を成長させて所定のパターン化を行
う工程と、 （ｂ）上記パターン化された窒化膜をマスクとし、イオ
ン打込みを行った後に酸素雰囲気中で熱処理を行うこと
により、窒化膜以外の個所に第２の酸化膜を形成する工
程と、 （ｃ）上記窒化膜の除去後、イオン打込みを行って酸素
雰囲気中でドライブインを行い、上記窒化膜除去位置に
、第３の酸化膜を形成すると同時に上記Ｓｉ基板中ウエ
ル層を形成し、かつ上記第２、第３の酸化膜を除去する
工程と、 よりなる半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2233340A JPH04115525A (ja) | 1990-09-05 | 1990-09-05 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2233340A JPH04115525A (ja) | 1990-09-05 | 1990-09-05 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04115525A true JPH04115525A (ja) | 1992-04-16 |
Family
ID=16953619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2233340A Pending JPH04115525A (ja) | 1990-09-05 | 1990-09-05 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04115525A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0605965A2 (en) * | 1992-12-31 | 1994-07-13 | AT&T Corp. | Method of making cmos integrated circuits |
| KR100232197B1 (ko) * | 1996-12-26 | 1999-12-01 | 김영환 | 반도체 소자의 제조 방법 |
-
1990
- 1990-09-05 JP JP2233340A patent/JPH04115525A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0605965A2 (en) * | 1992-12-31 | 1994-07-13 | AT&T Corp. | Method of making cmos integrated circuits |
| EP0605965A3 (en) * | 1992-12-31 | 1994-11-02 | At & T Corp | Method for manufacturing integrated circuits of the CMOS type. |
| KR100232197B1 (ko) * | 1996-12-26 | 1999-12-01 | 김영환 | 반도체 소자의 제조 방법 |
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