JPS59152637A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59152637A JPS59152637A JP2802483A JP2802483A JPS59152637A JP S59152637 A JPS59152637 A JP S59152637A JP 2802483 A JP2802483 A JP 2802483A JP 2802483 A JP2802483 A JP 2802483A JP S59152637 A JPS59152637 A JP S59152637A
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- JP
- Japan
- Prior art keywords
- layer
- mask
- substrate
- oxidation
- oxide film
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体装置の製造方法、特に選択酸化により形
成される厚いフィールド酸化膜を有する半導体装置の製
造方法に関する。
成される厚いフィールド酸化膜を有する半導体装置の製
造方法に関する。
（ロ）従来技術
従来の半導体装置の製造方法を第１図Ａ−Ｄを参照して
説明する。第１図ＡではＮ型のシリコン半導体基板（１
）表面に耐酸化マスクとして働（シリコン窒化膜（２）
を付着する。第１図Ｂではシリコン窒化膜（２）表面上
にフィールド領域となる部分を除いてホトレジスト膜（
３）を付着する。ホトレジスト膜（３）は全面に付着し
た後所望のパターンに焼付けをして選択的に残す。第１
図Ｃ゛ではホトレジスト膜（３）をマスクとして用いて
シリコン窒化膜（２）を選択エツチングし、更に残存す
るシリコン窒化膜（２）を拡散マスクとして用いてフィ
ールド領域にＰ型不純物をデポジションした不純物ドー
プ層（４）を形成する。□第１図りでは更にシリコン窒
化膜（２）を耐酸化マスクとして用い、基板（１）表面
を選択酸化してフィールド領域に約１μ程度の厚いフィ
ールド酸化膜（５）を形成する。この時同時に不純物ド
ープ層（４）は基板（１）内部にドライブインされてＰ
型のチャンネルストッパー領域（６）を形成する。更に
シリコン窒化膜（２）を除去した基板（１）表面にソー
ス、ドレイン領域を拡散してＭＯＳ）ランジスタを形成
する。
説明する。第１図ＡではＮ型のシリコン半導体基板（１
）表面に耐酸化マスクとして働（シリコン窒化膜（２）
を付着する。第１図Ｂではシリコン窒化膜（２）表面上
にフィールド領域となる部分を除いてホトレジスト膜（
３）を付着する。ホトレジスト膜（３）は全面に付着し
た後所望のパターンに焼付けをして選択的に残す。第１
図Ｃ゛ではホトレジスト膜（３）をマスクとして用いて
シリコン窒化膜（２）を選択エツチングし、更に残存す
るシリコン窒化膜（２）を拡散マスクとして用いてフィ
ールド領域にＰ型不純物をデポジションした不純物ドー
プ層（４）を形成する。□第１図りでは更にシリコン窒
化膜（２）を耐酸化マスクとして用い、基板（１）表面
を選択酸化してフィールド領域に約１μ程度の厚いフィ
ールド酸化膜（５）を形成する。この時同時に不純物ド
ープ層（４）は基板（１）内部にドライブインされてＰ
型のチャンネルストッパー領域（６）を形成する。更に
シリコン窒化膜（２）を除去した基板（１）表面にソー
ス、ドレイン領域を拡散してＭＯＳ）ランジスタを形成
する。
斯上の方法ではチャンネルストッパー領域（６）のドー
プとフィールド酸化膜（５）とを同一マスクで行うセル
ファライン効果を有する点に大きな利点を有するが、チ
ャンネルストッパー領域（６）のドープ時から基板（１
１表面が外界囲気にさらされるのでナトリウムイオン等
で汚染されるおそれがあった。
プとフィールド酸化膜（５）とを同一マスクで行うセル
ファライン効果を有する点に大きな利点を有するが、チ
ャンネルストッパー領域（６）のドープ時から基板（１
１表面が外界囲気にさらされるのでナトリウムイオン等
で汚染されるおそれがあった。
（ハ）発明の目的
本発明は断点に鑑みてなされ、セルファライン効果を有
し且つ基板汚染を最少限に留めた半導体装置の製造方法
を実現することを目的とする。
し且つ基板汚染を最少限に留めた半導体装置の製造方法
を実現することを目的とする。
に）発明の構成
本発明に依れば、半導体基板全面に耐酸化マスク層を付
着する工程、耐酸化マスク層上に選択的にホトレジスト
層を付着する工程、ホトレジスト層をマスクとして基板
表面のフィールド領域に不純物をイオン注入する工程、
ホトレジスト層をマスクとして耐酸化マスク層を選択エ
ツチングする工程、残存した耐酸化マスク層を用いて基
板表面を選択酸化して厚いフィールド酸化膜を形成し且
つフィールド酸化膜下にチャンまルストッパ＝領域を形
成する工程より構成されている。
着する工程、耐酸化マスク層上に選択的にホトレジスト
層を付着する工程、ホトレジスト層をマスクとして基板
表面のフィールド領域に不純物をイオン注入する工程、
ホトレジスト層をマスクとして耐酸化マスク層を選択エ
ツチングする工程、残存した耐酸化マスク層を用いて基
板表面を選択酸化して厚いフィールド酸化膜を形成し且
つフィールド酸化膜下にチャンまルストッパ＝領域を形
成する工程より構成されている。
（ホ）実施例
本発明の一実施例を第２図Ａ−Ｅを参照して詳述する。
本発明の第１の工程は半導体基板Ｑｌ）全面に耐酸化マ
スク層（１２１を付着することにある（第２図Ａ）。
スク層（１２１を付着することにある（第２図Ａ）。
本工程ではＮ型シリコン半導体基板Ｑｌ）全表面に耐酸
化マスクとして働（シリコン窒化膜（１２＋を約５００
〜２００ ｏＸ厚間に付着する。シリコン窒化膜はＣＶ
Ｄ法によって形成される。なおシリコン窒化膜Ｑ２）下
には図示しないが薄いパッド酸化膜を設けている。
化マスクとして働（シリコン窒化膜（１２＋を約５００
〜２００ ｏＸ厚間に付着する。シリコン窒化膜はＣＶ
Ｄ法によって形成される。なおシリコン窒化膜Ｑ２）下
には図示しないが薄いパッド酸化膜を設けている。
本発明の第２の工程は、耐酸化マスク層α２上に選択的
にホトレジスト層峙を付着することにある（第２図Ｂ）
。ホトレジスト層峙は耐酸化マスク層０洒上にフィール
ド領域Ｉとなる部分を除いて約ｔｏ、ｏｏｏＸ厚に付着
される。ホトレジスト層（１３１は全面にスピンオンし
た後所望のパターンに露光感光した後、有機溶剤で選択
的に除去する。
にホトレジスト層峙を付着することにある（第２図Ｂ）
。ホトレジスト層峙は耐酸化マスク層０洒上にフィール
ド領域Ｉとなる部分を除いて約ｔｏ、ｏｏｏＸ厚に付着
される。ホトレジスト層（１３１は全面にスピンオンし
た後所望のパターンに露光感光した後、有機溶剤で選択
的に除去する。
本発明の第３の工程はホトレジスト層ａ階をマスクとし
て基板ａＯ表面のフィールド領域α荀に不純物をイオン
注入することにある（第２図Ｃ）。本工程ではイオン注
入のマスクとしてホトレジスト層α狙ま有効であるが、
シリコン窒化膜（Ｊ２はマスク作用のないことを利用し
ている点に特徴を有する。
て基板ａＯ表面のフィールド領域α荀に不純物をイオン
注入することにある（第２図Ｃ）。本工程ではイオン注
入のマスクとしてホトレジスト層α狙ま有効であるが、
シリコン窒化膜（Ｊ２はマスク作用のないことを利用し
ている点に特徴を有する。
即ちボロンをイオン注入して基板αυのフィールド領域
０４）にＰ型の不純物ドープ層（へ）を形成する。この
結果フィールド領域（１４）にはシリコン窒化膜鰺で被
覆されたままで不純物ドープ層θ均が形成される。
０４）にＰ型の不純物ドープ層（へ）を形成する。この
結果フィールド領域（１４）にはシリコン窒化膜鰺で被
覆されたままで不純物ドープ層θ均が形成される。
本発明の第４の工程はホトレジスト層Ｑ３をマスクとし
て用いて耐酸化マスク層（１３を選択エツチングするこ
とにある（第２図Ｄ）。本工程では前工程でイオン注入
のマスクとして用いたホトレジスト層αりをそのままマ
スクとしてシリコン窒化膜Ｑ３をエツチングして、選択
酸化のための耐酸化マスクを形成する。シリコン窒化膜
α２はホットリン酸による化学的蝕刻あるいはプラズマ
エッチなとでエツチングする。なお本工程では前工程で
用いたホトレジスト層（２）を再度マスクとして用いる
ので従来方法と同様に同一マスクによるセルファライン
効果が得られる。
て用いて耐酸化マスク層（１３を選択エツチングするこ
とにある（第２図Ｄ）。本工程では前工程でイオン注入
のマスクとして用いたホトレジスト層αりをそのままマ
スクとしてシリコン窒化膜Ｑ３をエツチングして、選択
酸化のための耐酸化マスクを形成する。シリコン窒化膜
α２はホットリン酸による化学的蝕刻あるいはプラズマ
エッチなとでエツチングする。なお本工程では前工程で
用いたホトレジスト層（２）を再度マスクとして用いる
ので従来方法と同様に同一マスクによるセルファライン
効果が得られる。
本発明の第５の工程は残存する耐酸化マスク層（１りを
用いて基板０１）表面を選択酸化して厚いフィールド酸
化膜（１６１を形成し且つフィールド酸化膜ａｅ下にチ
ャンネルストッパー領域αＤを形成することにある（第
２図Ｅ）。本工程では酸化雰囲気中で９５０℃約７時間
加熱処理して露出された基板１表面に約１μ厚のフィー
ルド酸化膜Ｏｅを形成する。
用いて基板０１）表面を選択酸化して厚いフィールド酸
化膜（１６１を形成し且つフィールド酸化膜ａｅ下にチ
ャンネルストッパー領域αＤを形成することにある（第
２図Ｅ）。本工程では酸化雰囲気中で９５０℃約７時間
加熱処理して露出された基板１表面に約１μ厚のフィー
ルド酸化膜Ｏｅを形成する。
なおフィールド酸“化膜（１６）の成長に伴い第３の工
程で形成した不純物ドープ層ａ９は基板αυ内に拡散さ
れてチャンネルストッパー領域（１７）を形成する。
程で形成した不純物ドープ層ａ９は基板αυ内に拡散さ
れてチャンネルストッパー領域（１７）を形成する。
更に耐酸化マスク層（１２１を除去した後、露出した基
板００表面にソースおよびドレイン領域を拡散してＭＯ
Ｓ）ランジスタを形成する。
板００表面にソースおよびドレイン領域を拡散してＭＯ
Ｓ）ランジスタを形成する。
（へ）発明の効果
本発明に依ればシリコン基板α０表面を選択酸化時まで
耐酸化マスク（１２１で被覆しているので、基板ａυの
汚染を最少限に抑えることができ、安定した品質の半導
体装置を容易に製造できる。
耐酸化マスク（１２１で被覆しているので、基板ａυの
汚染を最少限に抑えることができ、安定した品質の半導
体装置を容易に製造できる。
またホトレジスト層（１３１をイオン注入のマスクと耐
酸化マスク０ｚのエツチングのマスクと兼用するので、
従来方法の利点であったセルファライン効果なそのまま
保持できる。
酸化マスク０ｚのエツチングのマスクと兼用するので、
従来方法の利点であったセルファライン効果なそのまま
保持できる。
更に本発明では従来とほぼ同一材料により構成できるの
で、従来方法を直ちに本発明に伺ら付加工程を必要とせ
ずに実現できる。
で、従来方法を直ちに本発明に伺ら付加工程を必要とせ
ずに実現できる。
第１図Ａ乃至りは従来方法を説明する断面図、第２図Ａ
乃至Ｅは本発明を説明する断面図である。 主な図番の説明 （１１）は半導体基板、ｕ３は耐酸化マスク層、０３は
ホトレジスト層、ｕｅはフィールド酸化膜である。
乃至Ｅは本発明を説明する断面図である。 主な図番の説明 （１１）は半導体基板、ｕ３は耐酸化マスク層、０３は
ホトレジスト層、ｕｅはフィールド酸化膜である。
Claims (1)
- ゛（１）半導体基板全面に耐酸化マスク層を付着する工
程、該マスク層上に選択的にホトレジスト層を付着する
工程、該ホトレジスト層をマスクとして前記基板表面の
フィールド領域に不純物をイオン注入する工程、前記ホ
トレジスト層をマスクとして前記マスク層を選択エツチ
ングする工程、残存する前記マスク層を用いて前記基板
表面を選択酸化して厚いフィールド酸化膜を形成し且つ
該フィールド酸化膜下にチャンネルストッパー領域を形
成する工程より構成されることを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2802483A JPS59152637A (ja) | 1983-02-21 | 1983-02-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2802483A JPS59152637A (ja) | 1983-02-21 | 1983-02-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59152637A true JPS59152637A (ja) | 1984-08-31 |
Family
ID=12237174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2802483A Pending JPS59152637A (ja) | 1983-02-21 | 1983-02-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59152637A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7884295B2 (en) | 2005-11-08 | 2011-02-08 | Shin-Etsu Polymer Co., Ltd. | Push button switch cover member |
-
1983
- 1983-02-21 JP JP2802483A patent/JPS59152637A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7884295B2 (en) | 2005-11-08 | 2011-02-08 | Shin-Etsu Polymer Co., Ltd. | Push button switch cover member |
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