JPH0579186B2 - - Google Patents
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- JPH0579186B2 JPH0579186B2 JP23565787A JP23565787A JPH0579186B2 JP H0579186 B2 JPH0579186 B2 JP H0579186B2 JP 23565787 A JP23565787 A JP 23565787A JP 23565787 A JP23565787 A JP 23565787A JP H0579186 B2 JPH0579186 B2 JP H0579186B2
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
＜産業上の利用分野＞
本発明は、同一半導体基板にバイポーラトラン
ジスタとMOSトランジスタを形成した半導体装
置を製造方法に関するものである。
ジスタとMOSトランジスタを形成した半導体装
置を製造方法に関するものである。
＜従来技術＞
半導体装置が広い範囲の機器に使われるに伴つ
て種々の機能が要求されるようになり、同一半導
体基板にバイポーラトランジスタとMOSトラン
ジスタを組込んで機能の向上を図つた装置も実用
化されている。
て種々の機能が要求されるようになり、同一半導
体基板にバイポーラトランジスタとMOSトラン
ジスタを組込んで機能の向上を図つた装置も実用
化されている。
従来のバイポーラトランジスタとMOSトラン
ジスタを同一基板に形成する場合の製造方法を第
２図ａ〜ｂに示す。例えばＰ型半導体基板１に
N+埋込領域２を形成した後、Ｎ型エピタキシヤ
ル層３を成長させ、その後P+拡散を行う事によ
り分離領域４を形成する。次に上記エピタキシヤ
ル層３にＰ型不純物の拡散を行つてバイポーラト
ランジスタのベース領域５、MOSトランジスタ
のドレイン領域６、ソース領域７を形成する。
ジスタを同一基板に形成する場合の製造方法を第
２図ａ〜ｂに示す。例えばＰ型半導体基板１に
N+埋込領域２を形成した後、Ｎ型エピタキシヤ
ル層３を成長させ、その後P+拡散を行う事によ
り分離領域４を形成する。次に上記エピタキシヤ
ル層３にＰ型不純物の拡散を行つてバイポーラト
ランジスタのベース領域５、MOSトランジスタ
のドレイン領域６、ソース領域７を形成する。
次にベース領域５内にＮ型不純物のデポジシヨ
ンを行い表面のリンガラス層PSGを除去した後
ドライブインを行つてエミツタ領域８とし、
NPNトランジスタを形成する。
ンを行い表面のリンガラス層PSGを除去した後
ドライブインを行つてエミツタ領域８とし、
NPNトランジスタを形成する。
その後MOSトランジスタのソース、ドレイン
間の酸化膜を選択的にエツチングしシリコンを表
出させ、再度500〜1500Å程度のゲート酸化膜９
を形成し、その後パシベーシヨン膜として薄くリ
ンガラス層PSG１０をデポジシヨンする。
間の酸化膜を選択的にエツチングしシリコンを表
出させ、再度500〜1500Å程度のゲート酸化膜９
を形成し、その後パシベーシヨン膜として薄くリ
ンガラス層PSG１０をデポジシヨンする。
＜発明が解決しようとする問題点＞
上記従来の製造方法では、バイポーラトランジ
スタのベース、エミツタ形成後にゲート酸化膜、
及びPSG膜成長の熱処理工程が必要なため、バ
イポーラトランジスタにおける不純物領域が影響
を受ける結果電流増巾率（hFE）が変動し、その
制御が困難であつた。
スタのベース、エミツタ形成後にゲート酸化膜、
及びPSG膜成長の熱処理工程が必要なため、バ
イポーラトランジスタにおける不純物領域が影響
を受ける結果電流増巾率（hFE）が変動し、その
制御が困難であつた。
＜問題を解決するための手段＞
本発明は、半導体基板のゲート酸化膜上にシリ
コン窒化膜を成長させ、シリコン窒化膜を選択的
にエツチングすることによりエミツタを形成する
領域及びゲートを形成する領域のシリコン窒化膜
を残す。次にエミツタを形成する領域のシリコン
窒化膜領域を囲つて周囲の酸化膜を選択的にエツ
チングし、レジストをマスクにして、シリコン窒
化膜とゲート酸化膜の二層膜を通す高エネルギー
のイオン注入を用いて基板と反対導電型の不純物
をシリコン中に導入しベース領域を形成する。
コン窒化膜を成長させ、シリコン窒化膜を選択的
にエツチングすることによりエミツタを形成する
領域及びゲートを形成する領域のシリコン窒化膜
を残す。次にエミツタを形成する領域のシリコン
窒化膜領域を囲つて周囲の酸化膜を選択的にエツ
チングし、レジストをマスクにして、シリコン窒
化膜とゲート酸化膜の二層膜を通す高エネルギー
のイオン注入を用いて基板と反対導電型の不純物
をシリコン中に導入しベース領域を形成する。
さらにゲートが形成される領域の両側に位置す
る領域にソース、ドレインを形成するため酸化膜
を選択的にエツチングし、選択エツチングに使用
したレジストを除去した後、拡散又は低エネルギ
ーのイオン注入を用いて基板と反対導電型の不純
物をシリコンが表出している領域に導入しソース
領域ドレイン領域及び外部ベース領域を形成す
る。
る領域にソース、ドレインを形成するため酸化膜
を選択的にエツチングし、選択エツチングに使用
したレジストを除去した後、拡散又は低エネルギ
ーのイオン注入を用いて基板と反対導電型の不純
物をシリコンが表出している領域に導入しソース
領域ドレイン領域及び外部ベース領域を形成す
る。
次に酸化後、エミツタ領域のシリコン窒化膜及
びその下に形成したゲート酸化膜を選択的にエツ
チングしたのち、基板と同一導電型の不純物の拡
散又はイオン注入法により、エミツタを形成す
る。
びその下に形成したゲート酸化膜を選択的にエツ
チングしたのち、基板と同一導電型の不純物の拡
散又はイオン注入法により、エミツタを形成す
る。
＜作用＞
上記方法においては、バイポーラトランジスタ
のベース拡散、及びエミツタ拡散の工程前に
MOSトランジスタのゲート酸化膜、パシベーシ
ヨン膜が形成されているためhFEの高精度な制御
が可能となる。
のベース拡散、及びエミツタ拡散の工程前に
MOSトランジスタのゲート酸化膜、パシベーシ
ヨン膜が形成されているためhFEの高精度な制御
が可能となる。
＜実施例＞
第１図ａ〜ｇに本発明を詳述する。
第２図ａに示すように、例えばＰ型半導体基板
１にＮ型埋込領域２を選択的に形成した後、Ｎ型
エピタキシヤル層３を成長させる。次にP+拡散
を施こて分離領域４を選択的に形成した後、少く
ともバイポーラトランジスタの形成されるべき領
域及びMOSトランジスタの形成されるべき領域
のシリコンを表出させ、露出したシリコン基板表
面にゲート酸化膜９を500〜1200Å程度熱酸化法
で成長させる。次に熱酸化膜９上にシリコン窒化
膜１１を500Å程度CVD法を用いて成長させる。
１にＮ型埋込領域２を選択的に形成した後、Ｎ型
エピタキシヤル層３を成長させる。次にP+拡散
を施こて分離領域４を選択的に形成した後、少く
ともバイポーラトランジスタの形成されるべき領
域及びMOSトランジスタの形成されるべき領域
のシリコンを表出させ、露出したシリコン基板表
面にゲート酸化膜９を500〜1200Å程度熱酸化法
で成長させる。次に熱酸化膜９上にシリコン窒化
膜１１を500Å程度CVD法を用いて成長させる。
第１図ｂに示すようにフオト・エツチング法に
より少くともバイポーラのトランジスタのエミツ
タが形成されるべき領域、MOSトランジスタの
ゲートが形成される領域を残して選択的にシリコ
ン窒化膜１１を除去し、その後熱酸化法で4000Å
程度の厚い酸化膜１２を成長させる。
より少くともバイポーラのトランジスタのエミツ
タが形成されるべき領域、MOSトランジスタの
ゲートが形成される領域を残して選択的にシリコ
ン窒化膜１１を除去し、その後熱酸化法で4000Å
程度の厚い酸化膜１２を成長させる。
次に第１図ｃに示すように、フオト・エツチン
グ法を用いてエミツタとなるべき領域のシリコン
窒化膜１１を囲んで周囲の酸化膜を選択的にエツ
チングしたのち、ベース及びエミツタ領域を除い
て塗布したレジスト膜１３をマスクとして比較的
強いエネルギーの180Kevで７×1012／cm2程度の
ボロンを基板の比較的深い位置にイオン注入を行
い、エミツタとなるべき領域のシリコン窒化膜１
１及びゲート酸化膜９を通してシリコン基板中に
Ｐ型不純物１４を導入する。
グ法を用いてエミツタとなるべき領域のシリコン
窒化膜１１を囲んで周囲の酸化膜を選択的にエツ
チングしたのち、ベース及びエミツタ領域を除い
て塗布したレジスト膜１３をマスクとして比較的
強いエネルギーの180Kevで７×1012／cm2程度の
ボロンを基板の比較的深い位置にイオン注入を行
い、エミツタとなるべき領域のシリコン窒化膜１
１及びゲート酸化膜９を通してシリコン基板中に
Ｐ型不純物１４を導入する。
次に第１図ｄに示すようにフオト・エツチング
法を用いてゲート及びエミツタとなる領域を残
し、選択的に周囲の酸化膜をエツチングしたのち
選択的エツチングに使用したレジスト膜を除去
し、20kev 1.5×1015／cm2程度のボロンのイオン
注入を行う。この時ボロンはシリコン窒化膜１１
とゲート酸化膜９の二層膜、及びフイールド部の
酸化膜でマスキングされ、シリコンが表出してい
る部分、即ちバイポーラトランジスタの外部ベー
ス領域１５、及びMOSトランジスタのソース領
域６、ドレイン領域７にのみ注入される。
法を用いてゲート及びエミツタとなる領域を残
し、選択的に周囲の酸化膜をエツチングしたのち
選択的エツチングに使用したレジスト膜を除去
し、20kev 1.5×1015／cm2程度のボロンのイオン
注入を行う。この時ボロンはシリコン窒化膜１１
とゲート酸化膜９の二層膜、及びフイールド部の
酸化膜でマスキングされ、シリコンが表出してい
る部分、即ちバイポーラトランジスタの外部ベー
ス領域１５、及びMOSトランジスタのソース領
域６、ドレイン領域７にのみ注入される。
第１図ｅは上記工程を終えた基板の酸化処理
で、外部ベース、ソース、ドレイン上に5000Å程
度の酸化膜を成長させたものである。
で、外部ベース、ソース、ドレイン上に5000Å程
度の酸化膜を成長させたものである。
次に第１図ｆに示すようにエミツタが形成され
る領域上のシリコン窒化膜及びその下の薄い酸化
膜をフオト・エツチング法により選択的に除去
し、エミツタが形成される領域のシリコンを表出
させた後50Kev １×1016／cm2程度のヒ素をイオ
ン注入し、不活性ガス中でアニール処理を行いエ
ミツタ１６を形成する。
る領域上のシリコン窒化膜及びその下の薄い酸化
膜をフオト・エツチング法により選択的に除去
し、エミツタが形成される領域のシリコンを表出
させた後50Kev １×1016／cm2程度のヒ素をイオ
ン注入し、不活性ガス中でアニール処理を行いエ
ミツタ１６を形成する。
併せて必要に応じてコレクタ拡散領域２４及び
バツクゲート拡散領域２５を形成する。
バツクゲート拡散領域２５を形成する。
次に各領域に対してコンタクト形成を行つた後
蒸着又はスパツタ法でアルミニウムを被着させ、
第１図ｇに示すようにフオト・エツチング法によ
りエミツタ電極１７、ベース電極１８、コレクタ
電極１９、ゲート引出し電極２０、ソース電極２
１、ドレイン電極２２、バツクゲート電極２３を
形成する。
蒸着又はスパツタ法でアルミニウムを被着させ、
第１図ｇに示すようにフオト・エツチング法によ
りエミツタ電極１７、ベース電極１８、コレクタ
電極１９、ゲート引出し電極２０、ソース電極２
１、ドレイン電極２２、バツクゲート電極２３を
形成する。
上記工程によつて作製される半導体装置は、バ
イポーラトランジスタの不純物領域の形成前にゲ
ート酸化膜、表面保護膜を形成するため不純物導
入後に厳しい熱処理に晒される機会が著しく減少
する。
イポーラトランジスタの不純物領域の形成前にゲ
ート酸化膜、表面保護膜を形成するため不純物導
入後に厳しい熱処理に晒される機会が著しく減少
する。
＜効果＞
以上説明してきたように本発明では、ベース、
エミツタ拡散工程の前にゲート酸化膜、パシベー
シヨン膜が形成されており、エミツタ拡散後の高
温熱処理がないため、hFEが変動せず高精度の
hFE制御が可能となる。
エミツタ拡散工程の前にゲート酸化膜、パシベー
シヨン膜が形成されており、エミツタ拡散後の高
温熱処理がないため、hFEが変動せず高精度の
hFE制御が可能となる。
第１図ａ〜ｇは本発明の実施例の各工程での断
面図、第２図ａ及びｂは従来例の各工程での断面
図を示す。 １：半導体基板、３：エピタキシヤル層、１
１：シリコン窒化膜、１２：酸化膜、１３：レジ
スト膜、１４：ベース用Ｐ型不純物、１５：外部
ベース拡散層、１６：エミツタ拡散層、１７，１
８，１９，２０，２１，２２，２３：電極、２
４：コレクタ拡散層、２５：バツクゲート拡散
層。
面図、第２図ａ及びｂは従来例の各工程での断面
図を示す。 １：半導体基板、３：エピタキシヤル層、１
１：シリコン窒化膜、１２：酸化膜、１３：レジ
スト膜、１４：ベース用Ｐ型不純物、１５：外部
ベース拡散層、１６：エミツタ拡散層、１７，１
８，１９，２０，２１，２２，２３：電極、２
４：コレクタ拡散層、２５：バツクゲート拡散
層。
Claims (1)
- 【特許請求の範囲】 １ 同一半導体基板にバイポーラトランジスタと
MOSトランジスタを形成する半導体装置の製造
方法において、 少なくともバイポーラトランジスタのエミツタ
領域及びMOSトランジスタのゲート領域の基板
上に耐酸化性を有するゲート絶縁膜を形成し、 上記ゲート絶縁膜をマスクにベース、ソース及
びドレインの各不純物領域を形成し、 上記ゲート絶縁膜で被われない基板に厚い酸化
膜を形成し、 上記バイポーラトランジスタのエミツタ領域を
被うゲート絶縁膜を除去して不純物を導入し、エ
ミツタ領域を形成してなることを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23565787A JPS6477955A (en) | 1987-09-18 | 1987-09-18 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23565787A JPS6477955A (en) | 1987-09-18 | 1987-09-18 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6477955A JPS6477955A (en) | 1989-03-23 |
| JPH0579186B2 true JPH0579186B2 (ja) | 1993-11-01 |
Family
ID=16989262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23565787A Granted JPS6477955A (en) | 1987-09-18 | 1987-09-18 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6477955A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5138420A (en) * | 1989-11-24 | 1992-08-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having first and second type field effect transistors separated by a barrier |
| JP4831583B2 (ja) * | 2008-01-22 | 2011-12-07 | 独立行政法人農業環境技術研究所 | ガス採取装置 |
-
1987
- 1987-09-18 JP JP23565787A patent/JPS6477955A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6477955A (en) | 1989-03-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |