JPH0697665B2 - 集積回路構成体の製造方法 - Google Patents

集積回路構成体の製造方法

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JPH0697665B2
JPH0697665B2 JP59138044A JP13804484A JPH0697665B2 JP H0697665 B2 JPH0697665 B2 JP H0697665B2 JP 59138044 A JP59138044 A JP 59138044A JP 13804484 A JP13804484 A JP 13804484A JP H0697665 B2 JPH0697665 B2 JP H0697665B2
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Description

【発明の詳細な説明】 本発明は、保護層を介して集積回路要素をイオン注入に
よって形成することにより工程数を減少させると共に信
頼性を改善させた集積回路を製造するための改良したア
イソプレーナープロセス（方法）に関するものである。
酸化分離を有するバイポーラアイソプレーナー集積回路
を製造する基本的な方法は、Douglas L.Peltzerの米国
特許第3,648,125号に記載されている。シリコン基板上
に形成されている薄いシリコンエピタキシャル層を、酸
化分離領域乃至は分離用酸化領域として呼称されるエピ
タキシャルシリコン物質から成る格子状の酸化領域によ
って電気的に分離された島状部乃至はメサ部に細分化す
る。エピタキシャル島状部を互いに分離して画定する環
状形状をした分離用酸化領域は、エピタキシャル層を貫
通してエピタキシャル層と基板との間に横方向に延在す
るPN接合、即ち、分離接合として呼称される接合まで酸
化して形成されている。これらエピタキシャル島状部及
び分離酸化領域の上表面は実質的に同一平面である。
従来のアイソプレーナープロセスに於いては、一連のマ
スクを使用することによって画定されるエピタキシャル
島状部の異なった領域内に選択的にＰ型及びＮ型ドーパ
ント物質を導入するための複雑な一連のマスク及び拡散
工程を行なうことによってエピタキシャル島状部内に能
動及び受動集積回路要素を形成する。最初のアイソプレ
ーナープロセスに於いては、Ｐ型導電型乃至はＮ型導電
型の全てのバイポーラ領域は拡散によって形成されてい
る。典型的な拡散工程に於いては、エピタキシャル層上
に一様な酸化物層を成長させる。然し乍ら、窒化物層等
のその他のマスク物質からなる層を使用することも可能
である。この酸化物層上にホトレジスト層をスピン形成
し、このホトレジスト層を光マスクを介して光パターン
に露光させ、ホトレジストの露光部分又は未露光部分を
現像し、且つ洗い流してホトレジストから成るマスクパ
ターンを残存させる。ホトレジストマスクを形成する際
の一連の工程はしばしば乾燥マスクステップ乃至は乾燥
マスクシーケンスと呼ばれる。乾燥マスクシーケンスを
行なうことによって、上側に積層されるホトレジストマ
スクパターンが形成される。次いで、この上側に存在す
るホトレジストマスクパターンをエッチングマスクとし
て使用して、下側に存在する層の露出部分をエッチング
する。通常、このホトレジストマスクから露出されてい
る下側に存在する層の露出部分は、ホトレジスト物質に
影響を与えることの無い化学的エッチャントによって選
択的に除去される。然し乍らプラズマエッチを使用する
ことも可能である。次いで、このホトレジスト物質を化
学的に除去して、酸化物，窒化物乃至はその他のマスク
物質から成るマスクを残存させる。ドーパント物質を導
入するためのマスクを形成するためにホトレジストマス
クを介して下側に存在する層をエッチングする際の一連
の工程は、その際に化学的エッチャントを使用するの
で、しばしば、ウェットマスクステップ乃至はウェット
マスクシーケンスと呼称される。
従来のアイソプレーナープロセスは次の如きマスクシー
ケンスによって特徴づけられる。
1.0 埋設コレクタマスク 2.0 分離酸化マスク 3.0 コレクタシンクマスク 4.0 窒化物又は自己整合トランジスタマスク 5.0 エミッタマスク又はＮ＋マスク 6.0 ベースマスク又はＰ＋マスク 7.0 コンタクトマスク 8.0 メタリゼーションマスク ベースマスク6.0の場合を除いて、上述したシーケンス
に於けるマスクステップの各々に於いては、ホトレジス
トマスクパターンを形成するための乾燥（dry）マスク
シーケンスと、酸化マスクを形成するために下側に存在
する酸化物層をエッチングするためのウェットマスクシ
ーケンスとが包含されている。勿論、エッチングは化学
的エッチ乃至はプラズマエッチの何れかによって行なう
ことが可能である。
典型的な拡散工程に於いては、Ｎ型又はＰ型の導電型物
質から成る選択的な領域をエピタキシャル島状部内に導
入する。ドライマスクステップとウェットマスクステッ
プとを交互に行なって酸化マスク又はその他の物質から
成るマスクが形成され、次いで、そのマスクは拡散マス
クとして使用され、マスク層内の開口を介して所望の導
電型のドーパント物質を拡散させる。拡散ステップの終
了後、酸化マスクは剥離され新たな酸化物層が成長され
る。次いで、別の拡散ステップが行なわれ、その場合の
各拡散ステップに於いてもドライマスクシーケンスとウ
ェットマスクシーケンスの両方が行なわれる。従来のア
イソプレーナープロセスに於ける拡散ステップの完全な
る説明は、例えば、前述したPeltzerの米国特許第3,64
8,125号に記載されている。
Peltzerは、エピタキシャル島状部を互いに分離するた
めに分離酸化領域を導入することによってアイソプレー
ナー製造プロセスへ基本的な貢献を成しているが、拡散
方法を継続して使用することによる幾つかの欠点が存在
している。第一に、所謂ドライマスクシーケンス及びウ
ェットマスクシーケンスを行なうことにより、酸化物層
がエッチングされると、エピタキシャル層が周りの汚染
物に露呈されることとなる。さらに、拡散ステップの終
了後、酸化物層は剥離されねばならず、その際に新たに
酸化物層が成長形成されるまでエピタキシャル層全体が
周囲の汚染物に暫時露呈されることとなる。第二に、拡
散はエピタキシャル層内に軸方向に進行するのみならず
マスク開口から横方向にも進行するので、ドーパント物
質の導入に際し不正確な制御しか得られない。第三に、
ドライマスク及びウェットマスクを使用する拡散シーケ
ンスは、過大なステップ数を必要とし、従って製造プロ
セスの時間及び費用を増加させることとなる。
その結果、ステップ数を減少させるとともに信頼性を増
加させるために従来のアイソプレーナープロセスに対す
る変形例が半導体製造業者によって導入されている。例
えば、拡散ステップの幾つかをイオン注入ステップで置
換し、選択した導電型のドーパント物質を指向させたイ
オンビームによってエピタキシャル層内に導入させてい
る。従って、エピタキシャル島状部内に能動及び受動要
素を形成するための現在のアイソプレーナープロセス
は、典型的には、拡散ステップとイオン注入ステップと
を組み合わせたハイブリッドプロセスである。このよう
なハイブリッド型アイソプレーナープロセスは、例え
ば、Farrell等の米国特許第4,199,380号に開示されてい
る。
従来のアイソプレーナープロセスは、米国カリフォルニ
ア州マウンテンビューにあるフェアチァイルドカメラア
ンドインストルメントコーポレーションにおいても改良
され、そこではエミッタ拡散ステップをエミッタイオン
注入ステップで置き換えている。従って、5.0エミッタ
マスクはドライマスクステップのみを包含するものであ
り、エミッタ領域を選択的にイオン注入する為にホトレ
ジストマスクパターンが形成され且つ使用される。ドー
パント物質をエミッタ領域内に導入する為に、ホトレジ
ストマスク内の選択的開口を介して、例えば、Ｎ＋型ド
ーパント物質から成るイオンビームを指向させる。同様
に、ベース領域もイオン注入によって形成することが可
能であり、この場合には、6.0ベースマスクステップは
ドライマスクシーケンスのみを包含するものであり、例
えば、Ｐ＋型ドーパント物質から成るイオンビームをベ
ース領域内に指向させる為にホトレジストマスクパター
ンを形成する。
本発明者が知得しているハイブリッドプロセスにおける
欠点としては、製造工程において一度又はそれ以上の回
数、酸化物層又は窒化物層から成る保護絶縁層がエッチ
ングされ剥離されねばならず、その際に下側に存在する
エピタキシャル層を周囲の汚染物に露呈させるというこ
とである。更に、何れのハイブリッドプロセスにおいて
も、パッシベーション用の窒化物層を周囲の汚染物に対
するバリヤとして残したまま、ドーパント物質を導入す
る為のイオン注入方法を、半導体の製造プロセス中に完
全に組み込んだものではない。例えば、1982年１月18日
に出願されたWen C.Ko等の米国特許出願第340,395号，
“高密度ランダムアクセスメモリ用のイオン注入型メモ
リセル（Ion Implanted Memory Cells for High Densit
y Ram）",に開示されている方法に於いては、完全にイ
オン注入方法に転換されてはいるが、構成体をパッシベ
ーションする為の窒化物層を維持するものではない。イ
オン注入方法を部分的に導入することによって信頼性は
向上するが、製造プロセスの略全体にわたって半導体構
成体をパッシベートすることによって工程数の著しい減
少従って製造時間及びコストを著しく減少させることが
可能である。
本発明は以上の点に鑑みて為されたものであって、アイ
ソプレーナープロセスにイオン注入方法を完全に組み込
むと共に、拡散方法をイオン注入方法で完全に置換した
新規で且つ改良されたアイソプレーナープロセスを提供
することを目的とする。本発明の別の目的とするところ
は、製造工程の全体にわたって、エピタキシャル層上に
パッシベーション用の保護層を設けておくことが可能な
改良したアイソプレーナープロセスを提供することであ
る。本発明の目的によれば、保護絶縁層を剥離すること
がなく、且つエピタキシャル島状部内の能動及び受動要
素の形成過程中エピタキシャル層を周囲の汚染物に露呈
することがない。本発明の更に別の目的とするところ
は、バイポーラアイソプレーナープロセスに於けるステ
ップ及びシーケンス数を著しく減少させ、製造時間及び
コストを減少させることである。本発明の更に別の目的
とするところは、例えば、分離酸化物内の汚染イオンに
よって発生される寄生MOSトランジスタ効果を著しく減
少させることによってデバイスの信頼性を向上させるこ
とである。
本発明によれば、第１導電型の半導体物質からなる基板
上に実質的に同一平面状のバイポーラ集積回路用構成体
を製造する方法であって、前記基板上に半導体物質から
なるエピタキシャル層を付着形成してそれらの間に分離
接合を形成し、前記エピタキシャル層上に酸化物バッフ
ァ層を形成し、前記構成体を能動及び受動要素を形成す
べき複数個のエピタキシャル島状部に分割し、前記エピ
タキシャル層を貫通して前記分離接合に延在させ酸化物
からなる環状形状をした分離酸化領域を形成することに
よって前記エピタキシャル島状部を互いに分離させて前
記基板を処理する製造方法において、前記構成体上に窒
化物層を付着形成して前記分離酸化領域と酸化バッファ
層とエピタキシャル層とを汚染物質から保護し、前記窒
化物層と酸化物バッファ層とを介してコレクタシンク領
域表面箇所の前記エピタキシャル層内に第２導電型のイ
オンビームを選択的に照射させて前記エピタキシャル島
状部内にコレクタシンク領域を形成し、前記窒化物層と
酸化物バッファ層とを周囲の汚染物質に対するバリヤと
してそのまま維持し、エミッタ領域を形成する前に前記
窒化物層と酸化物バッファ層とを介してベース領域表面
箇所の前記エピタキシャル層内に第１導電型のイオンビ
ームを選択的に照射させて前記エピタキシャル島状部内
にベース領域を形成し、前記窒化物層と酸化物バッファ
層とを周囲の汚染物質に対するバリヤとしてそのまま維
持し、前記エピタキシャル島状部上に互いに自己整合さ
せてコレクタシンク領域とベース領域とエミッタ領域の
表面位置を画定するために前記窒化物層上に自己整合型
トランジスタマスク形成用パターンを形成し、前記酸化
物バッファ層を周囲の汚染物質に対するバリヤとしてそ
のまま維持しながら前記コレクタシンク領域とベース領
域とエミッタ領域の表面位置において前記窒化物層を除
去するために前記自己整合型トランジスタマスク形成用
パターン内の開口を介して下側に存在する前記窒化物層
をエッチングし、前記自己整合型トランジスタマスク形
成用パターンを除去すると共に前記窒化物層の残部をそ
のまま残存させ且つ前記窒化物層がエッチングによって
除去された表面位置において前記酸化物バッファ層をそ
のまま維持し、前記酸化物バッファ層を介して前記エピ
タキシャル層内に第２導電型のイオンビームを選択的に
照射させて前記エピタキシャル島状部内に既にイオン注
入によって形成されているベース領域内にエミッタ領域
を形成し、前記イオン注入によって形成したシンク領域
とベース領域とエミッタ領域とを同時的にアニールして
前記分離酸化領域によって分離されているエピタキシャ
ル島状部内に能動及び受動要素を有する実質的に同一平
面状の集積回路構成体を提供することを特徴とする方法
が提供される。
本発明の１実施形態においては、前記窒化物層を自己整
合型トランジスタマスクとして使用して前記窒化物層内
の開口によって画定されるコレクタシンク領域とベース
領域とエミッタ領域の表面位置において前記酸化物バッ
ファ層をエッチングして前記集積回路構成体のエピタキ
シャル島状部上のコレクタシンク領域とベース領域とエ
ミッタ領域の表面位置において前記エピタキシャル層を
露出させることを特徴とする方法が提供される。
本発明の別の実施形態においては、前記窒化物層からな
る自己整合型トランジスタマスクを介して前記コレクタ
シンク領域とベース領域とエミッタ領域のエッチされて
露出された表面位置にメタライズしたコンタクトを付着
形成させることを特徴とする方法が提供される。
本発明の更に別の実施形態においては、エミッタ領域を
イオン注入すると共に前記コレクタシンク領域内に第２
導電型のイオンビームを再度照射させて前記コレクタシ
ンク領域の表面箇所をオーバードープさせて表面接触抵
抗を減少させることを特徴とする方法が提供される。
本発明の更に別の実施形態においては、前記分離酸化領
域を1,050℃乃至1,100℃の好適温度範囲内で形成し、そ
の酸化物の粘性を実質的に減少させると共にエピタキシ
ャル島状部の破壊を排除させたことを特徴とする方法が
提供される。
本発明の更に別の実施形態においては、前記分離酸化領
域に燐からなるゲッタリングイオンをフィールドイオン
注入することを特徴とする方法が提供される。
本発明の全体的な目的は、能動要素及び受動要素をエピ
タキシャル島状部内に導入する上で完全にイオン注入技
術を採用し、イオン注入方法と結合してマスク工程を再
編成すると共に減少させることによって製造プロセスを
簡単化し、能動要素及び受動要素をエピタキシャル島状
部内に製造すると共に導入する過程中全構成体上にパッ
シベーション保護層の少なくとも一部を所定位置に維持
することによって達成可能であることは明らかである。
以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。
第１図は、例えば、Ｐ型シリコンからなる基板10の一部
を示した断面図であって、Ｎ型不純物乃至はドーパント
物質が導入されて埋込コレクタ領域12が形成されてい
る。基板10の厚さは寸法通りには表しておらず、勿論、
他の要素と比べてもっと大きな物である。埋込コレクタ
領域は、以下に説明する従来の方法に依って導入されて
いる。第１に、基板全体に渡ってシリコン酸化物層14を
一様に成長形成させる。次いで、乾燥マスク工程を行な
って、ホトレジスト物質を酸化物層上にスピンさせて一
様なホトレジスト層を形成する。このホトレジストを埋
込領域を画定する開口を有する光マスクを介して露光さ
せる。ホトレジスト層の露光部分を現像液で洗い流し、
その際に残存するホトレジスト物質でエッチングマスク
を形成する。
この所謂“ドライ（乾燥）マスク”工程の次に、ウエッ
トマスク工程を行ない、下側に存在する酸化物層14をエ
ッチングして不純物を導入して埋込コレクタ層12を形成
する表面位置に於いて基板10を露出させる。次いで、ホ
トレジストマスクパターンを除去し酸化物層14を第１図
に示したパターンで残存させ拡散マスクとして機能させ
る。通常、化学的エッチャントを使用して酸化物層をエ
ッチングするが、ドライプラズマエッチを使用すること
も可能である。所謂“ウエットマスク”工程の終了後、
拡散マスク14内の開口を介してＮ型導電型物質を拡散さ
せ第１図に示した如く埋込コレクタ層12を形成する。埋
込コレクタ領域12はＮ＋によって表される如く極めて高
いレベルにドープされており、埋込コレクタ領域の近傍
に於けるシリコンの導電性を増加させている。埋込層12
は、後述するコレクタシンク領域へ向かってエミッタ領
域から抽出された電子を回収すべく機能する。このよう
な埋込コレクタ領域を設けることは一般的ではあるが、
その他のコレクタ構造を使用することも可能である。
次いで、酸化物層14を基板から剥離し、第２図に示した
如く、エピタキシャル層15を基板上に形成する。エピタ
キシャル層15は、エピタキシャルCVD型プロセスによっ
て単結晶層の形態で基板上に堆積されたＮ型シリコンで
構成されている。エピタキシャル層と基板とは通常反対
導電型に構成するが、これら両者を同一の導電型物質で
構成することも可能である。エピタキシャル層15の表面
を酸化して、二酸化シリコンSiO2からなる薄い酸化物層
16を形成する。酸化物層16はアイソプレーナー酸化物層
を有しており、それは、次に形成される層である窒化層
18に対する応力緩和特性を与えるものである。エピタキ
シャル層15は、単結晶層のまま維持されねばならない
が、それは窒化物層18によって応力変形を受けたり破壊
されたりする可能性がある。従って、酸化物層16はこの
ような応力を緩和する為のバッファとして機能する。窒
化物層18は、外部の供給源からCVDによってエピタキシ
ャル酸化バッファ層16上に付着形成される。このシリコ
ン窒化物層はSixNyOzの化学式の形態であり、理想的に
はSi3N4で構成されるものである。このシリコン窒化物
層は、本明細書においては、窒化物層18として呼称す
る。
エピタキシャル島状部を形成する為に、窒化マスク工程
を行なうが、ドライマスクシーケンスとウエットマスク
シーケンスの両方を、包含している。最初に、窒化物層
上にホトレジスト層をスピン形成し、光マスクを介して
露光し分離酸化領域の表面位置を決定する。使用するホ
トレジスト物質がポジティブ型であるかネガティブ型で
あるかによりホトレジスト層の露光部分又は未露光部分
のいづれかが洗い流され、残存するホトレジストマスク
によってエッチングマスクが形成される。ドライマスク
シーケンスに続いてウエットマスクシーケンスを行なう
が、３つのエッチングステップを包含しており、それら
はウエット化学的エッチ乃至はドライプラズマエッチと
することが可能である。最初のエッチステップにおいて
は、窒化シリコン選択的エッチャントを使用してホトレ
ジストマスクを介し窒化物層18をエッチングし、次いで
ホトレジストマスクを除去する。次いで、窒化物層18を
エッチングマスクとして使用して酸化物エッチによっ
て、下側に存在する酸化物層16をエッチングする。最初
に、Ｎ型シリコンのエピタキシャル層15を、シリコンエ
ッチングステップに於いて、埋込層12の両側における位
置20においてエッチングし、窒化シリコン層18及び二酸
化シリコン層16の夫夫のエッチングされなかった部分に
依って形成される帽子乃至はカバーを有するエピタキシ
ャル島状部（メサ部乃至は台座部）25を形成する。この
場合のシリコンエッチはエピタキシャル層15の約半分の
深さまで行なう。
本発明の１変形例によれば、このシリコンエッチングス
テップを、従来の深さよりも多少深い深さになるまで行
ない、従来の温度である1,000℃よりも多少高い温度、
例えば、1,050℃乃至1,100℃の範囲内の温度に於いて分
離酸化物空間20内に酸化物を成長形成させる。多少高い
温度範囲においてシリコンを酸化することにより、エピ
タキシャル島状部25上の分離酸化物の破壊効果を最小と
するか又は全く除去することが可能である。
分離用酸化物を成長形成する前に、基板10の上表面及び
分離酸化物空間20の下側に存在するエピタキシャル層15
の上表面内にＰ型不純物乃至はドーパント物質を拡散さ
せる。基板10及び分離酸化物領域の下側に存在するエピ
タキシャル層15の夫々の表面位置10a及び15a内にＰ導電
型物質を導入することによって、後述する如く、燐イオ
ンのフィールド注入による分離酸化物内のイオン汚染物
がゲッターされると共に、隣接するエピタキシャル島状
部との間の寄生MOSトランジスタ効果の問題を実質的に
除去することにより、集積回路構成体の信頼性を確保す
ることを可能としている。表面区域10a及び15a内に導入
された、例えば、ボロンからなるＰ型注入物乃至は拡散
は、隣接する島状部間にチャンネルストップを提供して
いる。ボロンからなるこのＰ型拡散はＰ乃至はＰ＋レベ
ルにまで行なうことが可能であり、又イオン注入か拡散
の何れかによって導入させることが可能である。
表面チャンネルストップを形成する準備をした後に、分
離酸化領域乃至は空間20内に分離酸化膜22を成長形成さ
せ、環状形状をした分離酸化領域によってエピタキシャ
ル島状部25を互いに分離させる。酸化を行ない分離酸化
物を成長する過程に於いて、分離酸化領域の近傍に於け
るエピタキシャル層15は完全に消費され、従って分離酸
化部分はエピタキシャル層を完全に貫通してエピタキシ
ャル層15と基板10との間の分離接合へ到達する。分離酸
化領域内のシリコンから成長されるシリコン酸化物は、
通常、元のシリコンの体積の略２倍の体積を占有し、従
って領域20内の分離用酸化物22とエピタキシャル島状部
25とは実質的にアイソプレーナー即ち同一平面状であ
る。分離用酸化物の成長過程中、エピタキシャル島状部
25の両側に鳥の頭部22aと鳥のくちばし部16aが形成され
る。
次いで、元の窒化物層18の残存部分を、集積回路構成体
の表面から剥離し、第５図に示した如く、新たな窒化シ
リコン層28を本構成体の上に一様に成長形成させる。従
来の方法による場合には、窒化シリコン層28を再形成す
る代りに、構成体上に厚い酸化物層を形成し、次いでド
ライマスクシーケンス及びウエットマスクシーケンスを
行なって後述する如きコレクタシンク領域を導入させ
る。一方、本発明による場合には、構成体全体に新たな
一様な窒化物層28を形成し、それはエピタキシャル酸化
物層16と共に集積回路構成体全体に渡っての複合パッシ
ベーション保護層を形成する。本発明によれば、別の酸
化物層を成長させる必要がなく、且つ酸化物層をエッチ
ングしたり成長させたりする別のステップは排除されて
いる。後述する如く、本発明によれば、エピタキシャル
島状部25内に能動要素及び受動要素を製造する為にイオ
ン注入技術がアイソプレーナープロセス内に完全に組込
まれている。窒化物は、その下側に存在する全ての要
素、例えば、酸化物層16,分離酸化膜22及びエピタキシ
ャルシリコン15などに対して有効な保護層として機能す
る。窒化物層28は、周囲の汚染物及び構成体内のイオン
が蓄積されることを防止し、ウエハをパッシベートす
る。この為に、第４図に示した如く、酸化を完了し分離
酸化膜22を成長させた後に、第５図に示した如く、直ぐ
に新たな窒化物層28を形成する。一方、従来のプロセス
に於いては、エピタキシャル層及びその他の下側に存在
する要素が部分的に周囲の汚染物に露呈されることのあ
る最大６個のステップの長い期間が存在する。本発明に
基づく改良されたアイソプレーナープロセスに於いて
は、エピタキシャル層と、酸化物層と、分離酸化膜と、
を有するウエハを直接的にパッシベートする。
次いで、パッシベーション用の窒化シリコン層28と酸化
物層16と、を所定位置に維持したままこれらの層28及び
16を介してイオン注入を行ないコレクタシンク領域30を
形成する。これは、Ｎ導電型の不純物乃至は、ドーパン
ト物質からなる例えば燐からなるイオンビームをこれら
の夫々の層を介して照射させてイオン注入を行なうこと
によって達成する。このイオンビームは従来の手法及び
装置によって発生されるものであり、燐原子から電子を
剥ぎ取り、加速電界を印加し、且つプレート乃至はマグ
ネットによって、燐イオンビームを合焦させる。イオン
注入装置の質量分析器効果によって、集積回路構成体内
の選択箇所にイオン注入する為の燐イオンビームが取出
される。このイオンビームは、Ｎ型エピタキシャル層15
を純粋な燐でイオン注入しコレクタシンク領域30内にＮ
＋乃至はＮ＋＋注入領域を与える為に窒化物層28及び酸
化物層16を通過するのに十分なエネルギを有する様に発
生される。
選択的イオン注入はドライマスクシーケンスのみを使用
することによって達成される。即ち、ホトレジスト層35
を窒化物層28上にスピン形成させ、光マスクパターンを
介して露光させる。尚、本発明による場合には、この光
マスクパターンにより、コレクタシンク領域30のみなら
ず分離酸化領域20及び分離酸化膜22が開口を介して画定
される。使用するホトレジスト物質がポジティブ型であ
るかネガティブ型であるかによりホトレジストの露光部
分、または未露光部分を、洗い流すことにより、ホトレ
ジスト層35が形成され、それは、コレクタシンク領域30
をイオン注入する為のみならず分離酸化領域内に燐イオ
ンをフィールド注入する為の注入マスクとして機能す
る。コレクタシンク領域内にＮ＋濃度のキャリアを得る
為にＮ型キャリアの燐イオンビームをイオン注入すると
同時に分離酸化膜の連続的なゲッタリングを行なうため
に燐イオンをフィールド注入する為の典型的なイオンビ
ームエネルギは、例えば、180KeVである。このようなビ
ームエネルギを使用することにより、パッシベーション
用の窒化物層28と酸化物層16とを通過してエピタキシャ
ル層15内にコレクタシンク領域をイオン注入によって形
成することが可能である。従って、本発明方法によれ
ば、コレクタシンク領域のイオン注入と、分離酸化膜パ
ッシベーション用のフィールドイオン注入とを同時に行
なうことが可能である。勿論、コレクタシンク領域のイ
オン注入とを順次行なうことも可能である。然し乍ら、
Ｎ型キャリヤが燐である場合には、本発明に於いては、
同時的なイオン注入を行なう。この燐イオンビームは、
コレクタシンク領域に加えて分離酸化領域の表面箇所を
スキャンする。本発明によればこのことを同時的に行な
うことが可能である。何故ならば、パッシベーション用
の燐イオン注入物は爾後の酸化エッチにおいてエッチン
グ除去されることがないからであり、後述の記載から一
層良く理解される如く、この様なエッチングステップの
全ては排除されているからである。従って、酸化領域内
に進入する全ての汚染物は、デバイス性能に何等変動を
与えることなしにゲッタリング用イオンによって化学的
に抑制される。従って、デバイス性能は不変のままであ
り、更に、コレクタシンクのイオン注入と同時的なフィ
ールドイオン注入のステップの過程中、パッシベーショ
ン用窒化物層28は周囲の汚染物に対するバリヤとして所
定位置に存在している。
窒化シリコン層28と酸化物層16とを残存させたまま、シ
ンク注入ホトレジストマスク35を除去する。次いで、窒
化物層28上に新たなホトレジスト層をスピン形成し、光
マスクを介して露光させ、次いで使用しているホトレジ
スト物質がポジティブ型であるかネガティブ型であるか
により露光部分又は未露光部分を現像剤によって洗い流
し、第６図に示した如く、ベース領域をイオン注入によ
って形成する為のホトレジストマスクパターン36を残存
させる。従って、ホトレジストマスクパターン36は、ボ
ロンイオンビーム等の様なＰ導電型の不純物からなるイ
オンビームであり、窒化物層28とエピタキシャル酸化物
層16とを透過しエピタキシャル島状部25のエピタキシャ
ル層15内にＰ型ベース領域40を形成させるのに十分なエ
ネルギを有するイオンビームをホトレジストマスク内の
開口を介して照射することによりベース領域40をイオン
注入によって形成する際の注入マスクとして機能する。
従来のアイソプレーナープロセスと異なり、ベース領域
40はエミッタ領域がエピタキシャル島状部内に導入され
る前にイオン注入によって形成される。この事により多
数の利点が得られる。第１に、ベース領域をイオン注入
することにより保護層を所定位置に維持することを可能
とする。第２に、第６図に示した如くベース40をイオン
注入することにより、一様な厚さを有し平坦な形状を有
するベース領域が得られる。第３に、イオン注入技術に
よって与えられる不純物の導入に関する制御性が大きい
ので、横方向拡散が殆ど無く、ベース領域40とシンク領
域30とは離隔されたままであり非隣接状態のままであ
る。この場合のボロンのイオン注入を、例えば、80KeV
のエネルギで実施することが可能である。更に、エミッ
タを形成する前にベースをイオン注入によって形成する
ので、後に第７図に関し説明する如く、エミッタ領域の
下限とベース領域の下限との間に適宜のベース幅乃至は
間隙を維持する事が可能である。この事は第6A図に示し
た従来のスタンダードなプロセスと対比される点であ
り、第6A図に示した場合には、ベースを形成する前に、
エピタキシャル酸化物層116とホトレジストマスク層138
及び窒化物層128内の開口を介して、エミッタ150が最初
に形成される。次に、第6B図に示した如く、ホトレジス
トマスク層136と窒化物層128内の開口を介してベース14
0が形成される。この場合には、窒化物層128の開口部分
においてはイオン注入に対する停止能力が低下している
ので、これらの開口部分の下側におけるベース形状は隣
接部分よりも一層深く形成されている。このように、ベ
ース140の深さ乃至は形状が、不均一であるということ
と、エミッタ150の横方向拡散とが結合されて、エミッ
タ領域150の下限と点145におけるベース領域140の下限
との間の幅乃至は間隔は狭いものとなる。この狭い間隔
はエミッタの端部に高電界領域を発生させ、従って“漏
れ性”トランジスタを形成することとなる。本発明方法
によれば、ベース幅及び形状が不均一になるという問題
を除去するだけでなく、パッシベーション用窒化物層28
とエピタキシャル酸化物層16の両方から構成される複合
保護層を所定位置に維持したままベース領域をイオン注
入によって形成することが可能である。次いで、窒化物
層28をそのまま維持したままで、ホトレジストベース注
入マスク36を除去する。次いで、窒化物層28上に新たな
ホトレジスト層をスピン形成すると共に、そのホトレジ
スト層を自己整合型トランジスタマスクパターンに露光
させる。ホトレジスト層を現像し、その露光部分又は未
露光部分が使用するホトレジスト物質がポジティブ型で
あるか又はネガティブ型であるかということによって洗
い流され、下側に存在する窒化物層をエッチングする為
の自己整合型トランジスタ（SAT）マスクパターンが残
存される。このような自己整合型トランジスタマスクパ
ターンはFarrell等の米国特許第4,199,380号及びKo等の
米国特許出願第340,395号に開示されている。ホトレジ
ストSATエッチングマスクパターンを形成した後に、本
発明による改良型アイソプレーナープロセスに於いて
は、最初に窒化物層28をエッチングする。従って、この
窒化物層のエッチ工程の前に、窒化物層28を残したまま
行なうことの可能な全てのステップは完了されている。
ホトレジストSATマスクパターンを介して窒化物層28を
エッチングすることにより、第７図に示した窒化物層パ
ターン28が形成される。重要なことであるが、窒化物層
28のみがエッチングされ下側に存在する酸化物層16はエ
ッチングされない。第７図に示した如く、コレクタシン
ク領域とベース領域とエミッタ領域の表面位置に於いて
窒化物層28内にエッチング形成された開口を介して酸化
物層16が露出されている。窒化物層28と酸化物層16とを
複合保護層として考えているので、エピタキシャル島状
部に対する保護バリヤとしてエピタキシャル酸化物層16
を所定位置に維持したままエミッタイオン注入ステップ
を行なうのに必要とされる複合層の一部のみをエッチン
グによって除去する。
窒化物エッチの完了後、ホトレジストSATマスクパター
ンを除去し、エミッタ注入シーケンスを行なう準備とし
てエッチングした窒化物層28の上に新たにホトレジスト
層をスピン形成する。この新たなホトレジスト層を光マ
スクパターンを介して露光し、且つそのホトレジストの
露光部分又は未露光部分を現像すると共に洗い流し、第
７図に示した如く、ホトレジストエミッタ領域注入マス
クパターン38を残存させる。本発明によれば、ホトレジ
ストマスクパターン38内に形成した開口は、エミッタ領
域50内に選択的不純物を注入することを可能とするだけ
でなく、コレクタシンク領域における表面接触抵抗を減
少させる為にコレクタシンク領域30の表面部分31をオー
バードープすることを可能とする。
このエミッタ注入工程は、例えば、Ｎ型導電型不純物を
第７図に於いてＮ＋＋によって表わされる様に一層高い
キャリヤ濃度とするようにイオン注入を行なうものであ
る。このような一層高い濃度で一層高い導電性のイオン
注入は、砒素イオンのようなＮ型導電型のイオン不純物
から成るイオンビームを酸化物層16を介して照射し且つ
エピタキシャル層内に導入させてエミッタ領域50をイオ
ン注入すると共にオーバードープしたコレクタシンク表
面部分31をイオン注入すべくイオンビームを照射するこ
とによって行ない、これらは全て第７図に示してある。
通常、エミッタ領域及びコレクタシンク領域の表面部分
に、砒素イオンをイオン注入する為のイオンビームエネ
ルギは、100KeVのオーダーである。公知の如く、例えば
アイソプレーナー製造プロセスの過程中に於ける種々の
加熱ステップの結果、第５図乃至第７図に順次示した如
く、コレクタシンク領域30が次第に内順へ進行乃至は拡
散し、遂にコレクタシンク領域30は埋設コレクタ12と接
触する。窒化物層28の部分28aは、コレクタシンク領域3
0とベース領域40とを分離させておく為にＮ型導電型の
イオンビームに対するバリヤとして機能する。本発明に
基づき、エピタキシャル酸化物層16を介してエミッタ領
域をイオン注入すると共に、コレクタシンク領域の表面
部分をオーバードープすることにより、従来のアイソプ
レーナープロセスに於いて必要とされていたエッチング
及びマスクステップが更に不要となる。
次いで、ホトレジストエミッタ注入マスクパターン38を
除去し、次に、コレクタシンク領域、ベース領域及びエ
ミッタ領域に対する全てのイオン注入物を同時的に単一
のステップに於いてアニールし、コレクタシンク領域30
及びエミッタ領域50に於ける注入物を第７図に示した適
宜所望の深さへドライブする。従って、本発明は、従来
のプロセスにおける別々のアニール工程を全てのイオン
注入を完了した後の単一のステップに統合させている。
このようにアニール工程の繰り返しを除去することによ
って製造方法を簡単化している。
本発明による改良したアイソプレーナープロセスの最終
ステップは、第８図に示した如く、窒化物層28内にエッ
チング形成された開口を介して、露出されている酸化物
層16の露出部分を一度にエッチング除去することであ
る。コレクタシンク領域とベース領域とエミッタ領域の
表面部分の上に存在する酸化物層16の部分を選択的にエ
ッチング除去する為にそのほかのマスク工程が必要とさ
れることはない。従来の方法に於いてはアンダーカッテ
ィングを防止する為に酸化物層をエッチングする場合に
拡散領域を保護する為に別のコンタクトマスクステップ
が必要であるが、本発明に於いては、窒化物層28内の開
口を介して行なうブランケットエッチングステップが必
要とされるのみであり、窒化物層28はエピタキシャル酸
化物層16の露出部分をエッチング除去する為の窒化物層
SATマスクとして実効的に機能する。そのほかのマスキ
ングを使用せず、且つエッチングした窒化物層28をメタ
リゼーションコンタクトの選択的付着を行なう為の実効
的マスクとして使用することによりコレクタシンク領域
とベース領域とエミッタ領域の表面部分の上に直接メタ
リゼーションコンタクトを付着形成させることが可能で
ある。
本発明に基づく改良型バイポーラアイソプレーナープロ
セスステップを要約すると以下の如くなる。
1.0 埋め込みコレクタマスク 2.0 分離酸化マスク 3.0 コレクタシンクマスク（ドライマスクシーケンス
のみ） 6.0 ベースマスク又はＰ＋マスク（ドライマスクシー
ケンスのみ） 4.0 窒化膜又は自己整合型トランジスタ（SATマスク） 5.0 エミッタマスク又はＮ＋マスク（ドライマスクシ
ーケンスのみ） 従って、本発明の改良したアイソプレーナープロセスに
於いては、7.0コンタクトマスクステップと、3.0コレク
タシンクマスクウエットマスク乃至はエッチングシーケ
ンス及び5.0エミッタマスクウエットマスク乃至はエッ
チングシーケンスを排除している。パッシベーション用
の窒化膜は、窒化膜を所定個所に維持したまま実行する
ことが可能な全てのステップを実際に完了するまで所定
位置に維持される。従来のステップを再編成して窒化膜
を所定個所に維持することを可能とするのに最適なプロ
セスとしており、この窒化膜はエミッタ領域をイオン注
入する前にのみSATマスクシーケンスを介してエッチン
グされる。然し乍ら、複合保護層の一部であるエピタキ
シャル酸化物層はこのエミッタ注入ステップに於いても
所定位置に維持されている。総括すると、従来のアイソ
プレーナープロセスと比較して、ウエットエッチングシ
ーケンスの数は６から２へ減少されており、ドライマス
クシーケンスの数は５から４に減少されており、一方イ
オン注入ステップは２から３に増加されており、アニー
ルステップは単一ステップに統合し加熱ステップの数を
減少させている。
以上、本発明をバイポーラデバイスの特定例に関して説
明し且つＮ型及びＰ型導電型半導体物質及び領域の特定
の場合について説明したが、全ての特徴及び利点を保持
したままＮ導電型とＰ導電型とを逆にすることも可能で
ある。即ち、以上の説明に於いては、本発明の具体的実
施の態様について詳細に説明したが、本発明はこれら具
体例にのみ限定されるべきものではなく、本発明の技術
的範囲を逸脱することなしに種々の変形が可能であるこ
とは勿論である。
【図面の簡単な説明】
第１図は後にエピタキシャル島状部が形成されるべき位
置を示すと共に基板内に形成した埋込コレクタ層を示し
た集積回路構成体の一部を示した断面図、第２図はエピ
タキシャル層とエピタキシャル酸化物層と窒化物層とを
形成した後の状態を示した集積回路構成体の断面図、第
３図はエピタキシャル島状部を形成した後の状態を示し
た集積回路構成体の断面図、第４図は分離酸化領域を形
成した後の状態を示した集積回路構成体の断面図、第５
図はコレクタシンク領域をイオン注入すると共に分離酸
化領域を同時的にフィールドイオン注入する状態を示し
た集積回路構成体の断面図、第６図はベース領域をイオ
ン注入する状態を示した集積回路構成体の断面図、第6A
図及び第6B図はエミッタ領域とベース領域とを導入する
従来のプロセスを示した各断面図、第７図はエミッタ領
域のイオン注入と同時的に表面接触抵抗を最小のものと
する為にコレクタシンク表面部分をオーバードープする
状態を示した集積回路構成体の断面図、第８図はコレク
タシンク領域とベース領域とエミッタ領域との表面部分
にメタリゼーションコンタクトを付着させる準備として
エッチングした後の状態を示した集積回路構成体の断面
図、である。 （符号の説明） 10:基板 15:エピタキシャル層 16:酸化物層 18:窒化物層 25:エピタキシャル島状部 28:窒化シリコン層 30:コレクタシンク領域 40:ベース領域 50:エミッタ領域

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】第１導電型の半導体物質からなる基板上に
    実質的に同一平面状のバイポーラ集積回路用構成体を製
    造する方法であって、前記基板上に半導体物質からなる
    エピタキシャル層を付着形成してそれらの間に分離接合
    を形成し、前記エピタキシャル層上に酸化物バッファ層
    を形成し、前記構成体を能動及び受動要素を形成すべき
    複数個のエピタキシャル島状部に分割し、前記エピタキ
    シャル層を貫通して前記分離接合に延在させ酸化物から
    なる環状形状をした分離酸化領域を形成することによっ
    て前記エピタキシャル島状部を互いに分離させて前記基
    板を処理する製造方法において、前記構成体上に窒化物
    層を付着形成して前記分離酸化領域と酸化バッファ層と
    エピタキシャル層とを汚染物質から保護し、前記窒化物
    層と酸化物バッファ層とを介してコレクタシンク領域表
    面箇所の前記エピタキシャル層内に第２導電型のイオン
    ビームを選択的に照射させて前記エピタキシャル島状部
    内にコレクタシンク領域を形成し、前記窒化物層と酸化
    物バッファ層とを周囲の汚染物質に対するバリヤとして
    そのまま維持し、エミッタ領域を形成する前に前記窒化
    物層と酸化物バッファ層とを介してベース領域表面箇所
    の前記エピタキシャル層内に第１導電型のイオンビーム
    を選択的に照射させて前記エピタキシャル島状部内にベ
    ース領域を形成し、前記窒化物層と酸化物バッファ層と
    を周囲の汚染物質に対するバリヤとしてそのまま維持
    し、前記エピタキシャル島状部上に互いに自己整合させ
    てコレクタシンク領域とベース領域とエミッタ領域の表
    面位置を画定するために前記窒化物層上に自己整合型ト
    ランジスタマスク形成用パターンを形成し、前記酸化物
    バッファ層を周囲の汚染物質に対するバリヤとしてその
    まま維持しながら前記コレクタシンク領域とベース領域
    とエミッタ領域の表面位置において前記窒化物層を除去
    するために前記自己整合型トランジスタマスク形成用パ
    ターン内の開口を介して下側に存在する前記窒化物層を
    エッチングし、前記自己整合型トランジスタマスク形成
    用パターンを除去すると共に前記窒化物層の残部をその
    まま残存させ且つ前記窒化物層がエッチングによって除
    去された表面位置において前記酸化物バッファ層をその
    まま維持し、前記酸化物バッファ層を介して前記エピタ
    キシャル層内に第２導電型のイオンビームを選択的に照
    射させて前記エピタキシャル島状部内に既にイオン注入
    によって形成されているベース領域内にエミッタ領域を
    形成し、前記イオン注入によって形成したシンク領域と
    ベース領域とエミッタ領域とを同時的にアニールして前
    記分離酸化領域によって分離されているエピタキシャル
    島状部内に能動及び受動要素を有する実質的に同一平面
    状の集積回路構成体を提供することを特徴とする方法。
  2. 【請求項２】特許請求の範囲第１項において、前記窒化
    物層を自己整合型トランジスタマスクとして使用して前
    記窒化物層内の開口によって画定されるコレクタシンク
    領域とベース領域とエミッタ領域の表面位置において前
    記酸化物バッファ層をエッチングして前記集積回路構成
    体のエピタキシャル島状部上のコレクタシンク領域とベ
    ース領域とエミッタ領域の表面位置において前記エピタ
    キシャル層を露出させることを特徴とする方法。
  3. 【請求項３】特許請求の範囲第２項において、前記窒化
    物層からなる自己整合型トランジスタマスクを介して前
    記コレクタシンク領域とベース領域とエミッタ領域のエ
    ッチされて露出された表面位置にメタライズしたコンタ
    クトを付着形成させることを特徴とする方法。
  4. 【請求項４】特許請求の範囲第１項において、エミッタ
    領域をイオン注入すると共に前記コレクタシンク領域内
    に第２導電型のイオンビームを再度照射させて前記コレ
    クタシンク領域の表面箇所をオーバードープさせて表面
    接触抵抗を減少させることを特徴とする方法。
  5. 【請求項５】特許請求の範囲第１項において、前記分離
    酸化領域を1,050℃乃至1,100℃の好適温度範囲内で形成
    し、その酸化物の粘性を実質的に減少させると共にエピ
    タキシャル島状部の破壊を排除させたことを特徴とする
    方法。
  6. 【請求項６】特許請求の範囲第１項において、前記分離
    酸化領域に燐からなるゲッタリングイオンをフィールド
    イオン注入することを特徴とする方法。
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4597824A (en) * 1983-11-11 1986-07-01 Kabushiki Kaisha Toshiba Method of producing semiconductor device
GB8426897D0 (en) * 1984-10-24 1984-11-28 Ferranti Plc Fabricating semiconductor devices
JPS61222137A (ja) * 1985-03-06 1986-10-02 Sharp Corp チップ識別用凹凸パターン形成方法
GB2175136B (en) * 1985-04-10 1988-10-05 Mitsubishi Electric Corp Semiconductor manufacturing method
JPH0719838B2 (ja) * 1985-07-19 1995-03-06 松下電器産業株式会社 半導体装置およびその製造方法
US4669179A (en) * 1985-11-01 1987-06-02 Advanced Micro Devices, Inc. Integrated circuit fabrication process for forming a bipolar transistor having extrinsic base regions
JPH0666402B2 (ja) * 1985-12-12 1994-08-24 三菱電機株式会社 半導体集積回路装置の入力保護回路
US4729006A (en) * 1986-03-17 1988-03-01 International Business Machines Corporation Sidewall spacers for CMOS circuit stress relief/isolation and method for making
JPS6370516A (ja) * 1986-09-12 1988-03-30 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 金属接点の形成方法
JP2609313B2 (ja) * 1986-12-11 1997-05-14 フェアチャイルド セミコンダクタ コーポレーション バイポーラ修正型アイソプレーナ集積回路構成体及びその製造方法
US4849344A (en) * 1986-12-11 1989-07-18 Fairchild Semiconductor Corporation Enhanced density modified isoplanar process
IT1231913B (it) * 1987-10-23 1992-01-15 Sgs Microelettronica Spa Procedimento di fabbricazione di transistori ad alta frequenza.
JPH01116617U (ja) * 1988-02-02 1989-08-07
US4847672A (en) * 1988-02-29 1989-07-11 Fairchild Semiconductor Corporation Integrated circuit die with resistive substrate isolation of multiple circuits
US5041896A (en) * 1989-07-06 1991-08-20 General Electric Company Symmetrical blocking high voltage semiconductor device and method of fabrication
US5139961A (en) * 1990-04-02 1992-08-18 National Semiconductor Corporation Reducing base resistance of a bjt by forming a self aligned silicide in the single crystal region of the extrinsic base
US5244819A (en) * 1991-10-22 1993-09-14 Honeywell Inc. Method to getter contamination in semiconductor devices
US5223734A (en) * 1991-12-18 1993-06-29 Micron Technology, Inc. Semiconductor gettering process using backside chemical mechanical planarization (CMP) and dopant diffusion
US5220192A (en) * 1992-07-10 1993-06-15 Lsi Logic Radiation hardened CMOS structure using an implanted P guard structure and method for the manufacture thereof
DE69316134T2 (de) * 1992-09-22 1998-06-18 Nat Semiconductor Corp Verfahren zur Herstellung eines Schottky-Transistors mit retrogradierter n-Wannenkathode
DE4340590A1 (de) * 1992-12-03 1994-06-09 Hewlett Packard Co Grabenisolation unter Verwendung dotierter Seitenwände
US5516731A (en) * 1994-06-02 1996-05-14 Lsi Logic Corporation High-temperature bias anneal of integrated circuits for improved radiation hardness and hot electron resistance
TW274628B (ja) * 1994-06-03 1996-04-21 At & T Corp
KR0156316B1 (ko) * 1995-09-13 1998-12-01 김광호 반도체장치의 패턴 형성방법
JP2865045B2 (ja) 1996-02-28 1999-03-08 日本電気株式会社 半導体装置の製造方法
JP4027447B2 (ja) * 1996-04-24 2007-12-26 株式会社ルネサステクノロジ 半導体装置の製造方法
US6001701A (en) * 1997-06-09 1999-12-14 Lucent Technologies Inc. Process for making bipolar having graded or modulated collector
US6097062A (en) * 1997-09-12 2000-08-01 Advanced Micro Devices, Inc. Optimized trench edge formation integrated with high quality gate formation
US6444534B1 (en) 2001-01-30 2002-09-03 Advanced Micro Devices, Inc. SOI semiconductor device opening implantation gettering method
US6376336B1 (en) 2001-02-01 2002-04-23 Advanced Micro Devices, Inc. Frontside SOI gettering with phosphorus doping
US6670259B1 (en) 2001-02-21 2003-12-30 Advanced Micro Devices, Inc. Inert atom implantation method for SOI gettering
US6958264B1 (en) 2001-04-03 2005-10-25 Advanced Micro Devices, Inc. Scribe lane for gettering of contaminants on SOI wafers and gettering method
US20040009424A1 (en) * 2002-03-01 2004-01-15 Mass Institute Of Technology (Mit) Protecting groups for lithographic resist compositions
KR100731087B1 (ko) * 2005-10-28 2007-06-22 동부일렉트로닉스 주식회사 바이씨모스 소자 및 그의 제조방법
KR101040367B1 (ko) * 2008-12-26 2011-06-10 주식회사 하이닉스반도체 새들 핀 트랜지스터를 구비하는 반도체소자 및 그 제조방법
CN116504612B (zh) * 2023-02-09 2023-11-21 长鑫存储技术有限公司 半导体结构及其形成方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5275989A (en) * 1975-12-22 1977-06-25 Hitachi Ltd Production of semiconductor device
NL7709363A (nl) * 1977-08-25 1979-02-27 Philips Nv Werkwijze ter vervaardiging van een halfgeleider- inrichting en halfgeleiderinrichting vervaardigd onder toepassing van een dergelijke werkwijze.
US4110126A (en) * 1977-08-31 1978-08-29 International Business Machines Corporation NPN/PNP Fabrication process with improved alignment
JPS5443683A (en) * 1977-09-14 1979-04-06 Hitachi Ltd Production of transistor
US4199380A (en) * 1978-11-13 1980-04-22 Motorola, Inc. Integrated circuit method
JPS55153344A (en) * 1979-05-18 1980-11-29 Fujitsu Ltd Manufacture of semiconductor device
US4261763A (en) * 1979-10-01 1981-04-14 Burroughs Corporation Fabrication of integrated circuits employing only ion implantation for all dopant layers
JPS57139965A (en) * 1981-02-24 1982-08-30 Toshiba Corp Manufacture of semiconductor device
DE3115029A1 (de) * 1981-04-14 1982-11-04 Deutsche Itt Industries Gmbh, 7800 Freiburg "verfahren zur herstellung eines integrierten bipolaren planartransistors"
JPS5870570A (ja) * 1981-09-28 1983-04-27 Fujitsu Ltd 半導体装置の製造方法
JPS5858759A (ja) * 1981-10-05 1983-04-07 Nec Corp 半導体装置
JPS5878457A (ja) * 1981-11-05 1983-05-12 Hitachi Ltd 半導体装置の製造方法
US4433471A (en) * 1982-01-18 1984-02-28 Fairchild Camera & Instrument Corporation Method for the formation of high density memory cells using ion implantation techniques
JPS58197877A (ja) * 1982-05-14 1983-11-17 Nec Corp 半導体集積回路装置の製造方法
JPS59188172A (ja) * 1983-04-08 1984-10-25 Hitachi Ltd 半導体装置の製造法

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Publication number Publication date
EP0134166B1 (en) 1988-03-16
US4498227A (en) 1985-02-12
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JPS6037775A (ja) 1985-02-27
EP0134166A1 (en) 1985-03-13
CA1216075A (en) 1986-12-30

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