JPS5870570A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5870570A JPS5870570A JP56151986A JP15198681A JPS5870570A JP S5870570 A JPS5870570 A JP S5870570A JP 56151986 A JP56151986 A JP 56151986A JP 15198681 A JP15198681 A JP 15198681A JP S5870570 A JPS5870570 A JP S5870570A
- Authority
- JP
- Japan
- Prior art keywords
- film
- emitter
- base
- region
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 55
- 238000004519 manufacturing process Methods 0.000 title claims description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 47
- 238000000034 method Methods 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 20
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 20
- 230000004888 barrier function Effects 0.000 claims description 32
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 17
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 claims description 11
- 229920002120 photoresistant polymer Polymers 0.000 claims description 11
- 229910021339 platinum silicide Inorganic materials 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 238000005468 ion implantation Methods 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 3
- 241000218202 Coptis Species 0.000 claims 1
- 235000002991 Coptis groenlandica Nutrition 0.000 claims 1
- 238000004140 cleaning Methods 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 10
- 230000003647 oxidation Effects 0.000 abstract description 9
- 238000007254 oxidation reaction Methods 0.000 abstract description 9
- 239000000377 silicon dioxide Substances 0.000 abstract description 3
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 2
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 abstract 1
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 abstract 1
- 229910021340 platinum monosilicide Inorganic materials 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 23
- 229920005591 polysilicon Polymers 0.000 description 11
- 229910052697 platinum Inorganic materials 0.000 description 10
- 239000012535 impurity Substances 0.000 description 9
- 238000001259 photo etching Methods 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000011282 treatment Methods 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- 238000005406 washing Methods 0.000 description 3
- 229910021529 ammonia Inorganic materials 0.000 description 2
- QZPSXPBJTPJTSZ-UHFFFAOYSA-N aqua regia Chemical compound Cl.O[N+]([O-])=O QZPSXPBJTPJTSZ-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000005121 nitriding Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229920006268 silicone film Polymers 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 241000272814 Anser sp. Species 0.000 description 1
- 229910001369 Brass Inorganic materials 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 239000010951 brass Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 210000002451 diencephalon Anatomy 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000010985 leather Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000006187 pill Substances 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 210000001747 pupil Anatomy 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Ceramic Engineering (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、よ〕詐しく述べるならばウオッシ
為ト・工（ツタタイプのトランジスタおよびシ曹ットキ
・バリア・ダイオードを有する半導体装置の製造方法に
関するものであゐ。
為ト・工（ツタタイプのトランジスタおよびシ曹ットキ
・バリア・ダイオードを有する半導体装置の製造方法に
関するものであゐ。
本発明は、８１１Ｄ丁（！Ｉ＊に＊ｔｔｋｙ １ａｒｒ
１＊ｒＤｌ＊ｄ＠Ｉａｍｐ＠ｄ Ｔｒａｎｓｉｓｔ＠ｒ
）、８ＢＤＴＴＬ（！ｉ＠ｂｅｓｓｋｙ Ｂａｔｔ＠
ｒ ＤＩｏｄ＊ 丁ｒａｍ＠ｉｓｔｏｒＴｒａｍｓｉ
口ｔ・ｒ Ｌｏｇｉ＊ ） に応用できゐ半導体装置
Ｏｗ造方法である。
１＊ｒＤｌ＊ｄ＠Ｉａｍｐ＠ｄ Ｔｒａｎｓｉｓｔ＠ｒ
）、８ＢＤＴＴＬ（！ｉ＠ｂｅｓｓｋｙ Ｂａｔｔ＠
ｒ ＤＩｏｄ＊ 丁ｒａｍ＠ｉｓｔｏｒＴｒａｍｓｉ
口ｔ・ｒ Ｌｏｇｉ＊ ） に応用できゐ半導体装置
Ｏｗ造方法である。
従来、ウオッシ２ド９工ｔｙり（Ｗａｓｈ＠ｄ鵞ｍ１Ｓ
ｔ＠ｒ ） 方式を利用してバイポーラトランジスタ
を製造すゐと、エイツタ・ベース・シ１−ト（工ζツタ
とペースとの短絡）が起シ易いために、多結晶シリコン
をエイツタ電極室内に殉ずようにしてこＯシ曹−トを闘
避していえ。なお、ウォッシ鼻ド・工Ｚツタ方式とは、
工ζツタ拡散室と電極コンタクト室とを兼用し、エミッ
タ領域形成のための不純物拡散Ｏ際エイツタ慎竣上に形
成された酸化膜を洗い落すことでエミッタ領域が表出す
る中夛方である。従来の工２ツタ・ベース・シｌ−トを
圏避したウオッシ為ド・工りツ／方式で）ツンジスタを
形成しかつ同時にショットキ拳バリア・ダイオード（Ｓ
ＢＤ）を形成して半導体装置を製造する工程は次Ｏよう
なものである。
ｔ＠ｒ ） 方式を利用してバイポーラトランジスタ
を製造すゐと、エイツタ・ベース・シ１−ト（工ζツタ
とペースとの短絡）が起シ易いために、多結晶シリコン
をエイツタ電極室内に殉ずようにしてこＯシ曹−トを闘
避していえ。なお、ウォッシ鼻ド・工Ｚツタ方式とは、
工ζツタ拡散室と電極コンタクト室とを兼用し、エミッ
タ領域形成のための不純物拡散Ｏ際エイツタ慎竣上に形
成された酸化膜を洗い落すことでエミッタ領域が表出す
る中夛方である。従来の工２ツタ・ベース・シｌ−トを
圏避したウオッシ為ド・工りツ／方式で）ツンジスタを
形成しかつ同時にショットキ拳バリア・ダイオード（Ｓ
ＢＤ）を形成して半導体装置を製造する工程は次Ｏよう
なものである。
半導体基体１（第１図）の表面を選択的に酸化して表面
上ＫＪＩＬいフィールド酸化膜２を形成し死後、通常の
方法によシＰ型ベース領域３を形成し、次いでベース領
域３上およびショットキ・バリアーダイオード形成領域
上に酸化膜４および５とを形成すゐ。ホトエツチングに
よって酸化膜４にエイツタシよびベース；ンタクト用開
孔６および７を形成する（第１図）。
上ＫＪＩＬいフィールド酸化膜２を形成し死後、通常の
方法によシＰ型ベース領域３を形成し、次いでベース領
域３上およびショットキ・バリアーダイオード形成領域
上に酸化膜４および５とを形成すゐ。ホトエツチングに
よって酸化膜４にエイツタシよびベース；ンタクト用開
孔６および７を形成する（第１図）。
多結晶シリコン１１８をＣＶ Ｄ （Ｃｈ＠ｍ１ｃａｌ
Ｖｅｐｅｔ＋ｒ Ｄ＠ｐｏｓｉｔ１ｏｎ ）法によって
全表面上に形成し、続いてＰＩＧ（リン暑シリケート・
ガラス）層９をそＯ上に形成する（第２図）。
Ｖｅｐｅｔ＋ｒ Ｄ＠ｐｏｓｉｔ１ｏｎ ）法によって
全表面上に形成し、続いてＰＩＧ（リン暑シリケート・
ガラス）層９をそＯ上に形成する（第２図）。
ＰａＧ層９をホトエツチングによってエミッタコンタク
ト用開孔６の上方部分を残して他の部分を除去する（第
５図）。そして加熱処理してＰＥＧＷＩＩ９内のリン（
Ｐ）を多結晶シリコン１１！８を通してベース領域３内
へ拡散し、Ｎ型エミッタ領域１０を形成する。
ト用開孔６の上方部分を残して他の部分を除去する（第
５図）。そして加熱処理してＰＥＧＷＩＩ９内のリン（
Ｐ）を多結晶シリコン１１！８を通してベース領域３内
へ拡散し、Ｎ型エミッタ領域１０を形成する。
次Ｋｐｇｃ層９を除去し、多結晶シリコン膜８のショッ
トキ・バリア・ダイオード形成領域の上方部分をホトエ
ツチングによりて除去すゐ（第４図）。さらに、ショッ
トキ拳バリア・ダイオード形成領域上の酸化膜５の一部
なホトエツチングによって除去して半導体基体１０表面
を表出する・これらのエツチング処理によりてショット
キーバリア・ダイオードの電極Ｗ１１１が形成される（
第４図）。そして、アル（ニウム等の良電導体金属の配
線電極１２を形成してショットキ・バリアーダイオード
１３か得られ、ニオツタ領域１０およびベース領域５が
他の回路累子（トランジス！、抵抗など）と接続される
。
トキ・バリア・ダイオード形成領域の上方部分をホトエ
ツチングによりて除去すゐ（第４図）。さらに、ショッ
トキ拳バリア・ダイオード形成領域上の酸化膜５の一部
なホトエツチングによって除去して半導体基体１０表面
を表出する・これらのエツチング処理によりてショット
キーバリア・ダイオードの電極Ｗ１１１が形成される（
第４図）。そして、アル（ニウム等の良電導体金属の配
線電極１２を形成してショットキ・バリアーダイオード
１３か得られ、ニオツタ領域１０およびベース領域５が
他の回路累子（トランジス！、抵抗など）と接続される
。
なお、本明細書中で半導体基体というのは半導体（シリ
コン革結晶）基板とその上のエピタキシャル層とからな
シ、通常は埋込層が形成されているものである＠ このように、１ｉＢＤを含むパイボーットランジスタの
製造に於いては、ポリシリコンを用いてＷａｓｈ＠ｄ
Ｅｍｉｆｌｓｒ を形成すると、ポリシリコンがある丸
め１ｃ８ＢＤ形成のための工程が１［雑になシ、更には
ポリシリコン窓開亀部分で下地のＳｔＯ。
コン革結晶）基板とその上のエピタキシャル層とからな
シ、通常は埋込層が形成されているものである＠ このように、１ｉＢＤを含むパイボーットランジスタの
製造に於いては、ポリシリコンを用いてＷａｓｈ＠ｄ
Ｅｍｉｆｌｓｒ を形成すると、ポリシリコンがある丸
め１ｃ８ＢＤ形成のための工程が１［雑になシ、更には
ポリシリコン窓開亀部分で下地のＳｔＯ。
がエツチングされるとオーパーツ・ンダ０形状となり配
線金員０Ｉｌｙ？線が生じるという欠点があゐ。このた
め、ポリシリコンを使わない。Ｗａｓｈ＠ｄＫｖｌｆｌ
＊ｒ ｔｌｌｌＴｌのバイポーラ・トランジスタ製造方
法が望まれている〇 壕九、配線電極を半導体基体のコンタクト表向上の白金
シリサイド膜およびアル建ニウム等の配線で構成する場
合には、シ田ットキ・バリア・ダイオードの特性がよ如
安定し、エミッタおよびベース領域との接続が確実とな
る。しかしなから、多結晶シリ；ンが半導体装置表面に
残りていると、この多結晶シリコンも白金とで白金シリ
サイドとなす、これは導電性を有しかつエツチングされ
にくいために配線間のシリサイドを除去することが難し
い。
線金員０Ｉｌｙ？線が生じるという欠点があゐ。このた
め、ポリシリコンを使わない。Ｗａｓｈ＠ｄＫｖｌｆｌ
＊ｒ ｔｌｌｌＴｌのバイポーラ・トランジスタ製造方
法が望まれている〇 壕九、配線電極を半導体基体のコンタクト表向上の白金
シリサイド膜およびアル建ニウム等の配線で構成する場
合には、シ田ットキ・バリア・ダイオードの特性がよ如
安定し、エミッタおよびベース領域との接続が確実とな
る。しかしなから、多結晶シリ；ンが半導体装置表面に
残りていると、この多結晶シリコンも白金とで白金シリ
サイドとなす、これは導電性を有しかつエツチングされ
にくいために配線間のシリサイドを除去することが難し
い。
従りて、白金のスパッタ前にポリシリコンを除去しなけ
ればならないが、仁の場合には前述したようにポリシリ
コンの窓開き部分でのオーバーハング形状が間脳となる
。
ればならないが、仁の場合には前述したようにポリシリ
コンの窓開き部分でのオーバーハング形状が間脳となる
。
本尭明の目的り上述の欠点、不都合の生じない半導体装
置のＩｉｌ造方法をＪｌ集することである。
置のＩｉｌ造方法をＪｌ集することである。
本尭明の別の目的は、製造過程で形成した多結晶シリプ
ンを残すことなく酸化物（二酸化ケイ素）に変えかつウ
オッシ１ド・工（ツタ方式でト？／ジスタを形成すると
同時にショットキ・バリアーダイオードを形成する製造
方法を提案することである。
ンを残すことなく酸化物（二酸化ケイ素）に変えかつウ
オッシ１ド・工（ツタ方式でト？／ジスタを形成すると
同時にショットキ・バリアーダイオードを形成する製造
方法を提案することである。
これら目的が、半導体基体に形成したフィールド醗化膜
にようて囲まれていゐベース領域およびシ１ットキ拳バ
リア・ダイオード形成領域を鋸出させ、これら−出表面
上に窒化シリコン膜を形成し、この窒化シリコン膜上に
多結晶シリ；ン膜を形成し、この多結晶シリコン膜を選
択的にエツチングしてエミッタ形成領域、ベース電極室
およびショットキ・バリア・ダイオード形成領域に対応
する開孔をあけ、ホトレジストおよび多結晶シリコン膜
をマスクとしてイオン打込みによりてエイツタ領域を形
成し、多結晶シリコン膜を熱酸化し、窒化シリ；ン膜の
開孔内部分をエツチング除去し、そして所定の配線電極
を形成する工程を含んでなるウオッシ島ト・エミッタタ
イプのトランジスタおよびショットキ・バリア・ダイオ
ードを有する半導体装置の製造方法によりて達成される
。
にようて囲まれていゐベース領域およびシ１ットキ拳バ
リア・ダイオード形成領域を鋸出させ、これら−出表面
上に窒化シリコン膜を形成し、この窒化シリコン膜上に
多結晶シリ；ン膜を形成し、この多結晶シリコン膜を選
択的にエツチングしてエミッタ形成領域、ベース電極室
およびショットキ・バリア・ダイオード形成領域に対応
する開孔をあけ、ホトレジストおよび多結晶シリコン膜
をマスクとしてイオン打込みによりてエイツタ領域を形
成し、多結晶シリコン膜を熱酸化し、窒化シリ；ン膜の
開孔内部分をエツチング除去し、そして所定の配線電極
を形成する工程を含んでなるウオッシ島ト・エミッタタ
イプのトランジスタおよびショットキ・バリア・ダイオ
ードを有する半導体装置の製造方法によりて達成される
。
窒化膜はアン毫ニアとアルゴンとの混合ガス中での加熱
処−による直接熱窒化膜又社ＣＶＤ法による窒化膜であ
る。
処−による直接熱窒化膜又社ＣＶＤ法による窒化膜であ
る。
配線電極を形成するＫは、電極窓内にアルオニウム等の
良電導性金興を充填するように形成してもよいし、好ま
しくは、白金シリサイド膜を良電導性金叫と半導体基体
のコンタクト領域との間に形成するのがよい。
良電導性金興を充填するように形成してもよいし、好ま
しくは、白金シリサイド膜を良電導性金叫と半導体基体
のコンタクト領域との間に形成するのがよい。
以下、添付図ＷＪＫｌ＄１達し九本発明Ｏ実施態様にＰ
型シリコン単緒晶基板上にＮ型シリコンエビタシャル層
を形成して半導体基体２１とし、厚いフィールド酸化膜
２２及びＰｉｌｌｌベース領竣２５を通常の方法で形成
すゐ（第６図）。ショットキ・バリア・ダイオード形成
領域２４は半導基体２１そのもＯｏ露出表面部分でああ
。直接熱窒化処理を施とすことによりて、窒化シリコン
膜２５（例えば厚さ５０ム）を全ｗｎｃ＊成する。この
窒化シリコン膜２５をＣＶＤ法にようて形成することが
できる。そして、窒化シリコン膜２５Ｃ）上に多結晶シ
リコン膜２６をＣＶＤ法によりて、例えば、１ｓｏｏｆ
厚さに形成する（第６図）。
型シリコン単緒晶基板上にＮ型シリコンエビタシャル層
を形成して半導体基体２１とし、厚いフィールド酸化膜
２２及びＰｉｌｌｌベース領竣２５を通常の方法で形成
すゐ（第６図）。ショットキ・バリア・ダイオード形成
領域２４は半導基体２１そのもＯｏ露出表面部分でああ
。直接熱窒化処理を施とすことによりて、窒化シリコン
膜２５（例えば厚さ５０ム）を全ｗｎｃ＊成する。この
窒化シリコン膜２５をＣＶＤ法にようて形成することが
できる。そして、窒化シリコン膜２５Ｃ）上に多結晶シ
リコン膜２６をＣＶＤ法によりて、例えば、１ｓｏｏｆ
厚さに形成する（第６図）。
多結晶シリコン膜２６をホトエツチング法によって遷択
エクチしてエミッタプンタクト用開孔２７、ベース；ン
タクト用開孔２Ｂおよびショットキ・バリア・ダイオー
ド用開孔２９を形成する（第７図）。これら開孔を埋め
かつ全表面を覆うホトレジスト層ｓｏｔ形成する。
エクチしてエミッタプンタクト用開孔２７、ベース；ン
タクト用開孔２Ｂおよびショットキ・バリア・ダイオー
ド用開孔２９を形成する（第７図）。これら開孔を埋め
かつ全表面を覆うホトレジスト層ｓｏｔ形成する。
ホトレジスト層５０の工（ツタ形成領域相当部分を現像
によって除去し、開孔５１を形成する。
によって除去し、開孔５１を形成する。
この開孔を通して砒素（ＡＩ） 、＃ （Ｐ）等のドナ
ー不純物をイオン打込法によりてベース領域２３内へ注
入してＮ＋型エミッタ領域５２を形成する（第８図）。
ー不純物をイオン打込法によりてベース領域２３内へ注
入してＮ＋型エミッタ領域５２を形成する（第８図）。
ホトレジストｍｓｏおよび多結晶シリコン膜２６がマス
クとして匍〈ので形成するエミッタ領域３２以外には不
純物は注入されない。
クとして匍〈ので形成するエミッタ領域３２以外には不
純物は注入されない。
前記レジスト層５０を除去した後に、熱酸化処理により
て多結晶シリコン膜２６を全て酸化して酸化シリコン膜
（ＳｔＯ，膜）３５に交換する（第９図）。
て多結晶シリコン膜２６を全て酸化して酸化シリコン膜
（ＳｔＯ，膜）３５に交換する（第９図）。
このと龜多結晶シｔｌ：ｉンが酸化物に変化すると体積
カニ約２惰となるので、開孔２７０内囲の多結晶クリコ
ン膜２６紘横方向に広がることＫなシ開孔２７はづ・さ
くなる。また、この熱酸化の加熱によりてエミッタ領域
３２がアニールされ、不純物が活性イヒされ且つ拡散し
てエイツタ領域５２が少し拡大する。次いで酸化シリコ
ンｊｌ１５５をマスクとして窒化シリコン膜２５をエツ
チング除去して、工建ツタ電極窓６４、ベース電極室３
５およびシ菫ットキ・ノ（リア・ダイオードの電Ｉｉ窓
３６を形成する（第９図）。
カニ約２惰となるので、開孔２７０内囲の多結晶クリコ
ン膜２６紘横方向に広がることＫなシ開孔２７はづ・さ
くなる。また、この熱酸化の加熱によりてエミッタ領域
３２がアニールされ、不純物が活性イヒされ且つ拡散し
てエイツタ領域５２が少し拡大する。次いで酸化シリコ
ンｊｌ１５５をマスクとして窒化シリコン膜２５をエツ
チング除去して、工建ツタ電極窓６４、ベース電極室３
５およびシ菫ットキ・ノ（リア・ダイオードの電Ｉｉ窓
３６を形成する（第９図）。
そして、所定の配線電極３７（第１０図）を形成して、
ショットキ・バリア・ダイオードおよびバイポーラトラ
ンジスタを完成させる。この配線電極Ｓ７はアルオニウ
ムの蒸着およびバターニングによって形成できる。また
、アルオニウムの蒸着の前に、白金（Ｐｉ）を蒸着し熱
処理によりて電極窓５４，３５．５６内の露出シリコン
と反応させて白金シリサイド膜を形成することが望まし
い。
ショットキ・バリア・ダイオードおよびバイポーラトラ
ンジスタを完成させる。この配線電極Ｓ７はアルオニウ
ムの蒸着およびバターニングによって形成できる。また
、アルオニウムの蒸着の前に、白金（Ｐｉ）を蒸着し熱
処理によりて電極窓５４，３５．５６内の露出シリコン
と反応させて白金シリサイド膜を形成することが望まし
い。
酸化ＨＳＳ上の白金膜は王水によりてエツチング除去ず
れはよい。
れはよい。
本発明の半導体装置の製造方決によると、多結晶シリコ
ンの酸化によりてエミッタ領域のためのイオン打込み＃
４窓がより小さい工（ツタ電極意となるので、エミッタ
・ベース・シ替−トをよシ確実に防止することができる
。また、白金シリサイドの形成が容易と危る。
ンの酸化によりてエミッタ領域のためのイオン打込み＃
４窓がより小さい工（ツタ電極意となるので、エミッタ
・ベース・シ替−トをよシ確実に防止することができる
。また、白金シリサイドの形成が容易と危る。
第１図ないし１１１１５図は、従来方法による）（イボ
−ラド２ンジメタおよびショットキ・）（リア・ダニイ
オードを有する半導体装置の製造工程を説明する半導体
装置の部分断面図であ〉、第６図ないし第１０図は、本
発明に係る半導体装置の製造方法を説明するためのバイ
ポーラトランジスタおよびシｌットキ・バリアｅダイオ
ードを有する半導体装置の部分断面図である。 １・・・半導体基体、２・・・フィールド酸化膜、６・
・・ベース領域、８・・・多結晶シリコン、９・・・ホ
トレジスト層、１０・・・エミッタ領域、１１・・・シ
画ットキ・バリア・ダイオードの電極窓、１２・・・配
線電極、２１・・・半導体基体、２２・・・フィールド
酸化膜、２３・・・ペース領域、２５・・・電化シリ；
ン膜、２６・・・多結晶シリーン膜、３０・・・ホトレ
ジスト層、３２・・・嘴化シリ；ン膜、３３・・・エミ
ッタ領域、５４，５５゜′５６・・・電極窓、３７・・
・配線電極。 第３図 第６図 第 ８１ 手続補正書 昭和５７年１２月 ８日 特許庁長官 若杉和夫殿 １、事件の表示 昭和５６年 特許願 第１５１９８６号２、発明の名
称 半導体装置の製造方法 ３、補正をする者 事件との関係 特許出願人 名称 ＜５２２）富士通株式会社 ４、代理人 （外 ６ 名） 値）明細書全文 （り 図面（第５図） ６、補正の内容 （１） ｉｊｉ細書全書全文紙のとおりに補正する。 （２） 第５図會別紙のとおりに補正する。 Ｌ 添付書類の０鍮 （１） 全文補正明細書 １通（２）
図面（第５図） １過食文補正明細書 １、発明の名称 半導体装置の製造方法 ２、特許請求の範囲 とする半導体装置の製造方法。 ３、発明の詳細な説明 本発明は半導体装置、より詳しく述べるならばウオッシ
コト・エミッタタイプのトランジスタの製造方法に関す
るものである。 本発明を、５ＢＤＴ（８ｅｈｏｔｔｋｙ Ｂａｒｒｌ＠
ｒ Ｄ１ｏｄｅＩａｍｐ＠ｄ Ｔｒａｎｓｉｓｔｏｒ
）、８ＢＤＴＴＬ （ＳｃｈｏａｅｋｙＢａｒｒｅｒ
Ｄｉｏｄｅ Ｔｒａｎｓｉｓｔｏｒ Ｔｒａｎｓｉｓ
ｔｏｒ Ｌｏｇｉｃ）等のシｌットキ・バリア・ダイ
オードを有する半導体装置の製造に適用することは好ま
しいう従来、ウォッシュド・エミッタ（ＷａｓｈｅｄＥ
ｍ １ｔｔｅｒ ）方式を利用してバイポーラトランジ
スタを製造すると、エミッタ・ベース・シ９−ト（エミ
ッタとベースとの短絡）が起り易いために、多結晶シリ
コンをエミッタ電極窓内に残すようにしてこのシｍ−）
’を回避してい友。なか、ウォッシュド・エミッタ方式
とは、エミッタ拡散窓と電極コンタクト窓とを兼用し、
エミッタ領域形成のための不純物拡散の際エミッタ領域
上に形成され友酸化膜を洗い落すことでエミッタ領域が
表出するやり方である。従来のエミッタ・ベース・ショ
ート會回避したウォッシュド・エミッタ方式でトランジ
スタを形成しかつ同時にショットキ・バリア・ダイオー
ド（ＳＢＤ）？形成して半導体装置を製造する工程は次
のようなものである。 半導体基体ｌ（第１図）の表面を選択的に酸化して表面
上に厚いフィールド酸化膜２を形成した後、通常の方法
によりＰ型ベース領域３ｔ−形成し、次いでベース領域
３上およびショットキ・バリア・ダイオード形成領域上
に酸化膜４および５とを形成する。ホトエツチングによ
って酸化膜４にエミッタおよびベースコンタクト用開孔
６および７を形成する（ｓ１図）。 多結晶シリコン膜８ ｔ ＣＶＤ （Ｃｈｅｍｉｃａｌ
Ｖｏｐｏｕｒ Ｄｅｐｏｓｉｔｌｏｎ ） 法によ
って全表面上に形成し、続いてＰＳＧ（リン・シリケー
ト・ガラス）層９′ｆ：その上に形成する（第２図）。 ＰＳＧ層９全９ｔホトエツチングってエミッタコンタク
ト用開孔６の上方部分を残して他の部分管除去する（第
３図）。そして加熱処理してＰＳＧ層９内のリン（Ｐ）
！多結晶シリコン膜８ｔ−通してベース領域３内へ拡散
し、Ｎ型エミッタ領域１０’ｉ形成する。 次にＰＢＧ層９′ｔ−除去し、多結晶シリコン膜８のシ
ョットキ・バリア・ダイオード形成領域の上方部分をホ
トエツチングによって除去する（第４図）。さらに、シ
ョットキ・バリア・ダイオード形成領域上の酸化膜５の
一部をホトエツチングによって除去して半導体基体１の
表面を表出する。 これらのエツチング処理によってショットキ・バリア・
ダイオードの電極窓１１が形成される（第４図）。そし
て、アルミニウム等の良電導体金属の配線電極１２（第
５図）ｔ−形成してショットキ・バリア・ダイオード１
３が得られ、エミッタ領域ｌＯおよびベース領域３が他
の回路素子（トランジスタ、抵抗など）と接続される。 なお、本明細書中で半導体基体というのは半導体（シリ
コン単結晶）基板とその上のエピタキシャル層とからな
り、通常は埋込層が形成されているものである。 このように、ＳＢＤ′を含むバイポーラトランジスタの
製造に於いては、ポリシリコンを用いてウォッシュド
エミッタを形成すると、ポリシリコンがあるためにＳＢ
Ｄ形成のための工程が複雑になり、ｌ！にはポリシリコ
ン窓開き部分で下地８ｉ０□がエツチングされるとオー
バーハングの形状となり配線金属の断線が生じるという
欠点がある。このため、ポリシリコンを使わない。ウオ
ツシコドエミッタ構造のバイポーラ・トランジスタ製造
方法が望まれている。 また、配線電極を半導体基体のコンタク・ト表面上の白
金シリプイド膜およびアルミニウム等の配線で構成する
場合には、ショットキ・バリア・ダイオードの特性がよ
り安定し、エミッタおよびベース領域との接続が確実と
なるｏしかしながら、多結晶シリコンが半導体両瞳表面
に残っていると、この多結晶シリコンも白金とで白金シ
リサイドとなり、これは導電性を有しかつエツチングさ
れにくいために配線間のシリサイドを除去することが難
しい。 従って、白金のスパッタ１１ｒＶＣポリシリコンを除去
しなければならないが、この場合には前述したようにポ
リシリコンの窓開き部分でのオーツく−ノ１ング形状が
問題となる。 本発明の目的は上述の欠点、不都合の生じない半導体ｉ
ｉｔ＊の製造方法を提案することである０本発明の別の
目的は、製造過程で形成した多結晶シリコンを残すこと
なくウォッシュド・エミッタ方式でトランジスタを形成
しかつ容易にショットキ・バリア・ダイオードな形成す
ることのできる製造方法を提案することである。 これら目的が、半導体基体に形成され九ベース領域上に
耐酸化膜を介して多結晶半導体層を形成し、該多結晶半
導体層にエミッタ形成領域及びベース電極窓に対応する
開口を形成し、該多結晶半導体層管マスクとして前記ベ
ース領域内に不純全導入してエミッタ領域を形成し、１
ｉｔＩ記多結晶半導体層を酸化膜に変換し、該酸化ＩＩ
ｔ−マスクとして前記耐酸化膜を選択的に除去して開口
を形成し、しかる後所定の電極配線を形成する工程を有
することを特徴とする半導体装置の製造方法によって達
成される。 耐酸化膜は、例えば、アンモニアとアルゴンとの混合ガ
ス中での加熱処理による［後熱窒化膜又はＣＶＤ法によ
る窒化膜である〇 配線電極を形成するには、電極窓内にアルミニウム等の
良電導住金編を充填するように形成してもよいし、好ま
しくは、白金シリサイド膜を良電導性金属と半導体基体
のコンタクト領域との間に形成するのがよい。 以下、絡付図面に関連した本発明の実施態様によって本
発明の詳細な説明する。 Ｐ型シリコン単結晶基板上にＮ型シリコンエビタシ今ル
層を形成して半導体基体２１とし、厚いフィールド酸化
膜２２及びＰ型ベース領域２３な通常の方法で形成する
（第６図）。ショットキ・バリア・ダイオード形成領域
２４は半導体基体２１そのものの露出表面部分である。 ゛直接熱窒化処理を施こすことによって、窒化シリコン
膜２５（例えば厚さ５０Ａ）を全面に形成する。この窒
化シリコン膜２！５ｔ−ＣＶＤ法によって形成すること
ができる。そして、窒化シリコン膜２５の上に多結晶シ
リコン膜２６ｔＣＶＤ法によって、例えば、１５００Ａ
厚さに形成する（第６図）。 多結晶シリコン膜２６をホトエツチング法によってＡ択
エッチしてエミッタコンタクト用開孔２フ、ベースコン
タクト量論孔２８およびショットキ・バリア・ダイオー
ド用開孔２９を形成する（第７図）。これら幽孔含埋め
かつ全表面？覆うホトレジスト層３０を形成する。 ホトレジスト層３０のエミッタ形成領域相当部分を現像
によって除去し、開孔３１ｔ−形成するＯこの開孔を通
して砒素（Ａ８）、＃（Ｐ）等のト°ナー不純物をイオ
ン打込法によってペース領域２３内へ注入してＮ１型工
ｉツタ領域３２を形成する（第８図）。ホトレジスト層
３０および多結晶シリコン膜２６がマスクとして働くの
で形成するエミッタ領域３２以外には不純＃１ＪＦｉ注
入されないつ前記レジスト層３０を除去した後に、熱酸
化処理によって多結晶シリコン膜２６を全て酸化して酸
化シリコン膜（８１０□膜）３３に変換する（第９図）
０このとき多結晶シリコンが酸化物に変イヒすると体積
が約２倍となるので、開灯２７の周囲の多結晶シリコン
膜２６は横方向に人力；ることになシ開孔２７は小さく
なる。ま几、この熱酸化の加熱によってエミ・ツタ領域
３２がアニールされ、不純物が活性化され且つ拡散して
エミッタ領域３２が少し拡大する。次いで酸化シリコン
膜３３をマスクとして窒化シリコン膜２５をエツチング
除去して、エミッタ電極窓３４、ベース電極窓３５およ
びショットキ・バリア・ダイオードの電極窓３６を形成
する（第９図）。 そして、所定の配線電極３７（第１０図）を形成して、
ショットキ・バリア・ダイオードおよびバイポーラトラ
ンジスタを完成させる。この配線電極３７はアルミニウ
ムの蒸着およびバターニングによって形成できる０また
、アルミニウムの蒸着の１ＩｒＶｃ、白金（Ｐｔ）を蒸
着し熱処理によって電極窓３４，３５．３６内の露出シ
リコンと反応させて白金シリサイド（ＰｔＳ ｉ ）膜
を形成することが望ましい。酸化＠３Ｓ上の白金膜は王
水によってエツチング除去すればよい。 本発明の半導体装置の製造方法によると、多結晶シリコ
ンの酸化によってエミッタ領域のためのイオン打込み用
窓がより小さいエミッタ電極窓となるので、エミッター
ベース・シ曹−トｔより確実に防止することができるｏ
ｆた、白金シリサイドの形成が容易となる。 ４、図面の簡単な説明 １１１図ないし第５図は、従来方法によるバイポーラト
ランジスタおよびショットキーノくリア拳ダイオードを
有する半導体装置の製造工程を説明する半導体装置の部
分断面図であり、ｗＸ６図ないし第１０図は、本発明に
係る半導体装置の製造方法管説明するためのバイポーラ
トランジスタおよびショットキ・バリアーダイオード含
有する半導体装置の部分断面図である０
−ラド２ンジメタおよびショットキ・）（リア・ダニイ
オードを有する半導体装置の製造工程を説明する半導体
装置の部分断面図であ〉、第６図ないし第１０図は、本
発明に係る半導体装置の製造方法を説明するためのバイ
ポーラトランジスタおよびシｌットキ・バリアｅダイオ
ードを有する半導体装置の部分断面図である。 １・・・半導体基体、２・・・フィールド酸化膜、６・
・・ベース領域、８・・・多結晶シリコン、９・・・ホ
トレジスト層、１０・・・エミッタ領域、１１・・・シ
画ットキ・バリア・ダイオードの電極窓、１２・・・配
線電極、２１・・・半導体基体、２２・・・フィールド
酸化膜、２３・・・ペース領域、２５・・・電化シリ；
ン膜、２６・・・多結晶シリーン膜、３０・・・ホトレ
ジスト層、３２・・・嘴化シリ；ン膜、３３・・・エミ
ッタ領域、５４，５５゜′５６・・・電極窓、３７・・
・配線電極。 第３図 第６図 第 ８１ 手続補正書 昭和５７年１２月 ８日 特許庁長官 若杉和夫殿 １、事件の表示 昭和５６年 特許願 第１５１９８６号２、発明の名
称 半導体装置の製造方法 ３、補正をする者 事件との関係 特許出願人 名称 ＜５２２）富士通株式会社 ４、代理人 （外 ６ 名） 値）明細書全文 （り 図面（第５図） ６、補正の内容 （１） ｉｊｉ細書全書全文紙のとおりに補正する。 （２） 第５図會別紙のとおりに補正する。 Ｌ 添付書類の０鍮 （１） 全文補正明細書 １通（２）
図面（第５図） １過食文補正明細書 １、発明の名称 半導体装置の製造方法 ２、特許請求の範囲 とする半導体装置の製造方法。 ３、発明の詳細な説明 本発明は半導体装置、より詳しく述べるならばウオッシ
コト・エミッタタイプのトランジスタの製造方法に関す
るものである。 本発明を、５ＢＤＴ（８ｅｈｏｔｔｋｙ Ｂａｒｒｌ＠
ｒ Ｄ１ｏｄｅＩａｍｐ＠ｄ Ｔｒａｎｓｉｓｔｏｒ
）、８ＢＤＴＴＬ （ＳｃｈｏａｅｋｙＢａｒｒｅｒ
Ｄｉｏｄｅ Ｔｒａｎｓｉｓｔｏｒ Ｔｒａｎｓｉｓ
ｔｏｒ Ｌｏｇｉｃ）等のシｌットキ・バリア・ダイ
オードを有する半導体装置の製造に適用することは好ま
しいう従来、ウォッシュド・エミッタ（ＷａｓｈｅｄＥ
ｍ １ｔｔｅｒ ）方式を利用してバイポーラトランジ
スタを製造すると、エミッタ・ベース・シ９−ト（エミ
ッタとベースとの短絡）が起り易いために、多結晶シリ
コンをエミッタ電極窓内に残すようにしてこのシｍ−）
’を回避してい友。なか、ウォッシュド・エミッタ方式
とは、エミッタ拡散窓と電極コンタクト窓とを兼用し、
エミッタ領域形成のための不純物拡散の際エミッタ領域
上に形成され友酸化膜を洗い落すことでエミッタ領域が
表出するやり方である。従来のエミッタ・ベース・ショ
ート會回避したウォッシュド・エミッタ方式でトランジ
スタを形成しかつ同時にショットキ・バリア・ダイオー
ド（ＳＢＤ）？形成して半導体装置を製造する工程は次
のようなものである。 半導体基体ｌ（第１図）の表面を選択的に酸化して表面
上に厚いフィールド酸化膜２を形成した後、通常の方法
によりＰ型ベース領域３ｔ−形成し、次いでベース領域
３上およびショットキ・バリア・ダイオード形成領域上
に酸化膜４および５とを形成する。ホトエツチングによ
って酸化膜４にエミッタおよびベースコンタクト用開孔
６および７を形成する（ｓ１図）。 多結晶シリコン膜８ ｔ ＣＶＤ （Ｃｈｅｍｉｃａｌ
Ｖｏｐｏｕｒ Ｄｅｐｏｓｉｔｌｏｎ ） 法によ
って全表面上に形成し、続いてＰＳＧ（リン・シリケー
ト・ガラス）層９′ｆ：その上に形成する（第２図）。 ＰＳＧ層９全９ｔホトエツチングってエミッタコンタク
ト用開孔６の上方部分を残して他の部分管除去する（第
３図）。そして加熱処理してＰＳＧ層９内のリン（Ｐ）
！多結晶シリコン膜８ｔ−通してベース領域３内へ拡散
し、Ｎ型エミッタ領域１０’ｉ形成する。 次にＰＢＧ層９′ｔ−除去し、多結晶シリコン膜８のシ
ョットキ・バリア・ダイオード形成領域の上方部分をホ
トエツチングによって除去する（第４図）。さらに、シ
ョットキ・バリア・ダイオード形成領域上の酸化膜５の
一部をホトエツチングによって除去して半導体基体１の
表面を表出する。 これらのエツチング処理によってショットキ・バリア・
ダイオードの電極窓１１が形成される（第４図）。そし
て、アルミニウム等の良電導体金属の配線電極１２（第
５図）ｔ−形成してショットキ・バリア・ダイオード１
３が得られ、エミッタ領域ｌＯおよびベース領域３が他
の回路素子（トランジスタ、抵抗など）と接続される。 なお、本明細書中で半導体基体というのは半導体（シリ
コン単結晶）基板とその上のエピタキシャル層とからな
り、通常は埋込層が形成されているものである。 このように、ＳＢＤ′を含むバイポーラトランジスタの
製造に於いては、ポリシリコンを用いてウォッシュド
エミッタを形成すると、ポリシリコンがあるためにＳＢ
Ｄ形成のための工程が複雑になり、ｌ！にはポリシリコ
ン窓開き部分で下地８ｉ０□がエツチングされるとオー
バーハングの形状となり配線金属の断線が生じるという
欠点がある。このため、ポリシリコンを使わない。ウオ
ツシコドエミッタ構造のバイポーラ・トランジスタ製造
方法が望まれている。 また、配線電極を半導体基体のコンタク・ト表面上の白
金シリプイド膜およびアルミニウム等の配線で構成する
場合には、ショットキ・バリア・ダイオードの特性がよ
り安定し、エミッタおよびベース領域との接続が確実と
なるｏしかしながら、多結晶シリコンが半導体両瞳表面
に残っていると、この多結晶シリコンも白金とで白金シ
リサイドとなり、これは導電性を有しかつエツチングさ
れにくいために配線間のシリサイドを除去することが難
しい。 従って、白金のスパッタ１１ｒＶＣポリシリコンを除去
しなければならないが、この場合には前述したようにポ
リシリコンの窓開き部分でのオーツく−ノ１ング形状が
問題となる。 本発明の目的は上述の欠点、不都合の生じない半導体ｉ
ｉｔ＊の製造方法を提案することである０本発明の別の
目的は、製造過程で形成した多結晶シリコンを残すこと
なくウォッシュド・エミッタ方式でトランジスタを形成
しかつ容易にショットキ・バリア・ダイオードな形成す
ることのできる製造方法を提案することである。 これら目的が、半導体基体に形成され九ベース領域上に
耐酸化膜を介して多結晶半導体層を形成し、該多結晶半
導体層にエミッタ形成領域及びベース電極窓に対応する
開口を形成し、該多結晶半導体層管マスクとして前記ベ
ース領域内に不純全導入してエミッタ領域を形成し、１
ｉｔＩ記多結晶半導体層を酸化膜に変換し、該酸化ＩＩ
ｔ−マスクとして前記耐酸化膜を選択的に除去して開口
を形成し、しかる後所定の電極配線を形成する工程を有
することを特徴とする半導体装置の製造方法によって達
成される。 耐酸化膜は、例えば、アンモニアとアルゴンとの混合ガ
ス中での加熱処理による［後熱窒化膜又はＣＶＤ法によ
る窒化膜である〇 配線電極を形成するには、電極窓内にアルミニウム等の
良電導住金編を充填するように形成してもよいし、好ま
しくは、白金シリサイド膜を良電導性金属と半導体基体
のコンタクト領域との間に形成するのがよい。 以下、絡付図面に関連した本発明の実施態様によって本
発明の詳細な説明する。 Ｐ型シリコン単結晶基板上にＮ型シリコンエビタシ今ル
層を形成して半導体基体２１とし、厚いフィールド酸化
膜２２及びＰ型ベース領域２３な通常の方法で形成する
（第６図）。ショットキ・バリア・ダイオード形成領域
２４は半導体基体２１そのものの露出表面部分である。 ゛直接熱窒化処理を施こすことによって、窒化シリコン
膜２５（例えば厚さ５０Ａ）を全面に形成する。この窒
化シリコン膜２！５ｔ−ＣＶＤ法によって形成すること
ができる。そして、窒化シリコン膜２５の上に多結晶シ
リコン膜２６ｔＣＶＤ法によって、例えば、１５００Ａ
厚さに形成する（第６図）。 多結晶シリコン膜２６をホトエツチング法によってＡ択
エッチしてエミッタコンタクト用開孔２フ、ベースコン
タクト量論孔２８およびショットキ・バリア・ダイオー
ド用開孔２９を形成する（第７図）。これら幽孔含埋め
かつ全表面？覆うホトレジスト層３０を形成する。 ホトレジスト層３０のエミッタ形成領域相当部分を現像
によって除去し、開孔３１ｔ−形成するＯこの開孔を通
して砒素（Ａ８）、＃（Ｐ）等のト°ナー不純物をイオ
ン打込法によってペース領域２３内へ注入してＮ１型工
ｉツタ領域３２を形成する（第８図）。ホトレジスト層
３０および多結晶シリコン膜２６がマスクとして働くの
で形成するエミッタ領域３２以外には不純＃１ＪＦｉ注
入されないつ前記レジスト層３０を除去した後に、熱酸
化処理によって多結晶シリコン膜２６を全て酸化して酸
化シリコン膜（８１０□膜）３３に変換する（第９図）
０このとき多結晶シリコンが酸化物に変イヒすると体積
が約２倍となるので、開灯２７の周囲の多結晶シリコン
膜２６は横方向に人力；ることになシ開孔２７は小さく
なる。ま几、この熱酸化の加熱によってエミ・ツタ領域
３２がアニールされ、不純物が活性化され且つ拡散して
エミッタ領域３２が少し拡大する。次いで酸化シリコン
膜３３をマスクとして窒化シリコン膜２５をエツチング
除去して、エミッタ電極窓３４、ベース電極窓３５およ
びショットキ・バリア・ダイオードの電極窓３６を形成
する（第９図）。 そして、所定の配線電極３７（第１０図）を形成して、
ショットキ・バリア・ダイオードおよびバイポーラトラ
ンジスタを完成させる。この配線電極３７はアルミニウ
ムの蒸着およびバターニングによって形成できる０また
、アルミニウムの蒸着の１ＩｒＶｃ、白金（Ｐｔ）を蒸
着し熱処理によって電極窓３４，３５．３６内の露出シ
リコンと反応させて白金シリサイド（ＰｔＳ ｉ ）膜
を形成することが望ましい。酸化＠３Ｓ上の白金膜は王
水によってエツチング除去すればよい。 本発明の半導体装置の製造方法によると、多結晶シリコ
ンの酸化によってエミッタ領域のためのイオン打込み用
窓がより小さいエミッタ電極窓となるので、エミッター
ベース・シ曹−トｔより確実に防止することができるｏ
ｆた、白金シリサイドの形成が容易となる。 ４、図面の簡単な説明 １１１図ないし第５図は、従来方法によるバイポーラト
ランジスタおよびショットキーノくリア拳ダイオードを
有する半導体装置の製造工程を説明する半導体装置の部
分断面図であり、ｗＸ６図ないし第１０図は、本発明に
係る半導体装置の製造方法管説明するためのバイポーラ
トランジスタおよびショットキ・バリアーダイオード含
有する半導体装置の部分断面図である０
Claims (1)
- 【特許請求の範囲】 ｔ ＭＰ導体基体に形成したフィールド羨化膜にようて
ｆｆ壕れていゐベース領域およびシ璽ットキ・Ａ９ア・
メイオード形成領竣を露出させ、露出ｌｌ！園上に窒化
シリーン膜を最威し、こ０［化シリロン膜上に多結晶シ
リコン膜を形成し、ヒの多結晶シリ；ン膜を逓択的にエ
ツチングしてエイツタ浄成領域、ペース電極窓および前
記シ曹ットキ・バリア・ダイオード形成領域に対応すゐ
開孔をあけ、ホトレジストおよび前記多結晶シリコン膜
をｉスフとしてイオン打込みにようてエミッタ領域を形
成し、前記多結晶Ｖリコｙ膜を熱噛化し、前記窒化シリ
プン膜の前記開孔内部分をエッナノグ除失し、そして所
ｖ１０配線電極を形成する工程を含んで＆、ｉ１？オッ
シ島・工建ツタタイプのトランジスタおよびジ璽ットキ
拳バリア・ダイオードを有する半導体装置の製造方法。 ２、前記配線電極を白金シリサイドおよびその上ＩＫ、
形成する良電導金真で作る特許請求の範囲第１項記載の
方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56151986A JPS5870570A (ja) | 1981-09-28 | 1981-09-28 | 半導体装置の製造方法 |
| EP82305024A EP0076106B1 (en) | 1981-09-28 | 1982-09-23 | Method for producing a bipolar transistor |
| DE8282305024T DE3276978D1 (en) | 1981-09-28 | 1982-09-23 | Method for producing a bipolar transistor |
| US06/425,648 US4408387A (en) | 1981-09-28 | 1982-09-28 | Method for producing a bipolar transistor utilizing an oxidized semiconductor masking layer in conjunction with an anti-oxidation mask |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56151986A JPS5870570A (ja) | 1981-09-28 | 1981-09-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5870570A true JPS5870570A (ja) | 1983-04-27 |
| JPS6153867B2 JPS6153867B2 (ja) | 1986-11-19 |
Family
ID=15530556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56151986A Granted JPS5870570A (ja) | 1981-09-28 | 1981-09-28 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4408387A (ja) |
| EP (1) | EP0076106B1 (ja) |
| JP (1) | JPS5870570A (ja) |
| DE (1) | DE3276978D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045052A (ja) * | 1983-08-22 | 1985-03-11 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5975659A (ja) * | 1982-10-22 | 1984-04-28 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4498227A (en) * | 1983-07-05 | 1985-02-12 | Fairchild Camera & Instrument Corporation | Wafer fabrication by implanting through protective layer |
| US4566176A (en) * | 1984-05-23 | 1986-01-28 | U.S. Philips Corporation | Method of manufacturing transistors |
| JPS6146063A (ja) * | 1984-08-10 | 1986-03-06 | Hitachi Ltd | 半導体装置の製造方法 |
| US4721682A (en) * | 1985-09-25 | 1988-01-26 | Monolithic Memories, Inc. | Isolation and substrate connection for a bipolar integrated circuit |
| NL8600769A (nl) * | 1986-03-26 | 1987-10-16 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
| JPS63107167A (ja) * | 1986-10-24 | 1988-05-12 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
| US4855798A (en) * | 1986-12-19 | 1989-08-08 | Texas Instruments Incorporated | Semiconductor and process of fabrication thereof |
| US5270252A (en) * | 1988-10-25 | 1993-12-14 | United States Of America As Represented By The Secretary Of The Navy | Method of forming platinum and platinum silicide schottky contacts on beta-silicon carbide |
| JP2871530B2 (ja) * | 1995-05-10 | 1999-03-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5702959A (en) * | 1995-05-31 | 1997-12-30 | Texas Instruments Incorporated | Method for making an isolated vertical transistor |
| US5872052A (en) | 1996-02-12 | 1999-02-16 | Micron Technology, Inc. | Planarization using plasma oxidized amorphous silicon |
| KR100275962B1 (ko) | 1998-12-30 | 2001-02-01 | 김영환 | 반도체장치 및 그의 제조방법_ |
| US20060054183A1 (en) * | 2004-08-27 | 2006-03-16 | Thomas Nowak | Method to reduce plasma damage during cleaning of semiconductor wafer processing chamber |
| US20060090773A1 (en) * | 2004-11-04 | 2006-05-04 | Applied Materials, Inc. | Sulfur hexafluoride remote plasma source clean |
| US8338906B2 (en) * | 2008-01-30 | 2012-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Schottky device |
| USD848384S1 (en) * | 2017-08-17 | 2019-05-14 | Epistar Corporation | Transistor |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3507716A (en) * | 1966-09-02 | 1970-04-21 | Hitachi Ltd | Method of manufacturing semiconductor device |
| US3710204A (en) * | 1967-05-20 | 1973-01-09 | Telefunken Patent | A semiconductor device having a screen electrode of intrinsic semiconductor material |
| US3909925A (en) * | 1974-05-06 | 1975-10-07 | Telex Computer Products | N-Channel charge coupled device fabrication process |
| DE2605641C3 (de) * | 1976-02-12 | 1979-12-20 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Hochfrequenztransistor und Verfahren zu seiner Herstellung |
| US4060427A (en) * | 1976-04-05 | 1977-11-29 | Ibm Corporation | Method of forming an integrated circuit region through the combination of ion implantation and diffusion steps |
| JPS53132275A (en) * | 1977-04-25 | 1978-11-17 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and its production |
| US4266985A (en) * | 1979-05-18 | 1981-05-12 | Fujitsu Limited | Process for producing a semiconductor device including an ion implantation step in combination with direct thermal nitridation of the silicon substrate |
| US4376664A (en) * | 1979-05-31 | 1983-03-15 | Fujitsu Limited | Method of producing a semiconductor device |
| US4242791A (en) * | 1979-09-21 | 1981-01-06 | International Business Machines Corporation | High performance bipolar transistors fabricated by post emitter base implantation process |
| US4318751A (en) * | 1980-03-13 | 1982-03-09 | International Business Machines Corporation | Self-aligned process for providing an improved high performance bipolar transistor |
-
1981
- 1981-09-28 JP JP56151986A patent/JPS5870570A/ja active Granted
-
1982
- 1982-09-23 DE DE8282305024T patent/DE3276978D1/de not_active Expired
- 1982-09-23 EP EP82305024A patent/EP0076106B1/en not_active Expired
- 1982-09-28 US US06/425,648 patent/US4408387A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045052A (ja) * | 1983-08-22 | 1985-03-11 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0076106B1 (en) | 1987-08-12 |
| JPS6153867B2 (ja) | 1986-11-19 |
| DE3276978D1 (en) | 1987-09-17 |
| US4408387A (en) | 1983-10-11 |
| EP0076106A3 (en) | 1985-01-23 |
| EP0076106A2 (en) | 1983-04-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5870570A (ja) | 半導体装置の製造方法 | |
| JPH06163578A (ja) | 接続孔形成法 | |
| US4898839A (en) | Semiconductor integrated circuit and manufacturing method therefor | |
| JPH0322694B2 (ja) | ||
| JPH0254662B2 (ja) | ||
| JPS6220711B2 (ja) | ||
| JP2870131B2 (ja) | 半導体装置の製造方法 | |
| JPS60207375A (ja) | 半導体装置の製造方法 | |
| JPS59105366A (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JP2745946B2 (ja) | 半導体集積回路の製造方法 | |
| JP2594697B2 (ja) | 半導体装置の製造方法 | |
| JPH03211836A (ja) | 半導体装置の製造方法 | |
| JP2624365B2 (ja) | 半導体装置の製造方法 | |
| JP3316411B2 (ja) | 半導体集積回路装置 | |
| JP2720567B2 (ja) | 半導体装置の製造方法 | |
| JPH021922A (ja) | 半導体装置の製造方法 | |
| JPH045860A (ja) | ショットキーダイオード | |
| JPH04303925A (ja) | 半導体装置の製造方法 | |
| JPH06181310A (ja) | 半導体装置の製造方法 | |
| JPH0888231A (ja) | 半導体装置およびその製造方法 | |
| JPS59105367A (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JPS63265448A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPS59134868A (ja) | 半導体装置の製造方法 | |
| JPS61111573A (ja) | 半導体装置 | |
| JPH03155155A (ja) | Ｍｉｓ容量素子を組込んだ半導体集積回路の製造方法 |