JPS6153867B2 - - Google Patents
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- JPS6153867B2 JPS6153867B2 JP56151986A JP15198681A JPS6153867B2 JP S6153867 B2 JPS6153867 B2 JP S6153867B2 JP 56151986 A JP56151986 A JP 56151986A JP 15198681 A JP15198681 A JP 15198681A JP S6153867 B2 JPS6153867 B2 JP S6153867B2
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- 239000004065 semiconductor Substances 0.000 claims description 37
- 230000004888 barrier function Effects 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 15
- 230000015572 biosynthetic process Effects 0.000 claims description 14
- 238000004519 manufacturing process Methods 0.000 claims description 13
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 32
- 229910004298 SiO 2 Inorganic materials 0.000 description 11
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 10
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- 238000001259 photo etching Methods 0.000 description 6
- 229910021339 platinum silicide Inorganic materials 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052697 platinum Inorganic materials 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- QZPSXPBJTPJTSZ-UHFFFAOYSA-N aqua regia Chemical compound Cl.O[N+]([O-])=O QZPSXPBJTPJTSZ-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000717 platinum sputter deposition Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
-
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置、より詳しく述べるならば
バイポーラトランジスタとシヨツトキ・バリア・
ダイオード（SBD）とを有する半導体装置の製造
方法に関するものである。
バイポーラトランジスタとシヨツトキ・バリア・
ダイオード（SBD）とを有する半導体装置の製造
方法に関するものである。
本発明を、SBDT（Schottky Barrier Diode
Iamped Transistor）、SBDTTL（Schoeeky
Barrer Diode Transistor Transistor Logic）等
のシヨツトキ・バリア・ダイオードを有する半導
体装置の製造に適用することは好ましい。
Iamped Transistor）、SBDTTL（Schoeeky
Barrer Diode Transistor Transistor Logic）等
のシヨツトキ・バリア・ダイオードを有する半導
体装置の製造に適用することは好ましい。
従来の技術および発明が解決しようとする問題点
バイポーラトランジスタ集積回路を製造するた
めに、セルフアライン技術であるウオツシユド・
エミツタ（Washed Emitter）方式を利用する
と、エミツタ・ベース・シヨート（エミツタとベ
ースとの短絡）が起り易いために、多結晶シリコ
ンをエミツタ電極窓内に残すようにしてこのシヨ
ートを回避していた。なお、ウオツシユド・エミ
ツタ方式とは、エミツタ拡散窓と電極コンタクト
窓とを兼用し、エミツタ領域形成のための不純物
拡散の際エミツタ領域上に形成された酸化膜を洗
い落すことでエミツタ領域が表出するやり方であ
る。このようにエミツタ・ベース・シヨートを回
避してバイポーラトランジスタを形成しかつ同時
にシヨツトキ・バリア・ダイオードを形成して半
導体装置を製造する工程は次のようなものであ
る。
めに、セルフアライン技術であるウオツシユド・
エミツタ（Washed Emitter）方式を利用する
と、エミツタ・ベース・シヨート（エミツタとベ
ースとの短絡）が起り易いために、多結晶シリコ
ンをエミツタ電極窓内に残すようにしてこのシヨ
ートを回避していた。なお、ウオツシユド・エミ
ツタ方式とは、エミツタ拡散窓と電極コンタクト
窓とを兼用し、エミツタ領域形成のための不純物
拡散の際エミツタ領域上に形成された酸化膜を洗
い落すことでエミツタ領域が表出するやり方であ
る。このようにエミツタ・ベース・シヨートを回
避してバイポーラトランジスタを形成しかつ同時
にシヨツトキ・バリア・ダイオードを形成して半
導体装置を製造する工程は次のようなものであ
る。
例えば、Ｎ型の半導体基体１（第１図）の表面
を選択的に酸化して表面上に厚いフイールド酸化
膜２を形成した後、通常の方法によりＰ型ベース
領域３を形成し、次いでベース領域３上およびシ
ヨツトキ・バリア・ダイオード形成領域上に酸化
膜４および５とを形成する。ホトエツチングによ
つて酸化膜４にエミツタおよびベースコンタクト
用開孔６および７を形成する（第１図）。
を選択的に酸化して表面上に厚いフイールド酸化
膜２を形成した後、通常の方法によりＰ型ベース
領域３を形成し、次いでベース領域３上およびシ
ヨツトキ・バリア・ダイオード形成領域上に酸化
膜４および５とを形成する。ホトエツチングによ
つて酸化膜４にエミツタおよびベースコンタクト
用開孔６および７を形成する（第１図）。
多結晶シリコン膜８をCVD（Chemical
Vopour Deposition）法によつて全表面上に形成
し、続いてPSG（リン・シリケート・ガラス）層
９をその上に形成する（第２図）。
Vopour Deposition）法によつて全表面上に形成
し、続いてPSG（リン・シリケート・ガラス）層
９をその上に形成する（第２図）。
PSG層９をホトエツチングによつてエミツタコ
ンタクト用開孔６の上方部分を残して他の部分を
除去する（第３図）。そして加熱処理してPSG層
９内のリン（Ｐ）を多結晶シリコン膜８を通して
ベース領域３内へ拡散し、Ｎ型エミツタ領域１０
を形成する。
ンタクト用開孔６の上方部分を残して他の部分を
除去する（第３図）。そして加熱処理してPSG層
９内のリン（Ｐ）を多結晶シリコン膜８を通して
ベース領域３内へ拡散し、Ｎ型エミツタ領域１０
を形成する。
次にPSG層９を除去し、多結晶シリコン膜８の
シヨツトキ・バリア・ダイオード形成領域の上方
部分をホトエツチングによつて除去する（第４
図）。さらに、シヨツトキ・バリア・ダイオード
形成領域上の酸化膜５の一部をホトエツチングに
よつて除去して半導体基体１の表面を表出する。
これらのエツチング処理によつてシヨツトキ・バ
リア・ダイオードの電極窓１１が形成される（第
４図）。そして、アルミニウム等の良電導体金属
の配線電極１２（第５図）を形成してシヨツト
キ・バリア・ダイオード１３が得られ、エミツタ
領域１０およびベース領域３が他の回路素子（ト
ランジスタ、抵抗など）と接続される。
シヨツトキ・バリア・ダイオード形成領域の上方
部分をホトエツチングによつて除去する（第４
図）。さらに、シヨツトキ・バリア・ダイオード
形成領域上の酸化膜５の一部をホトエツチングに
よつて除去して半導体基体１の表面を表出する。
これらのエツチング処理によつてシヨツトキ・バ
リア・ダイオードの電極窓１１が形成される（第
４図）。そして、アルミニウム等の良電導体金属
の配線電極１２（第５図）を形成してシヨツト
キ・バリア・ダイオード１３が得られ、エミツタ
領域１０およびベース領域３が他の回路素子（ト
ランジスタ、抵抗など）と接続される。
なお、本明細書中で半導体基体というのは半導
体（シリコン単結晶）基板とその上のエピタキシ
ヤル層とからなり、通常は埋込層が形成されてい
るものである。
体（シリコン単結晶）基板とその上のエピタキシ
ヤル層とからなり、通常は埋込層が形成されてい
るものである。
上記の如き従来例においては、第１図の如き基
板上のSiO2へのエミツタコンタクト用開口６、
ベースコンタクト用開口７及びSBD用開口５とを
同時に形成後、第２，３図のように多結晶シリコ
ン層８をその上から被着させているが、その１つ
の理由は、本来の目的であるところのエミツタコ
ンタクト用開口６をそのままエミツタ領域１０の
拡散用窓若しくはイオン注入用窓として使用し、
セルフアライン化を達成しようとした場合、拡散
工程（若しくはイオン注入工程）とコンタクト層
形成工程との間に必ず行なわなければならない基
板のエミツタ領域表面上のPSGや酸化膜等のエツ
チング除去工程で、最初に形成したSiO2４の開
口６がサイドエツチされ広がつてしまい、その結
果開口６がエミツタ領域１０より大きくなつてそ
の後に形成したコンタクト層がエミツタと共にベ
ース領域にも接続されＥ−Ｂシヨートが生じてし
まう問題があるので、それを解決する意味で多結
晶シリコン８でエミツタコンタクト用開口６の側
面と露出している基板表面を被覆している点にあ
る。
板上のSiO2へのエミツタコンタクト用開口６、
ベースコンタクト用開口７及びSBD用開口５とを
同時に形成後、第２，３図のように多結晶シリコ
ン層８をその上から被着させているが、その１つ
の理由は、本来の目的であるところのエミツタコ
ンタクト用開口６をそのままエミツタ領域１０の
拡散用窓若しくはイオン注入用窓として使用し、
セルフアライン化を達成しようとした場合、拡散
工程（若しくはイオン注入工程）とコンタクト層
形成工程との間に必ず行なわなければならない基
板のエミツタ領域表面上のPSGや酸化膜等のエツ
チング除去工程で、最初に形成したSiO2４の開
口６がサイドエツチされ広がつてしまい、その結
果開口６がエミツタ領域１０より大きくなつてそ
の後に形成したコンタクト層がエミツタと共にベ
ース領域にも接続されＥ−Ｂシヨートが生じてし
まう問題があるので、それを解決する意味で多結
晶シリコン８でエミツタコンタクト用開口６の側
面と露出している基板表面を被覆している点にあ
る。
ところがこのような理由でSiO2４，２，５の
上に多結晶シリコン８を設けると、今度はSBD形
成時に、多結晶シリコン８とSiO2膜５とを最初
に形成したSiO2膜５の薄い部分を生かしながら
除去しなければならない。つまり第３図の後、レ
ジスト等を利用してSBD領域上の多結晶シリコン
膜８を除去し、さらに別のレジストを利用して、
上記多結晶シリコンに形成の開口より小さく且つ
第１図で形成したSiO2膜の薄い部分５より大き
い開口をレジストに形成しそれをマスクにして
SBDコンタクト窓１１を形成するのである。しか
しこのような工程は非常に煩雑である。
上に多結晶シリコン８を設けると、今度はSBD形
成時に、多結晶シリコン８とSiO2膜５とを最初
に形成したSiO2膜５の薄い部分を生かしながら
除去しなければならない。つまり第３図の後、レ
ジスト等を利用してSBD領域上の多結晶シリコン
膜８を除去し、さらに別のレジストを利用して、
上記多結晶シリコンに形成の開口より小さく且つ
第１図で形成したSiO2膜の薄い部分５より大き
い開口をレジストに形成しそれをマスクにして
SBDコンタクト窓１１を形成するのである。しか
しこのような工程は非常に煩雑である。
更には上記多結晶シリコンに形成の開口をマス
クにしてSiO2膜５をエツチング除去するとその
SiO2５がオーバーハングの形状となり、配線金
属の断線が生じるという欠点が生じるのである。
クにしてSiO2膜５をエツチング除去するとその
SiO2５がオーバーハングの形状となり、配線金
属の断線が生じるという欠点が生じるのである。
なお、第１図の工程でSBD領域上のSiO2膜５
を全て除去しない理由は、Si基板１上に多結晶シ
リコン膜８を直接被着すると以下に述べる理由で
多結晶シリコン膜８のみをエツチング除去しなけ
ればならずそのようなエツチングはエツチング比
の関係から非常に困難だからである。
を全て除去しない理由は、Si基板１上に多結晶シ
リコン膜８を直接被着すると以下に述べる理由で
多結晶シリコン膜８のみをエツチング除去しなけ
ればならずそのようなエツチングはエツチング比
の関係から非常に困難だからである。
また、配線電極を半導体基体のコンタクト表面
上の白金シリサイド膜およびアルミニウム等の配
線で構成する場合には、シヨツトキ・バリア・ダ
イオードの特性がより安定し、エミツタおよびベ
ース領域との接続が確実となる。しかしながら、
多結晶シリコンが半導体装置表面に残つている
と、スパツクリングで形成する白金が半導体基体
とだけで白金属シリサイドとなるのでなく、多結
晶シリコンも白金とで白金シリサイドとなり、こ
れは導電性を有するとはいえ、エツチングされに
くいために配線でない部分の白金シリサイドを除
去することが難しい。
上の白金シリサイド膜およびアルミニウム等の配
線で構成する場合には、シヨツトキ・バリア・ダ
イオードの特性がより安定し、エミツタおよびベ
ース領域との接続が確実となる。しかしながら、
多結晶シリコンが半導体装置表面に残つている
と、スパツクリングで形成する白金が半導体基体
とだけで白金属シリサイドとなるのでなく、多結
晶シリコンも白金とで白金シリサイドとなり、こ
れは導電性を有するとはいえ、エツチングされに
くいために配線でない部分の白金シリサイドを除
去することが難しい。
そこで、白金のスパツタ前に多結晶シリコンを
除去するならば、ホトエツチング工程が必要とな
り、工程数が増えてしまう。
除去するならば、ホトエツチング工程が必要とな
り、工程数が増えてしまう。
本発明の目的は上述の欠点、不都合の生じない
半導体装置の製造方法を提案することである。
半導体装置の製造方法を提案することである。
本発明の別の目的は、製造過程で形成した多結
晶シリコンを残すことなくバイポーラトランジス
タを形成しかつ容易にシヨツトキ・バリア・ダイ
オードを形成することのできる製造方法を提案す
ることである。
晶シリコンを残すことなくバイポーラトランジス
タを形成しかつ容易にシヨツトキ・バリア・ダイ
オードを形成することのできる製造方法を提案す
ることである。
問題点を解決するための手段
これら目的が、半導体基体に形成されたベース
領域上および該半導体基体のシヨツトキ・バリ
ア・ダイオード形成領域上に耐酸化膜を介して多
結晶半導体層を形成し、該多結晶半導体層にエミ
ツタ形成領域、ベース電極窓およびシヨツトキ・
バリア・ダイオード電極窓に対応する開口を形成
し、該多結晶半導体層およびレジスト層をマスク
として前記ベース領域内に不純物を導入してエミ
ツタ領域を形成し、前記多結晶半導体層を酸化膜
に変換し、該酸化膜をマスクとして前記耐酸化膜
を選択的に除去して開口を形成し、しかる後所定
の電極配線を形成する工程を有することを特徴と
する半導体装置の製造方法によつて達成される。
領域上および該半導体基体のシヨツトキ・バリ
ア・ダイオード形成領域上に耐酸化膜を介して多
結晶半導体層を形成し、該多結晶半導体層にエミ
ツタ形成領域、ベース電極窓およびシヨツトキ・
バリア・ダイオード電極窓に対応する開口を形成
し、該多結晶半導体層およびレジスト層をマスク
として前記ベース領域内に不純物を導入してエミ
ツタ領域を形成し、前記多結晶半導体層を酸化膜
に変換し、該酸化膜をマスクとして前記耐酸化膜
を選択的に除去して開口を形成し、しかる後所定
の電極配線を形成する工程を有することを特徴と
する半導体装置の製造方法によつて達成される。
耐酸化膜は、例えば、アンモニアとアルゴンと
の混合ガス中での加熱処理による直接熱窒化膜又
はCVD法による窒化膜である。
の混合ガス中での加熱処理による直接熱窒化膜又
はCVD法による窒化膜である。
配線電極を形成するには、電極窓内にアルミニ
ウム等の良電導性金属を充填するように形成して
もよいし、好ましくは、白金シリサイド膜を良電
導性金属と半導体基体のコンタクト領域との間に
形成するのがよい。
ウム等の良電導性金属を充填するように形成して
もよいし、好ましくは、白金シリサイド膜を良電
導性金属と半導体基体のコンタクト領域との間に
形成するのがよい。
作 用
すなわち、本発明は、従来エミツタコンタクト
用開口とエミツタ形成用開口とを併用させ且つＥ
−Ｂシヨートを防ぐために多結晶シリコン膜を
SiO2膜の上から形成していたのに代えて、まず
基板上にSi3N4膜等を形成しその上の多結晶シリ
コン膜にエミツタ形成用開口を形成しその後多結
晶シリコン膜を酸化膨脹させその開口を狭くし
て、その狭い開口をコンタクト用開口することで
Ｅ−Ｂシヨートを防いでいるのである。こうすれ
ばSBD領域部分では、最初にエミツタ形成用開口
等と同時に形成の多結晶シリコン膜の開口をマス
クにして基板表面上のSi3N4膜を除去すればよ
く、そのプロセスは非常に簡単になるのである。
用開口とエミツタ形成用開口とを併用させ且つＥ
−Ｂシヨートを防ぐために多結晶シリコン膜を
SiO2膜の上から形成していたのに代えて、まず
基板上にSi3N4膜等を形成しその上の多結晶シリ
コン膜にエミツタ形成用開口を形成しその後多結
晶シリコン膜を酸化膨脹させその開口を狭くし
て、その狭い開口をコンタクト用開口することで
Ｅ−Ｂシヨートを防いでいるのである。こうすれ
ばSBD領域部分では、最初にエミツタ形成用開口
等と同時に形成の多結晶シリコン膜の開口をマス
クにして基板表面上のSi3N4膜を除去すればよ
く、そのプロセスは非常に簡単になるのである。
実施例
以下、添付図面に関連した本発明の実施態様に
よつて本発明を詳しく説明する。
よつて本発明を詳しく説明する。
Ｐ型シリコン単結晶基板上にＮ型シリコンエピ
タシヤル層を形成して半導体基体２１とし、厚い
フイールド酸化膜２２及びＰ型ベース領域２３を
通常の方法で形成する（第６図）。シヨツトキ・
バリア・ダイオード形成領域２４は半導体基体２
１そのものの露出表面部分である。直接熱窒化処
理を施こすことによつて、窒化シリコン膜２５
（例えば厚さ50Å）を全面に形成する。この窒化
シリコン膜２５をCVD法によつて形成すること
ができる。そして、窒化シリコン膜２５の上に多
結晶シリコン膜２６をCVD法によつて、例え
ば、1500Å厚さに形成する。（第６図）。
タシヤル層を形成して半導体基体２１とし、厚い
フイールド酸化膜２２及びＰ型ベース領域２３を
通常の方法で形成する（第６図）。シヨツトキ・
バリア・ダイオード形成領域２４は半導体基体２
１そのものの露出表面部分である。直接熱窒化処
理を施こすことによつて、窒化シリコン膜２５
（例えば厚さ50Å）を全面に形成する。この窒化
シリコン膜２５をCVD法によつて形成すること
ができる。そして、窒化シリコン膜２５の上に多
結晶シリコン膜２６をCVD法によつて、例え
ば、1500Å厚さに形成する。（第６図）。
多結晶シリコン膜２６をホトエツチング法によ
つて選択エツチしてエミツタコンタクト用開孔２
７、ベースコンタクト用開孔２８およびシヨツト
キ・バリア・ダイオード用開孔２９を形成する
（第７図）。これら開孔を埋めかつ全表面を覆うホ
トレジスト層３０を形成する。
つて選択エツチしてエミツタコンタクト用開孔２
７、ベースコンタクト用開孔２８およびシヨツト
キ・バリア・ダイオード用開孔２９を形成する
（第７図）。これら開孔を埋めかつ全表面を覆うホ
トレジスト層３０を形成する。
ホトレジスト層３０のエミツタ形成領域相当部
分を現像によつて除去し、開孔３１を形成する。
この開孔を通して砒素（As）、燐（Ｐ）等のドナ
ー不純物をイオン打込法によつて（例えば、加速
電圧60keVで５×1015cm-2のドーズ量で）ベース
領域２３内へ注入してN+型エミツタ領域３２を
形成する（第８図）。ホトレジスト層３０および
多結晶シリコン膜２６がマスクとして働くので形
成するエミツタ領域３２以外には不純物は注入さ
れない。
分を現像によつて除去し、開孔３１を形成する。
この開孔を通して砒素（As）、燐（Ｐ）等のドナ
ー不純物をイオン打込法によつて（例えば、加速
電圧60keVで５×1015cm-2のドーズ量で）ベース
領域２３内へ注入してN+型エミツタ領域３２を
形成する（第８図）。ホトレジスト層３０および
多結晶シリコン膜２６がマスクとして働くので形
成するエミツタ領域３２以外には不純物は注入さ
れない。
前記レジスト層３０を除去した後に、熱酸化処
理によつて多結晶シリコン膜２６を全て酸化して
酸化シリコン膜（SiO2膜）３３に変換する（第
９図）。このとき多結晶シリコンが酸化物に変化
すると体積が約２倍となるので、開孔２７の周囲
の多結晶シリコン膜２６は横方向に広がることに
なり開孔２７は小さくなる。また、この熱酸化の
加熱によつてエミツタ領域３２がアニールされ、
不純物が活性化され且つ拡散してエミツタ領域３
２が少し拡大する。次いで酸化シリコン膜３３を
マスクとして窒化シリコン膜２５をエツチング除
去して、エミツタ電極窓３４、ベース電極窓３５
およびシヨツトキ・バリア・ダイオードの電極窓
３６を形成する（第９図）。
理によつて多結晶シリコン膜２６を全て酸化して
酸化シリコン膜（SiO2膜）３３に変換する（第
９図）。このとき多結晶シリコンが酸化物に変化
すると体積が約２倍となるので、開孔２７の周囲
の多結晶シリコン膜２６は横方向に広がることに
なり開孔２７は小さくなる。また、この熱酸化の
加熱によつてエミツタ領域３２がアニールされ、
不純物が活性化され且つ拡散してエミツタ領域３
２が少し拡大する。次いで酸化シリコン膜３３を
マスクとして窒化シリコン膜２５をエツチング除
去して、エミツタ電極窓３４、ベース電極窓３５
およびシヨツトキ・バリア・ダイオードの電極窓
３６を形成する（第９図）。
そして、所定の配線電極３７（第１０図）を形
成して、シヨツトキ・バリア・ダイオードおよび
バイポーラトランジスタを完成させる。この配線
電極３７はアルミニウムの蒸着およびパターニン
グによつて形成できる。また、アルミニウムの蒸
着の前に、白金（Pt）（例えば、厚さ1000Å）を
蒸着し熱処理によつて電極窓３４，３５，３６内
の露出シリコンと反応させて白金シリサイド
（PtSi）膜を形成することが望ましい。酸化膜３
３上の白金膜は白金シリサイドとはならずそのま
まであり、王水によつてエツチング除去すること
ができる。
成して、シヨツトキ・バリア・ダイオードおよび
バイポーラトランジスタを完成させる。この配線
電極３７はアルミニウムの蒸着およびパターニン
グによつて形成できる。また、アルミニウムの蒸
着の前に、白金（Pt）（例えば、厚さ1000Å）を
蒸着し熱処理によつて電極窓３４，３５，３６内
の露出シリコンと反応させて白金シリサイド
（PtSi）膜を形成することが望ましい。酸化膜３
３上の白金膜は白金シリサイドとはならずそのま
まであり、王水によつてエツチング除去すること
ができる。
発明の効果
本発明の半導体装置の製造方法によると、多結
晶シリコンの酸化によつてエミツタ電極窓がエミ
ツタ領域のためのイオン打込み用窓よりも小さく
なるので、エミツタ・ベース・シヨートをより確
実に防止することができる。SBDの形成もバイポ
ーラトランジスタの製造工程が利用できて容易と
なる。また、所定の白金シリサイドを形成するこ
とが容易にできる。
晶シリコンの酸化によつてエミツタ電極窓がエミ
ツタ領域のためのイオン打込み用窓よりも小さく
なるので、エミツタ・ベース・シヨートをより確
実に防止することができる。SBDの形成もバイポ
ーラトランジスタの製造工程が利用できて容易と
なる。また、所定の白金シリサイドを形成するこ
とが容易にできる。
第１図ないし第５図は、従来方法によるバイポ
ーラトランジスタおよびシヨツトキ・バリア・ダ
イオードを有する半導体装置の製造工程を説明す
る半導体装置の部分断面図であり、第６図ないし
第１０図は、本発明に係る半導体装置の製造方法
を説明するためのバイポーラトランジスタおよび
シヨツトキ・バリア・ダイオードを有する半導体
装置の部分断面図である。 １……半導体基体、２……フイールド酸化膜、
３……ベース領域、８……多結晶シリコン、９…
…ホトレジスト層、１０……エミツタ領域、１１
……シヨツトキ・バリア・ダイオードの電極窓、
１２……配線電極、２１……半導体基体、２２…
…フイールド酸化膜、２３……ベース領域、２５
……窒化シリコン膜、２６……多結晶シリコン
膜、３０……ホトレジスト層、３２……酸化シリ
コン膜、３３……エミツタ領域、３４，３５，３
６……電極窓、３７……配線電極。
ーラトランジスタおよびシヨツトキ・バリア・ダ
イオードを有する半導体装置の製造工程を説明す
る半導体装置の部分断面図であり、第６図ないし
第１０図は、本発明に係る半導体装置の製造方法
を説明するためのバイポーラトランジスタおよび
シヨツトキ・バリア・ダイオードを有する半導体
装置の部分断面図である。 １……半導体基体、２……フイールド酸化膜、
３……ベース領域、８……多結晶シリコン、９…
…ホトレジスト層、１０……エミツタ領域、１１
……シヨツトキ・バリア・ダイオードの電極窓、
１２……配線電極、２１……半導体基体、２２…
…フイールド酸化膜、２３……ベース領域、２５
……窒化シリコン膜、２６……多結晶シリコン
膜、３０……ホトレジスト層、３２……酸化シリ
コン膜、３３……エミツタ領域、３４，３５，３
６……電極窓、３７……配線電極。
Claims (1)
- １ 半導体基体に形成されたベース領域上および
前記半導体基体のシヨツトキ・バリア・ダイオー
ド形成領域上に耐酸化膜を介して多結晶半導体層
を形成し、該多結晶半導体層にエミツタ形成領
域、ベース電極窓およびシヨツトキ・バリア・ダ
イオード電極窓に対応する開口を形成し、該多結
晶半導体層およびレジスト層をマスクとして前記
ベース領域内に不純物を導入してエミツタ領域を
形成し、前記多結晶半導体層を酸化膜に変換し、
該酸化膜をマスクとして前記耐酸化膜を選択的に
除去して開口を形成し、しかる後所定の電極配線
を形成する工程を有することを特徴とする半導体
装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56151986A JPS5870570A (ja) | 1981-09-28 | 1981-09-28 | 半導体装置の製造方法 |
| EP82305024A EP0076106B1 (en) | 1981-09-28 | 1982-09-23 | Method for producing a bipolar transistor |
| DE8282305024T DE3276978D1 (en) | 1981-09-28 | 1982-09-23 | Method for producing a bipolar transistor |
| US06/425,648 US4408387A (en) | 1981-09-28 | 1982-09-28 | Method for producing a bipolar transistor utilizing an oxidized semiconductor masking layer in conjunction with an anti-oxidation mask |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56151986A JPS5870570A (ja) | 1981-09-28 | 1981-09-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5870570A JPS5870570A (ja) | 1983-04-27 |
| JPS6153867B2 true JPS6153867B2 (ja) | 1986-11-19 |
Family
ID=15530556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56151986A Granted JPS5870570A (ja) | 1981-09-28 | 1981-09-28 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4408387A (ja) |
| EP (1) | EP0076106B1 (ja) |
| JP (1) | JPS5870570A (ja) |
| DE (1) | DE3276978D1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5975659A (ja) * | 1982-10-22 | 1984-04-28 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4498227A (en) * | 1983-07-05 | 1985-02-12 | Fairchild Camera & Instrument Corporation | Wafer fabrication by implanting through protective layer |
| JPS6045052A (ja) * | 1983-08-22 | 1985-03-11 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US4566176A (en) * | 1984-05-23 | 1986-01-28 | U.S. Philips Corporation | Method of manufacturing transistors |
| JPS6146063A (ja) * | 1984-08-10 | 1986-03-06 | Hitachi Ltd | 半導体装置の製造方法 |
| US4721682A (en) * | 1985-09-25 | 1988-01-26 | Monolithic Memories, Inc. | Isolation and substrate connection for a bipolar integrated circuit |
| NL8600769A (nl) * | 1986-03-26 | 1987-10-16 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
| JPS63107167A (ja) * | 1986-10-24 | 1988-05-12 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
| US4855798A (en) * | 1986-12-19 | 1989-08-08 | Texas Instruments Incorporated | Semiconductor and process of fabrication thereof |
| US5270252A (en) * | 1988-10-25 | 1993-12-14 | United States Of America As Represented By The Secretary Of The Navy | Method of forming platinum and platinum silicide schottky contacts on beta-silicon carbide |
| JP2871530B2 (ja) * | 1995-05-10 | 1999-03-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5702959A (en) * | 1995-05-31 | 1997-12-30 | Texas Instruments Incorporated | Method for making an isolated vertical transistor |
| US5872052A (en) | 1996-02-12 | 1999-02-16 | Micron Technology, Inc. | Planarization using plasma oxidized amorphous silicon |
| KR100275962B1 (ko) | 1998-12-30 | 2001-02-01 | 김영환 | 반도체장치 및 그의 제조방법_ |
| US20060054183A1 (en) * | 2004-08-27 | 2006-03-16 | Thomas Nowak | Method to reduce plasma damage during cleaning of semiconductor wafer processing chamber |
| US20060090773A1 (en) * | 2004-11-04 | 2006-05-04 | Applied Materials, Inc. | Sulfur hexafluoride remote plasma source clean |
| US8338906B2 (en) * | 2008-01-30 | 2012-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Schottky device |
| USD848384S1 (en) * | 2017-08-17 | 2019-05-14 | Epistar Corporation | Transistor |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3507716A (en) * | 1966-09-02 | 1970-04-21 | Hitachi Ltd | Method of manufacturing semiconductor device |
| US3710204A (en) * | 1967-05-20 | 1973-01-09 | Telefunken Patent | A semiconductor device having a screen electrode of intrinsic semiconductor material |
| US3909925A (en) * | 1974-05-06 | 1975-10-07 | Telex Computer Products | N-Channel charge coupled device fabrication process |
| DE2605641C3 (de) * | 1976-02-12 | 1979-12-20 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Hochfrequenztransistor und Verfahren zu seiner Herstellung |
| US4060427A (en) * | 1976-04-05 | 1977-11-29 | Ibm Corporation | Method of forming an integrated circuit region through the combination of ion implantation and diffusion steps |
| JPS53132275A (en) * | 1977-04-25 | 1978-11-17 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and its production |
| US4266985A (en) * | 1979-05-18 | 1981-05-12 | Fujitsu Limited | Process for producing a semiconductor device including an ion implantation step in combination with direct thermal nitridation of the silicon substrate |
| US4376664A (en) * | 1979-05-31 | 1983-03-15 | Fujitsu Limited | Method of producing a semiconductor device |
| US4242791A (en) * | 1979-09-21 | 1981-01-06 | International Business Machines Corporation | High performance bipolar transistors fabricated by post emitter base implantation process |
| US4318751A (en) * | 1980-03-13 | 1982-03-09 | International Business Machines Corporation | Self-aligned process for providing an improved high performance bipolar transistor |
-
1981
- 1981-09-28 JP JP56151986A patent/JPS5870570A/ja active Granted
-
1982
- 1982-09-23 EP EP82305024A patent/EP0076106B1/en not_active Expired
- 1982-09-23 DE DE8282305024T patent/DE3276978D1/de not_active Expired
- 1982-09-28 US US06/425,648 patent/US4408387A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0076106A2 (en) | 1983-04-06 |
| DE3276978D1 (en) | 1987-09-17 |
| EP0076106A3 (en) | 1985-01-23 |
| EP0076106B1 (en) | 1987-08-12 |
| US4408387A (en) | 1983-10-11 |
| JPS5870570A (ja) | 1983-04-27 |
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