JP3061891B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP3061891B2
JP3061891B2 JP3150451A JP15045191A JP3061891B2 JP 3061891 B2 JP3061891 B2 JP 3061891B2 JP 3150451 A JP3150451 A JP 3150451A JP 15045191 A JP15045191 A JP 15045191A JP 3061891 B2 JP3061891 B2 JP 3061891B2
Authority
JP
Japan
Prior art keywords
forming
opening
film
insulating film
polycrystalline silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP3150451A
Other languages
English (en)
Other versions
JPH056866A (ja
Inventor
勝 坂本
桂 藤田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP3150451A priority Critical patent/JP3061891B2/ja
Priority to DE69227150T priority patent/DE69227150T2/de
Priority to EP92110319A priority patent/EP0519473B1/en
Publication of JPH056866A publication Critical patent/JPH056866A/ja
Priority to US08/313,947 priority patent/US5663097A/en
Application granted granted Critical
Publication of JP3061891B2 publication Critical patent/JP3061891B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783—Raised source or drain electrodes self aligned with the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置特に高集積
度の半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路の高集積化に伴
い、素子の微細化は留まるところを知らない。
【０００３】現在、バイポーラトランジスタのエミッタ
サイズを例にとれば、コンベンショナルな方法で１．０
〜１．５μｍ，セルフアライメントを用いて０．５〜
１．０μｍ程度まで微細化は進んでいる。そのためエミ
ッタ中に形成されるコンタクトサイズも０．５〜０．８
μｍ程度になり、露光機の解像限界で使用されるに至っ
ている。またそのコンタクトホールに接続される金属電
極も被覆性，コンタクト性等の面で限界になってきてい
る。
【０００４】例えば、図５（ａ）にウォッシュドエミッ
タタイプのエミッタ部の構造を、図５（ｂ）にその部分
拡大図を示す。５０１は半導体基板、５０２はコレクタ
抵抗低減のため形成されたＮ形の埋め込み領域およびコ
レクタ電極引き出し用に形成されたＮ形領域、５０３は
Ｎ- 領域、５０４は酸化膜による素子分離領域、５０５
はＰ形のベース領域、５０６は絶縁膜、５０７はＮ形の
エミッタ領域、５０８および５０９は金属電極である。
この構造は従来の構造に比較し、製造工程においてマス
ク枚数が１枚増加するが、エミッタサイズとエミッタコ
ンタクトサイズが同値となり、微細化に対して優位であ
る。
【０００５】ただし、この方式の問題点としては、
（１）高集積化(微細化)に伴い、エミッタの拡散が十分
に行われないため、エミッタの横方向拡散が十分でなく
エミッタ電極５０８とベース拡散層５０５が短絡してし
まい、トランジスタの歩留まりを低下させることにな
る。（２）微細化に伴い、金属電極引き出し窓のアスペ
クト比が１を越えるようになり、金属の被覆性等信頼性
上の問題があった。特に、図５（ｂ）に示すように金属
電極５０８（５０９）の表面が平坦とならず、凹部５０
８Ａを生じ、以後の金属配線の形成に不都合を生じた。
【０００６】
【発明が解決しようとする課題】本発明は上述した技術
課題を解決すべくなされたものであり、露光機の解像限
界以下に微細化され、かつ信頼性の高い半導体装置が可
能な製造方法を提供するものである。
【０００７】本発明の他の目的は前述の製造方法を用い
て解像限界以下の微細化を行い高速駆動の可能な半導体
装置を提供するものである。
【０００８】本発明の更に他の目的は上述の半導体装置
を低コストで歩留まり良く、信頼性高く製造する方法を
提供するものである。
【０００９】
【課題を解決するための手段】上述した目的を達成する
ために、本発明の半導体装置の製造方法は、半導体基体
の表面上に第１の絶縁膜を形成する工程と、前記第１の
絶縁膜の所定の部分をエッチングして前記第１の絶縁膜
に開口を形成する工程と、前記開口の内部および前記第
１の絶縁膜の表面上に不純物がドープされた第２の絶縁
膜を形成する工程と、前記第２の絶縁膜中から前記開口
を介して前記半導体基体の表面に前記不純物を導入すべ
く熱処理を施す熱処理工程と、前記熱処理工程の後、前
記開口の内部側面にサイドウォールとなる前記第２の絶
縁膜の一部を残すように前記第２の絶縁膜をエッチング
する工程と、前記サイドウォールが形成されている前記
開口内に電極を形成する工程と、を含むことを特徴とす
る。
【００１０】また、本発明の半導体装置の製造方法は、
半導体基体の表面上に多結晶シリコン膜を形成する工程
と、前記多結晶シリコン膜の所定の部分をエッチングし
て前記多結晶シリコン膜に開口を形成する工程と、前記
開口を介して前記半導体基体の表面に不純物を導入すべ
くイオン注入を行なうイオン注入工程と、前記イオン注
入工程の後、前記多結晶シリコン膜の側面を熱酸化して
前記開口の内部に酸化膜を形成するための熱処理を行な
う熱処理工程と、前記開口の内部側面にサイドウォール
となる前記酸化膜の一部を残すように、前記開口内に形
成された酸化膜をエッチングする工程と、前記サイドウ
ォールが形成されている前記開口内に電極を形成する工
程と、を含むことを特徴とする。
【００１１】さらに、本発明の半導体装置の製造方法
は、バイポーラトランジスタを有する半導体装置の製造
方法において、ベース領域となる第１の半導体領域を半
導体基体に形成する工程と、前記半導体基体の前記第１
の半導体領域の表面に、該表面の一部を露出する絶縁膜
を形成する工程と、前記第１の半導体領域の表面および
前記絶縁膜の上にベース電極となる多結晶シリコン膜を
形成する工程と、前記多結晶シリコン膜の上に窒化膜を
形成する工程と、前記多結晶シリコン膜および前記窒化
膜の所定の部分をエッチングして前記多結晶シリコン膜
に開口を形成する工程と、エミッタ領域となる第２の半
導体領域を形成すべく、前記開口を介して前記第１の半
導体領域の表面に不純物を導入するためのイオン注入を
行なうイオン注入工程と、前記イオン注入工程の後、前
記開口の内部の前記多結晶シリコン膜の側面を熱酸化し
て酸化膜を形成するための熱処理を行なう熱処理工程
と、前記開口の内部側面にサイドウォールとなる前記酸
化膜の一部を残すように、前記開口内に形成された前記
酸化膜をエッチングする工程と、前記サイドウォールが
形成されている前記開口内にエミッタ電極を形成する工
程と、を含むことを特徴とする。
【００１２】ここで、電極を形成する工程は、アルキル
アルミニウムハイドライドのガスと水素ガスとを用いた
ＣＶＤ法によりアルミニウムまたはアルミニウムを主成
分とする合金を前記サイドウォールが形成されている前
記開口内に堆積する堆積工程を含むことができる。
【００１３】
【作用】本発明によれば、サイドウォール形成用の第２
の絶縁膜を拡散源に利用し、不純物を導入するので、自
己整合的なかつ簡略された製造工程により、微細かつ良
好な形状の、拡散層、開口および電極を作ることができ
る。
【００１４】
【実施例】以下に図面を参照して本発明の実施例を説明
する。
【００１５】（参考例１） 図１（ａ）はＮＰＮバイポーラトランジスタの一例の断
面図であり、図１（ｂ）はそのエミッタ電極部の拡大図
である。
【００１６】１０１はＰ形基板、１０２はコレクタ抵抗
低減のため形成されたＮ形の埋め込み領域およびコレク
タ電極引き出し用に形成されたＮ形領域である。１０３
はＮ- 領域（エピタキシャル層）、１０４は酸化膜によ
る素子分離領域、１０５はＰ形のベース領域、１０６は
絶縁膜、１０７はＮ形のエミッタ領域、１０８は本発明
により形成されたエミッタコンタクトのための絶縁膜の
サイドウォール領域、１０９は被覆性の高い有機金属Ｃ
ＶＤ法により形成された金属電極である。
【００１７】図２は図１に示したバイポーラトランジス
タの製造方法を説明するためのプロセスフローである。
【００１８】Ｐ形半導体基板１０１の所望の場所にＮ形
領域１０２を形成した後、Ｎ形のエピタキシャル領域１
０３を形成する。続いて、所望の場所のシリコンをエッ
チングし、選択的にこの部分のみを酸化することにより
素子分離領域１０４が形成される。
【００１９】この後、所望の場所にＰ形の不純物を導入
してＰ形ベース領域１０５を形成し、さらに絶縁膜１０
６を形成し、熱処理を施すことによって図２（ａ）に示
した構造を得る。
【００２０】続いて、レジストパターニングを施し、平
行平板型のエッチング装置を用い、絶縁膜１０６の所定
部分をエッチングして開口する。このエッチングにより
得られた断面は異方性エッチングのため垂直な形状とな
っている。続いて、レジストを剥離した後、厚さ約５０
Åの熱酸化膜を形成し、これにエミッタイオン種である
Ａｓをイオン注入（１１０）する（図２（ｂ））。かく
して形成されたエミッタ１０７および絶縁膜１０６上に
ＣＶＤ法によって絶縁膜１０８を形成し、９５０℃程度
で熱処理を施す（図２（ｃ））。続いて前述と同様の条
件で全面エッチングを施すことにより、図２（ｄ）に示
すように、開口された絶縁膜１０６の側面にサイドウォ
ールが形成される。ここで、例えば開孔を形成する絶縁
膜１０６としては所定のエッチング条件にてエッチング
レートの比較的高い膜が用いられる。またサイドウォー
ルを形成するための絶縁膜１０８としては同じエッチン
グ条件にてエッチングレートの比較的低い膜が用いられ
る。
【００２１】具体的には絶縁膜１０６としてはＰＳＧ膜
やＢＰＳＧ膜が望ましく、絶縁膜１０８としては各種Ｃ
ＶＤ法により形成される窒化シリコン膜あるいは熱酸化
により形成される酸化シリコン膜が望ましい。またエッ
チングの選択比がある程度とれるのであれば、絶縁膜１
０６として減圧ＣＶＤ法による窒化シリコン、絶縁膜１
０８としてプラズマＣＶＤ法による窒化シリコンという
組み合わせも可能である。
【００２２】例えば、圧力１．８Ｔｏｒｒ，放電電力５
００Ｗ，併用ガスとしてＣＨＦ3 を４０ＳＣＣＭ，ＣＦ
4 を４０ＳＣＣＭ，Ａｒを５００ＳＣＣＭ用いたエッチ
ング条件の下では ＰＳＧは約９７００Å／分 ＢＰＳＧは約７４００Å／分 プラズマＣＶＤ法による窒化シリコンは約４５００Å／
分 減圧ＣＶＤ法による窒化シリコンは約２７００Å／分 熱酸化法による酸化シリコンは約４６００Å／分 というエッチングレートをもつので、用いる膜の組み合
わせはこれから適宜選択すればよい。
【００２３】ここで、ＣＶＤ法による堆積膜厚とサイド
ウォール量を図６に示す。サイドウォール量は堆積膜厚
と直線的な関係にあるので、任意の厚さのサイドウォー
ルを形成することができる。この後、図２（ｄ）に示す
ようにエミッタ部以外のコンタクトホールを形成し、金
属膜１０９を形成する。詳しくは、後述するＡｌの選択
的堆積法によって開口内を充填し、さらに通常のＣＶＤ
法あるいはスパッタ法によって、絶縁膜１０６上および
選択堆積したＡｌ上に全面的にＡｌ膜１０９を形成す
る。この後、金属配線をパターニングすることによって
図１に示したバイポーラトランジスタを得ることができ
る。
【００２４】つづいて、本発明に好適なＡｌを主成分と
する金属膜（純Ａｌも含む）の成膜方法（Ａｌ−ＣＶＤ
法）について以下に説明する。
【００２５】（成膜方法）この方法は、例えばアスペク
ト比が１以上の微細かつ深い開孔（コンタクトホール，
スルーホール）内への金属材料を埋め込みに適した方法
であり、また選択性に優れた堆積方法である。
【００２６】そしてこの方法により形成された金属膜は
単結晶Ａｌが形成されるように極めて結晶性に優れ、炭
素等の含有もほとんどない。
【００２７】同様に、この金属は、０．７ないし３．４
μΩｃｍの低い抵抗率をもち、８５ないし９５％の高い
反射率を有し、１μｍ以上のヒロック密度が１ないし１
００ｃｍ-2程の表面性に優れたものとなる。
【００２８】また、シリコンと界面におけるアロイスパ
イクの発生確率についても、０．１５μｍの半導体接合
の破壊確率をとってみればほぼ０に等しくなる。
【００２９】この方法とは、アルキルアルミニウムハイ
ドライドのガスと水素ガスとを用いて、電子供与性の基
体上に表面反応により堆積膜を形成するものである。特
に、原料ガスとしてモノメチルアルミニウムハイドライ
ド（ＭＭＡＨ）またはジメチルアルミニウムハイドライ
ド（ＤＭＡＨ）等のメチル基を含むアルキルアルミニウ
ムハイドライドを用い、反応ガスとしてＨ2 ガスを用
い、これらの混合ガスの下で基体表面を加熱すれば良質
のＡｌ膜を堆積することができる。
【００３０】ここで、Ａｌ選択堆積の際には直接加熱ま
たは間接加熱により基体の表面温度をアルキルアルミニ
ウムハイドライドの分解温度以上４５０℃未満に保持す
ることが好ましく、より好ましくは２６０℃以上４４０
℃以下、最適には２６０℃以上３５０℃以下がよい。
【００３１】基体を上記温度範囲になるべく加熱する方
法としては直接加熱と間接加熱とがあるが、特に直接加
熱により基体を上記温度に保持すれば高堆積速度で良質
のＡｌ膜を形成することができる。例えば、Ａｌ膜形成
時の基体表面温度をより好ましい温度範囲である２６０
℃〜４４０℃とした時、３０００Å〜５０００Å／分と
いう抵抗加熱の場合よりも高い堆積速度で良質な膜が得
られるのである。このような直接加熱（加熱手段からの
エネルギーが直接基体に伝達されて基体自体を加熱す
る）の方法としては、例えば、ハロゲンランプ，キセノ
ンランプ等によるランプ加熱があげられる。また、間接
加熱の方法としては抵抗加熱があり、堆積膜を形成すべ
き基体を支持するための堆積膜形成用の空間に配設され
た基体支持部材に設けられた発熱体等を用いて行うこと
ができる。
【００３２】この方法により電子供与性の表面部分と非
電子供与性の表面部分とが共存する基体にＣＶＤ法を適
用すれば電子供与性の基体表面部分にのみ良好な選択性
のもとにＡｌの単結晶が形成される。
【００３３】電子供与性の材料とは、基体中に自由電子
が存在しているか、もしくは自由電子を意図的に生成せ
しめたかしたもので、基体表面上に付着した原料ガス分
子との電子授受により化学反応が促進される表面を有す
る材料をいう。例えば一般に金属や半導体がこれに相当
する。また、金属もしくは半導体表面に薄い酸化膜が存
在しているものも基体と付着原料分子間で電子授受によ
り化学反応が生じ得るため、本発明の電子供与性材料に
含まれる。
【００３４】電子供与性材料の具体例としては、例え
ば、ＩＩＩ族元素としてのＧａ，Ｉｎ，Ａｌ等とＶ族元
素としてのＰ，Ａｓ，Ｎ等とを組み合わせて成る二元系
もしくは三元系もしくはそれ以上の多元系のＩＩＩ−Ｖ
族化合物半導体、または、単結晶シリコン，非晶質シリ
コンなどのＰ型，Ｉ型、Ｎ型等の半導体材料、あるいは
以下に示す金属，合金，シリサイド等であり、例えば、
タングステン，モリブデン，タンタル銅，チタン，アル
ミニウム，チタンアルミニウム，チタンナイトライド，
アルミニウムシリコン銅，アルミニウムパラジウム，タ
ングステンシリサイド，チタンシリサイド，アルミニウ
ムシリサイド，モリブデンシリサイドタンタルシリサイ
ド，ＮｉＣｒ等の合金，ＺｒＢ2 ，ＨｆＢ2 等の金属ホ
ウ化物、Ｉｒ等が挙げられる。
【００３５】これに対して、Ａｌあるいは、Ａｌ−Ｓｉ
が選択的に堆積しない表面を形成する材料、すなわち非
電子供与性材料としては、熱酸化，ＣＶＤおよびスパッ
タ等により形成された酸化シリコン，ＢＳＧ，ＰＳＧ，
ＢＰＳＧ等のガラスまたは酸化膜，熱窒化膜や、プラズ
マＣＶＤ法，減圧ＣＶＤ法，ＥＣＲ−ＣＶＤ法などによ
り形成されたシリコン窒化膜等が挙げられる。
【００３６】このＡｌ−ＣＶＤ法によれば以下のような
修飾原子を含み、Ａｌを主成分とする金属膜をも選択的
に堆積でき、その膜質も優れた特性を示すのである。
【００３７】たとえば、アルキルアルミニウムハイドラ
イドのガスと水素とに加えて、ＳｉＨ4 ，Ｓｉ2 Ｈ6 ，
Ｓｉ3 Ｈ8 ，Ｓｉ（ＣＨ3 ）4 ，ＳｉＣｌ4，ＳｉＨ2
Ｃｌ2 ，ＳｉＨＣｌ3 等のＳｉ原子を含むガス、ＴｉＣ
ｌ4 ，ＴｉＢｒ4 ，Ｔｉ（ＣＨ3 ）4 等のＴｉ原子を含
むガス、ビスアセチルアセトナト銅Ｃｕ（Ｃ5 Ｈ7 Ｏ
2 ）2 ，ビスジピバロイルメタナイト銅Ｃｕ（Ｃ11Ｈ19
Ｏ2 ）2 ，ビスヘキサフルオロアセチルアセトナト銅Ｃ
ｕ（Ｃ5 ＨＦ6 Ｏ2 ）2 等のＣｕ原子を含むガスを適宜
組み合わせて導入して混合ガス雰囲気として、例えばＡ
ｌ−Ｓｉ，Ａｌ−Ｔｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔ
ｉ，Ａｌ−Ｓｉ−Ｃｕ等の導電材料を選択的に堆積させ
て電極を形成してもよい。
【００３８】また、上記Ａｌ−ＣＶＤ法は、選択性に優
れた成膜方法であり、かつ堆積した膜の表面性が良好で
あるために、次に堆積工程に非選択性の成膜方法を適用
して、上述の選択堆積したＡｌ膜および絶縁膜としての
ＳｉＯ2 等の上にもＡｌまたはＡｌを主成分とする金属
膜を形成することにより、半導体装置の配線として汎用
性の高い好適な金属膜を得ることができる。
【００３９】このような金属膜とは、具体的には以下の
とおりである。選択堆積したＡｌ，Ａｌ−Ｓｉ，Ａｌ−
Ｔｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，Ａｌ−Ｓｉ−Ｃ
ｕと非選択的に堆積したＡｌ，Ａｌ−Ｓｉ，Ａｌ−Ｔ
ｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，Ａｌ−Ｓｉ−Ｃｕ
との組み合わせ等である。
【００４０】非選択堆積のための成膜方法としては上述
したＡｌ−ＣＶＤ法以外のＣＶＤ法やスパッタリング法
等がある。
【００４１】図１に示した電極構造はどのような素子の
金属電極引き出し窓においても適用可能であるが、特
に、異種導電形の不純物を導入するときに有効である。
例えば、バイポーラトランジスタのベース中に形成され
るエミッタの場合、本発明を利用することにより、微細
化されることは当然であるが、エミッタ・ベース間の耐
圧も十分に確保できる。
【００４２】（実施例１） 参考例ではエミッタの不純物導入をイオン注入を用いて
行った。本実施例ではエミッタの不純物導入をドープト
ＳｉＯ2からの拡散を利用した場合について説明する。
【００４３】再び図２を参照して本実施例を説明する。
【００４４】参考例と同様にして図２（ａ）に示した構
造を得ることができる。続いて、参考例と同様にしてレ
ジストパターンを施し、絶縁膜１０６をエッチングし、
このレジストを剥離する。続いてイオン注入することな
く、ＣＶＤ法を用いて例えばＰをドープしたＳｉＯ2 膜
１０８を形成し、熱処理を施すことによってエミッタ領
域１０７を形成し、図２（ｃ）と同様の構造を得ること
ができる。以後の工程は参考例と同様である。
【００４５】つまり、本実施例の方法を用いることによ
り、工数を削減することができ、コスト的に優位なプロ
セスにすることが可能となる。
【００４６】（実施例２） 次においてはエミッタをベース電極により規定し、本発
明を適用する場合について説明する。
【００４７】図３（ａ）はＰＮＰバイポーラトランジス
タの断面図であり、図３（ｂ）はそのエミッタ電極部の
拡大図である。
【００４８】３０１はＮ形基板、３０２はコレクタ抵抗
低減のため形成されたＰ形の埋め込み領域およびコレク
タ電極引き出し用に形成されたＰ形領域である。３０３
はＰ- 領域、３０４は酸化膜による素子分離領域、３０
５はＮ形のベース領域、３０６は熱酸化膜、３０７はＮ
形のベース電極（多結晶シリコン）、３０８は窒化膜、
３０９は多結晶シリコン３０７の酸化により形成された
熱酸化膜（サイドウォール領域）、３１０はＰ形のエミ
ッタおよびコレクタ領域、３１１は被覆性の高いＣＶＤ
法により形成された金属電極である。
【００４９】図４は、図３に示したバイポーラトランジ
スタの製造方法を説明するための工程図である。
【００５０】Ｎ形半導体基板３０１の所望の場所にＰ形
領域３０２を形成した後、Ｐ形のエピタキシャル領域３
０３を形成する。続いて、所望の場所のシリコンをエッ
チングし、選択的にこの部分のみを酸化することにより
素子分離領域３０４が形成される。この後所望の場所に
Ｎ形の不純物を導入してＮ形ベース領域３０５を形成す
る。続いて、熱酸化を施し、絶縁膜３０６を形成する。
さらに、この酸化膜３０６をエッチングし、ベース電極
の引き出し窓を形成する。
【００５１】次に、ＬＰ−ＣＶＤ法を用いてＮ形の多結
晶シリコン３０７とＳｉ3 Ｎ4 膜３０８を連続的に形成
し、図４（ａ）に示した構造を得る。
【００５２】この後、Ｎ形の多結晶シリコンからなるベ
ース電極３０７のパターニングをすることにより、エミ
ッタ部およびコレクタ部のみが薄い絶縁膜３０６を残し
て開口することになる。続いてＢＦ2 +等のＰ形不純物を
１０15〜１０16ｃｍ-2程度イオン注入する。ベース層３
０５はベース電極３０７がマスクとなるため、Ｐ形不純
物は導入されない（図４（ｂ））。
【００５３】次に、不純物の活性化のためＮ2 ／Ｏ2 系
のガス中で熱処理を施し、エミッタおよびコレクタ領域
３１０を形成する。この時、ベース電極３０７上面は、
窒化膜があるため酸化されず、多結晶シリコン３０７の
側面および薄い酸化膜３０６が形成されている部分のみ
が酸化される（図４（ｃ））。この酸化膜３０９を全面
エッチングすることによりベース電極３０７の側壁のみ
に酸化膜３０９が残り、エミッタおよびコレクタ部３１
０が露出する（図４（ｄ））。
【００５４】この後、ベース部３０５のコンタクトホー
ルを形成し、参考例で説明した方法によって金属膜３１
１を形成する（図４（ｅ））。
【００５５】さらに金属膜３１１をパターニングして、
図３に示したバイポーラトランジスタが作製される。
【００５６】このようにベース電極を多結晶シリコン等
で形成する場合には、マスク枚数を増やすことなくトラ
ンジスタを形成することが可能である。
【００５７】（実施例３） 先の実施例１〜２では、本発明のバイポーラトランジス
タへの適用について説明してきた。次にＭＯＳＦＥＴへ
の本発明の適用について説明する。
【００５８】実施例２で示した多結晶シリコンの酸化を
利用し、ソースおよびドレインのコンタクトホールへ本
発明を適用した場合を図７に示す。図７（ａ）はＭＯＳ
ＦＥＴの断面図、図７（ｂ）はその平面図である。以下
にＮＭＯＳＦＥＴの場合について説明するが、ＰＭＯＳ
ＦＥＴにおいても導電形を逆にすることにより適用可能
であることは当然である。
【００５９】７０１はＰ形基板、７０２は素子分離領
域、７０３はゲート酸化膜、７０４はゲート電極、７０
５は窒化膜、７０６は本発明により形成されたサイドウ
ォール領域、７０７はソースおよびドレイン領域、７０
８は被覆性の良い金属電極である。Ｐ形基板７０１に、
ＬＯＣＯＳなどの常法によって素子分離領域７０２を形
成する。ついでゲート酸化膜７０３を形成し、多結晶シ
リコン７０４および窒化シリコン膜をＣＶＤ法によって
連続して形成する。フォトリソグラフィによって多結晶
シリコン７０４および窒化シリコン膜７０５の所定部分
を除去し、残された窒化シリコンおよび多結晶シリコン
をマスクとし、Ａｓをイオン注入してソースおよびドレ
イン領域７０７を形成する。ついで実施例３で説明した
方法によって多結晶シリコン７０４の側面に酸化膜７０
６を形成する。さらに、実施例１において説明した方法
によって金属電極７０８を形成する。
【００６０】ここで示したソースおよびドレインは実施
例１で示したエミッタと等価であり、本発明を用いるこ
とによりソースおよびドレインを解像限界程度で作成す
ることができ、高集積化に対して優位である。
【００６１】
【発明の効果】以上説明したように、本発明によれば、
金属電極を不純物導入領域に自己整合的に形成でき、し
かも形成された金属電極は結晶性および平坦性がすぐれ
ている。従って本発明によれば、構造が微細で、かつ信
頼性の高い半導体装置を低コストで製造することができ
る。
【図面の簡単な説明】
【図１】本発明による半導体装置の一例の断面図であ
る。
【図２】本発明による製造方法の実施例を示す工程図で
ある。
【図３】本発明による半導体装置の他の例を示す断面図
である。
【図４】本発明による製造方法の他の実施例を示す工程
図である。
【図５】従来法による半導体装置の断面図である。
【図６】側壁絶縁膜の厚さと堆積膜厚の関係を示す線図
である。
【図７】本発明によるさらに他の半導体装置の断面図お
よび平面図である。
【符号の説明】
１０１ Ｐ形基板 １０２ Ｎ形領域 １０３ Ｎ- エピタキシャル層 １０４ 素子分離領域 １０５ Ｐ形ベース領域 １０７ Ｎ形エミッタ領域 １０８ サイドウォール １０９ 金属電極 ３０１ Ｎ形基板 ３０２ Ｐ形領域 ３０３ Ｐ- 領域 ３０４ 素子分離領域 ３０５ Ｎ形ベース領域 ３０６ 熱酸化膜 ３０７ Ｎ形ベース電極（多結晶シリコン） ３０８ 窒化膜 ３０９ サイドウォール ３１０ エミッタおよびコレクタ ３１１ 金属電極 ７０１ Ｐ形基板 ７０２ 素子分離領域 ７０３ ゲート酸化膜 ７０４ ゲート電極 ７０５ 窒化膜 ７０６ サイドウォール ７０７ ソースおよびドレイン ７０８ 金属電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−192724（ＪＰ，Ａ) 特開 昭63−308387（ＪＰ，Ａ) 特開 昭61−222236（ＪＰ，Ａ) 特開 昭57−103363（ＪＰ，Ａ) 特開 平１−183150（ＪＰ，Ａ) 特開 平２−185026（ＪＰ，Ａ) 特開 平２−38569（ＪＰ，Ａ) 特開 平３−110838（ＪＰ，Ａ) 特開 平４−159726（ＪＰ，Ａ) 特開 平４−162719（ＪＰ，Ａ) 特開 昭63−237551（ＪＰ，Ａ) 特開 昭60−211875（ＪＰ，Ａ) 特開 昭58−201373（ＪＰ，Ａ) 特開 昭58−201372（ＪＰ，Ａ) 特開 昭57−72321（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 H01L 21/768

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基体の表面上に第１の絶縁膜を形成
    する工程と、 前記第１の絶縁膜の所定の部分をエッチングして前記第
    １の絶縁膜に開口を形成する工程と、 前記開口の内部および前記第１の絶縁膜の表面上に不純
    物がドープされた第２の絶縁膜を形成する工程と、 前記第２の絶縁膜中から前記開口を介して前記半導体基
    体の表面に前記不純物を導入すべく熱処理を施す熱処理
    工程と、 前記熱処理工程の後、前記開口の内部側面にサイドウォ
    ールとなる前記第２の絶縁膜の一部を残すように前記第
    ２の絶縁膜をエッチングする工程と、 前記サイドウォールが形成されている前記開口内に電極
    を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。
  2. 【請求項２】前記電極を形成する工程は、アルキルアル
    ミニウムハイドライドのガスと水素ガスとを用いたＣＶ
    Ｄ法によりアルミニウムまたはアルミニウムを主成分と
    する合金を前記サイドウォールが形成されている前記開
    口内に堆積する堆積工程を含むことを特徴とする請求項
    １に記載の半導体装置の製造方法。
  3. 【請求項３】半導体基体の表面上に多結晶シリコン膜を
    形成する工程と、 前記多結晶シリコン膜の所定の部分をエッチングして前
    記多結晶シリコン膜に開口を形成する工程と、 前記開口を介して前記半導体基体の表面に不純物を導入
    すべくイオン注入を行なうイオン注入工程と、 前記イオン注入工程の後、前記多結晶シリコン膜の側面
    を熱酸化して前記開口の内部に酸化膜を形成するための
    熱処理を行なう熱処理工程と、 前記開口の内部側面にサイドウォールとなる前記酸化膜
    の一部を残すように、前記開口内に形成された酸化膜を
    エッチングする工程と、 前記サイドウォールが形成されている前記開口内に電極
    を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。
  4. 【請求項４】前記イオン注入工程および前記熱処理工程
    によりバイポーラトランジスタのエミッタを形成するこ
    とを特徴とする請求項３に記載の半導体装置の製造方
    法。
  5. 【請求項５】前記開口を形成する前に、前記多結晶シリ
    コン膜の上に窒化膜を形成することを特徴とする請求項
    ３に記載の半導体装置の製造方法。
  6. 【請求項６】前記半導体基体の表面上に該表面の一部を
    部分的に露出する絶縁膜を形成し、その後、前記多結晶
    シリコン膜を形成することを特徴とする請求項３に記載
    の半導体装置の製造方法。
  7. 【請求項７】前記電極を形成する工程は、アルキルアル
    ミニウムハイドライドのガスと水素ガスとを用いたＣＶ
    Ｄ法によりアルミニウムまたはアルミニウムを主成分と
    する合金を前記サイドウォールが形成されている前記開
    口内に堆積する堆積工程を含むことを特徴とする請求項
    ３に記載の半導体装置の製造方法。
  8. 【請求項８】バイポーラトランジスタを有する半導体装
    置の製造方法において、 ベース領域となる第１の半導体領域を半導体基体に形成
    する工程と、 前記半導体基体の前記第１の半導体領域の表面に、該表
    面の一部を露出する絶縁膜を形成する工程と、 前記第１の半導体領域の表面および前記絶縁膜の上にベ
    ース電極となる多結晶シリコン膜を形成する工程と、 前記多結晶シリコン膜の上に窒化膜を形成する工程と、 前記多結晶シリコン膜および前記窒化膜の所定の部分を
    エッチングして前記多結晶シリコン膜に開口を形成する
    工程と、 エミッタ領域となる第２の半導体領域を形成すべく、前
    記開口を介して前記第１の半導体領域の表面に不純物を
    導入するためのイオン注入を行なうイオン注入工程と、 前記イオン注入工程の後、前記開口の内部の前記多結晶
    シリコン膜の側面を熱酸化して酸化膜を形成するための
    熱処理を行なう熱処理工程と、 前記開口の内部側面にサイドウォールとなる前記酸化膜
    の一部を残すように、前記開口内に形成された前記酸化
    膜をエッチングする工程と、 前記サイドウォールが形成されている前記開口内にエミ
    ッタ電極を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。
  9. 【請求項９】前記エミッタ電極を形成する工程は、アル
    キルアルミニウムハイドライドのガスと水素ガスとを用
    いたＣＶＤ法によりアルミニウムまたはアルミニウムを
    主成分とする合金を前記サイドウォールが形成されてい
    る前記開口内に堆積する堆積工程を含むことを特徴とす
    る請求項８に記載の半導体装置の製造方法。
JP3150451A 1991-06-21 1991-06-21 半導体装置の製造方法 Expired - Fee Related JP3061891B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP3150451A JP3061891B2 (ja) 1991-06-21 1991-06-21 半導体装置の製造方法
DE69227150T DE69227150T2 (de) 1991-06-21 1992-06-19 Verfahren zur Herstellung einer Halbleiteranordnung mit einer isolierenden Seitenwand
EP92110319A EP0519473B1 (en) 1991-06-21 1992-06-19 Method of fabricating a semiconductor device having an insulating side wall
US08/313,947 US5663097A (en) 1991-06-21 1994-09-28 Method of fabricating a semiconductor device having an insulating side wall

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3150451A JP3061891B2 (ja) 1991-06-21 1991-06-21 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH056866A JPH056866A (ja) 1993-01-14
JP3061891B2 true JP3061891B2 (ja) 2000-07-10

Family

ID=15497222

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3150451A Expired - Fee Related JP3061891B2 (ja) 1991-06-21 1991-06-21 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US5663097A (ja)
EP (1) EP0519473B1 (ja)
JP (1) JP3061891B2 (ja)
DE (1) DE69227150T2 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5846867A (en) * 1995-12-20 1998-12-08 Sony Corporation Method of producing Si-Ge base heterojunction bipolar device
JP3381767B2 (ja) * 1997-09-22 2003-03-04 東京エレクトロン株式会社 成膜方法および半導体装置の製造方法
DE19842106A1 (de) 1998-09-08 2000-03-09 Inst Halbleiterphysik Gmbh Vertikaler Bipolartransistor und Verfahren zu seiner Herstellung
JP2002531947A (ja) * 1998-11-13 2002-09-24 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ バイポーラトランジスタからなる半導体装置の製造方法
US6169007B1 (en) 1999-06-25 2001-01-02 Applied Micro Circuits Corporation Self-aligned non-selective thin-epi-base silicon germanium (SiGe) heterojunction bipolar transistor BicMOS process using silicon dioxide etchback
US6703707B1 (en) * 1999-11-24 2004-03-09 Denso Corporation Semiconductor device having radiation structure
US20120187505A1 (en) * 2011-01-25 2012-07-26 International Business Machines Corporation Self-aligned III-V MOSFET fabrication with in-situ III-V epitaxy and in-situ metal epitaxy and contact formation
CN104803885B (zh) * 2015-03-05 2017-09-22 浩力森涂料（上海）有限公司 不依赖循环的阴极电泳涂料的环氧树脂及其制备方法
JP7067336B2 (ja) * 2018-07-20 2022-05-16 住友電気工業株式会社 半導体装置の製造方法
JP2019165056A (ja) * 2018-03-19 2019-09-26 住友電気工業株式会社 半導体装置の製造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53132275A (en) * 1977-04-25 1978-11-17 Nippon Telegr & Teleph Corp <Ntt> Semiconductor device and its production
JPS6040697B2 (ja) * 1977-10-18 1985-09-12 株式会社東芝 半導体素子の製造方法
JPS5772321A (en) * 1980-10-24 1982-05-06 Toshiba Corp Manufacture of seiconductor device
US5296391A (en) * 1982-03-24 1994-03-22 Nec Corporation Method of manufacturing a bipolar transistor having thin base region
FR2525029A1 (fr) * 1982-04-08 1983-10-14 Commissariat Energie Atomique Procede d'isolation d'une ligne conductrice dans un circuit integre et procede de fabrication d'un transistor mos utilisant un tel procede d'isolation
US4546536A (en) * 1983-08-04 1985-10-15 International Business Machines Corporation Fabrication methods for high performance lateral bipolar transistors
JPS61184872A (ja) * 1985-02-13 1986-08-18 Canon Inc 半導体装置の製造方法
US4621413A (en) * 1985-06-03 1986-11-11 Motorola, Inc. Fabricating a semiconductor device with reduced gate leakage
JPH0714041B2 (ja) * 1985-06-12 1995-02-15 キヤノン株式会社 光電変換装置
JPH0760888B2 (ja) * 1985-06-12 1995-06-28 キヤノン株式会社 光電変換装置
EP0232148B1 (en) * 1986-02-04 1994-08-03 Canon Kabushiki Kaisha Photoelectric converting device and method for producing the same
JPS62179760A (ja) * 1986-02-04 1987-08-06 Canon Inc 光電変換装置の製造方法
JPH0834311B2 (ja) * 1987-06-10 1996-03-29 日本電装株式会社 半導体装置の製造方法
US4816899A (en) * 1987-07-27 1989-03-28 General Electric Company Compatible widescreen television system
KR890011103A (ko) * 1987-12-04 1989-08-12 미다 가쓰시게 반도체 집적회로장치의 제조방법
NL8800222A (nl) * 1988-01-29 1989-08-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op zelfregistrerende wijze metaalsilicide wordt aangebracht.
JPH01205522A (ja) * 1988-02-12 1989-08-17 Fujitsu Ltd 半導体装置の製造方法
JP2748420B2 (ja) * 1988-08-12 1998-05-06 ソニー株式会社 バイポーラトランジスタ及びその製造方法
JPH02301142A (ja) * 1989-05-16 1990-12-13 Oki Electric Ind Co Ltd 半導体装置における微細スルーホールの形成方法
JP2721023B2 (ja) * 1989-09-26 1998-03-04 キヤノン株式会社 堆積膜形成法
US5006911A (en) * 1989-10-02 1991-04-09 Motorola, Inc. Transistor device with high density contacts
US5279976A (en) * 1991-05-03 1994-01-18 Motorola, Inc. Method for fabricating a semiconductor device having a shallow doped region
US5208172A (en) * 1992-03-02 1993-05-04 Motorola, Inc. Method for forming a raised vertical transistor

Also Published As

Publication number Publication date
EP0519473B1 (en) 1998-09-30
DE69227150D1 (de) 1998-11-05
DE69227150T2 (de) 1999-04-29
JPH056866A (ja) 1993-01-14
US5663097A (en) 1997-09-02
EP0519473A3 (en) 1993-05-05
EP0519473A2 (en) 1992-12-23

Similar Documents

Publication Publication Date Title
JP3067263B2 (ja) 半導体装置およびその製造方法
US4470189A (en) Process for making polycide structures
US5218232A (en) Semiconductor device having two-level wiring
KR100223729B1 (ko) 살리사이드 반도체 장치 제조 방법
JP2861869B2 (ja) 半導体装置の製造方法
US6190976B1 (en) Fabrication method of semiconductor device using selective epitaxial growth
US5599741A (en) Method for making semiconductor device with metal deposited on electron donating surface of gate electrode
JPH0367334B2 (ja)
JP3626773B2 (ja) 半導体デバイスの導電層、ｍｏｓｆｅｔ及びそれらの製造方法
JP3061891B2 (ja) 半導体装置の製造方法
US6329277B1 (en) Method of forming cobalt silicide
US6218276B1 (en) Silicide encapsulation of polysilicon gate and interconnect
JPH10214967A (ja) 半導体装置の製造方法
KR100243906B1 (ko) 반도체장치의 제조방법
US6054385A (en) Elevated local interconnect and contact structure
JPH08111527A (ja) 自己整合シリサイド領域を有する半導体デバイスの製造方法
US6225170B1 (en) Self-aligned damascene gate with contact formation
US6221760B1 (en) Semiconductor device having a silicide structure
US5395798A (en) Refractory metal silicide deposition process
JPH0845878A (ja) 半導体装置の製造方法
US7326644B2 (en) Semiconductor device and method of fabricating the same
JP3185235B2 (ja) 半導体装置の製造方法
JP2002299282A (ja) 半導体装置の製造方法
JP2895167B2 (ja) 半導体装置およびその製造方法
JPH0529248A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees