JPH0714041B2 - 光電変換装置 - Google Patents
光電変換装置Info
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- JPH0714041B2 JPH0714041B2 JP60126285A JP12628585A JPH0714041B2 JP H0714041 B2 JPH0714041 B2 JP H0714041B2 JP 60126285 A JP60126285 A JP 60126285A JP 12628585 A JP12628585 A JP 12628585A JP H0714041 B2 JPH0714041 B2 JP H0714041B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
-
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- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、Ｐ型又はＮ型のうち一方の導電型の半導体領
域の表面側に他方の導電型の半導体領域が間に素子分離
領域を介して配列されることにより、Ｐ型及びＮ型の半
導体領域を有する光電変換セルが複数設けられた光電変
換装置及び一導電型の半導体よりなる第１及び第２の主
電極領域と反対導電型の半導体よりなる制御電極領域と
を含み、光によって発生したキャリアを前記制御電極領
域に蓄積し、該蓄積されたキャリアに基づく信号を浮遊
状態とされた前記第１の主電極領域側へ出力する光電変
換セルが複数設けられた光電変換装置に関する。
域の表面側に他方の導電型の半導体領域が間に素子分離
領域を介して配列されることにより、Ｐ型及びＮ型の半
導体領域を有する光電変換セルが複数設けられた光電変
換装置及び一導電型の半導体よりなる第１及び第２の主
電極領域と反対導電型の半導体よりなる制御電極領域と
を含み、光によって発生したキャリアを前記制御電極領
域に蓄積し、該蓄積されたキャリアに基づく信号を浮遊
状態とされた前記第１の主電極領域側へ出力する光電変
換セルが複数設けられた光電変換装置に関する。
［従来技術］ 第４図（ａ）は、特開昭60−12759号公報〜特開昭60−1
2765号公報に記載されている光電変換装置の平面図、第
４図（ｂ）は、そのＩ−Ｉ線断面図である。
2765号公報に記載されている光電変換装置の平面図、第
４図（ｂ）は、そのＩ−Ｉ線断面図である。
両図において、n+シリコン基板101上に光センサセルが
形成され配列されており、各光センサセルはSiO2、Si3N
4、又はボリシリコン等より成る素子分離領域102によっ
て隣接する光センサセルから電気的に絶縁されている。
形成され配列されており、各光センサセルはSiO2、Si3N
4、又はボリシリコン等より成る素子分離領域102によっ
て隣接する光センサセルから電気的に絶縁されている。
各光センサセルは次のような構成を有する。
エピタキシャル技術等で形成される不純物濃度の低いn-
領域103上にはｐタイプの不純物をドーピングすること
でｐ領域104が形成され、ｐ領域104には不純物拡散技術
又はイオン注入技術等によってn+領域105が形成されて
いる。ｐ領域104およびn+領域105は、各々バイポーラト
ランジスタのベースおよびエミッタである。
領域103上にはｐタイプの不純物をドーピングすること
でｐ領域104が形成され、ｐ領域104には不純物拡散技術
又はイオン注入技術等によってn+領域105が形成されて
いる。ｐ領域104およびn+領域105は、各々バイポーラト
ランジスタのベースおよびエミッタである。
このように各領域が形成されたn+領域103上には酸化膜1
06が形成され、酸化膜106上に所定の面積を有するキャ
パシタ電極107が形成されている。キャパシタ電極107は
酸化膜106を挟んでｐ領域104と対向し、キャパシタ電極
107にパルス電圧を印加することで浮遊状態にされたｐ
領域104の電位を制御する。
06が形成され、酸化膜106上に所定の面積を有するキャ
パシタ電極107が形成されている。キャパシタ電極107は
酸化膜106を挟んでｐ領域104と対向し、キャパシタ電極
107にパルス電圧を印加することで浮遊状態にされたｐ
領域104の電位を制御する。
その他に、n+領域105に接続されたエミッタ電極108、エ
ミッタ電極108から信号を外部へ読出す配線109、キャパ
シタ電極107に接続された配線110、基板101の裏面に不
純物濃度の高いn+領域111、およびバイポーラトランジ
スタのコレクタに電位を与えるための電極112がそれぞ
れ形成されている。
ミッタ電極108から信号を外部へ読出す配線109、キャパ
シタ電極107に接続された配線110、基板101の裏面に不
純物濃度の高いn+領域111、およびバイポーラトランジ
スタのコレクタに電位を与えるための電極112がそれぞ
れ形成されている。
次に、基本的な動作を説明する。まず、バイポーラトラ
ンジスタのベースであるｐ領域104は負電位の初期状態
にあるとする。このｐ領域104に光113に入射し、光量に
対応した電荷がｐ領域104に蓄積される（蓄積動作）。
蓄積された電荷によってベース電位は変化し、その電位
変化によってエミッタ・コレクタ間電流が制御され、浮
遊状態にしたエミッタ電極108から入射光量に対応すた
電気信号を読出す（読出し動作）。また、ｐ領域104に
蓄積された電荷を除去するには、エミッタ電極108を接
地し、キャパシタ電極107に正電圧のパルスを印加す
る。この正電圧を印加することでｐ領域104はn+領域105
に対して順方向にバイアスされ、蓄積された電荷が除去
される。そしてリフレッシュ用パルスが立下がると、ｐ
領域104は負電位の初期状態に復帰する（リフレッシュ
動作）。以降上記の蓄積、読出し、リフレッシュという
各動作が繰り返される。
ンジスタのベースであるｐ領域104は負電位の初期状態
にあるとする。このｐ領域104に光113に入射し、光量に
対応した電荷がｐ領域104に蓄積される（蓄積動作）。
蓄積された電荷によってベース電位は変化し、その電位
変化によってエミッタ・コレクタ間電流が制御され、浮
遊状態にしたエミッタ電極108から入射光量に対応すた
電気信号を読出す（読出し動作）。また、ｐ領域104に
蓄積された電荷を除去するには、エミッタ電極108を接
地し、キャパシタ電極107に正電圧のパルスを印加す
る。この正電圧を印加することでｐ領域104はn+領域105
に対して順方向にバイアスされ、蓄積された電荷が除去
される。そしてリフレッシュ用パルスが立下がると、ｐ
領域104は負電位の初期状態に復帰する（リフレッシュ
動作）。以降上記の蓄積、読出し、リフレッシュという
各動作が繰り返される。
要するに、ここで提案されている方式は、光入射により
発生した電荷を、ベースであるｐ領域104に蓄積し、そ
の蓄積電荷量によってエミッタ電極108とコレクタ電極1
12との間に流れる電流をコントロールするものである。
したがって、蓄積された電荷を、各セルの増幅機能によ
り電荷増幅してから読出すわけであり、高出力、高感
度、さらに低雑音を達成できる。
発生した電荷を、ベースであるｐ領域104に蓄積し、そ
の蓄積電荷量によってエミッタ電極108とコレクタ電極1
12との間に流れる電流をコントロールするものである。
したがって、蓄積された電荷を、各セルの増幅機能によ
り電荷増幅してから読出すわけであり、高出力、高感
度、さらに低雑音を達成できる。
また、光励起によってベースに蓄積されたホールにより
ベースに発生する電位Vpは、Q/Cで与えられる。ここで
Ｑはベースに蓄積されたホールの電荷量、Ｃはベースに
接続されている容量である。この式により明白な様に、
高集積化された場合、セル・サイズの縮小と共にＱもＣ
も小さくなることになり、光励起により発生する電位Vp
は、ほぼ一定に保たれることがわかる。したがって、こ
こで提案されている方式は、将来の高解像度化に対して
も有利なものであると言える。
ベースに発生する電位Vpは、Q/Cで与えられる。ここで
Ｑはベースに蓄積されたホールの電荷量、Ｃはベースに
接続されている容量である。この式により明白な様に、
高集積化された場合、セル・サイズの縮小と共にＱもＣ
も小さくなることになり、光励起により発生する電位Vp
は、ほぼ一定に保たれることがわかる。したがって、こ
こで提案されている方式は、将来の高解像度化に対して
も有利なものであると言える。
［発明が解決しようとする問題点］ しかしながら、高解像度化および高集積化に伴い、出力
電圧を低下させずに集積度を高めようとすると、幅を狭
くした細長い光センサセルを配列することが必要とな
る。その場合、長手方向の抵抗が大きくなり、従来の光
電変換装置では、セルの領域内で電位分布が生じるため
に、応答速度の低下や残像現象が起こるという問題点を
有していた。
電圧を低下させずに集積度を高めようとすると、幅を狭
くした細長い光センサセルを配列することが必要とな
る。その場合、長手方向の抵抗が大きくなり、従来の光
電変換装置では、セルの領域内で電位分布が生じるため
に、応答速度の低下や残像現象が起こるという問題点を
有していた。
［問題点を解決するための手段］ 上記問題点を解決するために、本発明による光電変換装
置は、Ｐ型又はＮ型のうち一方の導電型の半導体領域の
表面側に他方の導電型の半導体領域が間に素子分離領域
を介して配列されることにより、Ｐ型及びＮ型の半導体
領域を有する光電変換セルが複数設けられた光電変換装
置において、 前記光電変換セルの受光部は細長い形状とされ、該細長
い形状の受光部にある、前記Ｐ型又はＮ型の半導体領域
の長手方向に離間した複数箇所を、該素子分離領域上の
長手方向に配された配線によって短絡したことを特徴と
する。
置は、Ｐ型又はＮ型のうち一方の導電型の半導体領域の
表面側に他方の導電型の半導体領域が間に素子分離領域
を介して配列されることにより、Ｐ型及びＮ型の半導体
領域を有する光電変換セルが複数設けられた光電変換装
置において、 前記光電変換セルの受光部は細長い形状とされ、該細長
い形状の受光部にある、前記Ｐ型又はＮ型の半導体領域
の長手方向に離間した複数箇所を、該素子分離領域上の
長手方向に配された配線によって短絡したことを特徴と
する。
また本発明による光電変換装置は、一導電型の半導体よ
りなる第１及び第２の主電極領域と反対導電型の半導体
よりなる制御電極領域とを含み、光によって発生したキ
ャリアを前記制御電極領域に蓄積し、該蓄積されたキャ
リアに基づく信号を浮遊状態とされた前記第１の主電極
領域側へ出力する光電変換セルが複数設けられた光電変
換装置において、 前記光電変換セルの受光部は細長い形状とされ、該細長
い形状の受光部にある、前記制御電極領域又は前記第２
の主電極領域の長手方向に離間した複数箇所を、配線に
よって短絡したことを特徴とする。
りなる第１及び第２の主電極領域と反対導電型の半導体
よりなる制御電極領域とを含み、光によって発生したキ
ャリアを前記制御電極領域に蓄積し、該蓄積されたキャ
リアに基づく信号を浮遊状態とされた前記第１の主電極
領域側へ出力する光電変換セルが複数設けられた光電変
換装置において、 前記光電変換セルの受光部は細長い形状とされ、該細長
い形状の受光部にある、前記制御電極領域又は前記第２
の主電極領域の長手方向に離間した複数箇所を、配線に
よって短絡したことを特徴とする。
［作用］ このように構成することで、受光部を構成する領域の内
部抵抗を大幅に低減させることができ、高速動作を達成
できるとともに、残像現象を防止することができる。
部抵抗を大幅に低減させることができ、高速動作を達成
できるとともに、残像現象を防止することができる。
［実施例］ 以下、本発明の実施例を図面を用いて詳細に説明する。
第１図（ａ）は本発明による光電変換装置の第一実施例
の平面図、第１図（ｂ）はそのA-A線断面図である。
の平面図、第１図（ｂ）はそのA-A線断面図である。
各図において、ｎシリコン基板１上に第２の主電極領域
となるn-エピタキシャル層２が形成され、その中に素子
分離領域６によって相互に電気的に絶縁された光センサ
セルが配列されている。
となるn-エピタキシャル層２が形成され、その中に素子
分離領域６によって相互に電気的に絶縁された光センサ
セルが配列されている。
本実施例では、素子分離領域６を不純物拡散により形成
したが、これに限定されるものではなく、LOCOS法、LOC
OS法による酸化膜の下に不純物拡散を行う方法、SEG
（選択エピタキシャル）法、トレンチ法（Bulk Etch）
等の公知技術により形成してもよい。
したが、これに限定されるものではなく、LOCOS法、LOC
OS法による酸化膜の下に不純物拡散を行う方法、SEG
（選択エピタキシャル）法、トレンチ法（Bulk Etch）
等の公知技術により形成してもよい。
各光センサセルは、n-エピタキシャル層２上にバイポー
ラトランジスタの制御電極領域となるｐベース領域３、
第１の主電極領域となるn+エミッタ領域５、 酸化膜13を挟んで、ｐベース領域３にパルスを印加する
ためのキャパシタの電極を兼ねている電極用のポリシリ
コン４、n+エミッタ領域５に接続しているエミッタ電極
７、 そして、ポリシリコン４に接続した電極15、図示されて
いないが基板１の裏面に不純物濃度の高いn+領域を挟ん
でバイポーラトランジスタのコレクタに電位を与えるた
めのコレクタ電極、から構成されている。
ラトランジスタの制御電極領域となるｐベース領域３、
第１の主電極領域となるn+エミッタ領域５、 酸化膜13を挟んで、ｐベース領域３にパルスを印加する
ためのキャパシタの電極を兼ねている電極用のポリシリ
コン４、n+エミッタ領域５に接続しているエミッタ電極
７、 そして、ポリシリコン４に接続した電極15、図示されて
いないが基板１の裏面に不純物濃度の高いn+領域を挟ん
でバイポーラトランジスタのコレクタに電位を与えるた
めのコレクタ電極、から構成されている。
さらに、キャパシタ電極であるポリシリコン４およびエ
ミッタ電極７が形成された電極部は遮光層101に覆わ
れ、ベース領域３およびn-エピタキシャル層２で形成さ
れ電極部より細い幅の部分が受光部となっている。
ミッタ電極７が形成された電極部は遮光層101に覆わ
れ、ベース領域３およびn-エピタキシャル層２で形成さ
れ電極部より細い幅の部分が受光部となっている。
また、ベース領域３には複数個のコンタクトホール17お
よび18が設けられ、これらのコンタクトホールを介して
金属等の配線16が形成され、細長いベース領域３が短絡
されている。したがって、細長いベース領域３の内部抵
抗が低減し、電位分布は発生しない。また、配線16は、
素子分離領域６上に形成されているために、セルの光電
変換効率を損なうことはない。
よび18が設けられ、これらのコンタクトホールを介して
金属等の配線16が形成され、細長いベース領域３が短絡
されている。したがって、細長いベース領域３の内部抵
抗が低減し、電位分布は発生しない。また、配線16は、
素子分離領域６上に形成されているために、セルの光電
変換効率を損なうことはない。
本実施例の基本動作は、すでに述べたように、まず、負
電位の初期状態であるｐベース領域３を浮遊状態とし、
光励起により発生した電子・ホール対のうちホールをｐ
ベース領域３に蓄積する（蓄積動作）。続いて、エミッ
タ・ベース間を順方向にバイアスして、蓄積されたホー
ルにより発生した蓄積電圧によりエミッタ・コレクタ電
流を制御し、浮遊状態のエミッタ側へ蓄積電圧に対応し
た出力を読出す（読出し動作）。また、エミッタ側を接
地し、キャパシタ電極であるポリシリコン４に正電圧の
パルスを印加することで、ｐベース領域３に蓄積された
ホールをエミッタ側へ除去する（リフレッシュ動作）。
蓄積されていたホールが除去されることで、リフレッシ
ュ用の正電圧パルスが立下がった時点でｐベース領域３
は負電位の初期状態となる。
電位の初期状態であるｐベース領域３を浮遊状態とし、
光励起により発生した電子・ホール対のうちホールをｐ
ベース領域３に蓄積する（蓄積動作）。続いて、エミッ
タ・ベース間を順方向にバイアスして、蓄積されたホー
ルにより発生した蓄積電圧によりエミッタ・コレクタ電
流を制御し、浮遊状態のエミッタ側へ蓄積電圧に対応し
た出力を読出す（読出し動作）。また、エミッタ側を接
地し、キャパシタ電極であるポリシリコン４に正電圧の
パルスを印加することで、ｐベース領域３に蓄積された
ホールをエミッタ側へ除去する（リフレッシュ動作）。
蓄積されていたホールが除去されることで、リフレッシ
ュ用の正電圧パルスが立下がった時点でｐベース領域３
は負電位の初期状態となる。
このような光センサセルを第１図（ａ）に示すように、
光電変換効率の低い電極部を遮光層10によって遮光し、
光電変換効率の高い受光部を電極部より狭い幅で形成し
て交互にライン状に配列することで、受光部の配列密度
を大幅に向上させた。
光電変換効率の低い電極部を遮光層10によって遮光し、
光電変換効率の高い受光部を電極部より狭い幅で形成し
て交互にライン状に配列することで、受光部の配列密度
を大幅に向上させた。
第２（ａ）〜（ｈ）は、本実施例の製造工程図である。
まず、第２図（ａ）に示されるように、不純物濃度１×
1015〜５×1018cm-3のｎ型シリコン基板１の裏面に、不
純物濃度１×1017〜１×1020cm-3のオーミックコンタク
ト用のn+層20をＰ、As又はSbの拡散によって形成する。
続いてn+層20上に厚さ3000〜7000Åの酸化膜21（たとえ
ばSiO2膜）をCVDE法によって形成する。
1015〜５×1018cm-3のｎ型シリコン基板１の裏面に、不
純物濃度１×1017〜１×1020cm-3のオーミックコンタク
ト用のn+層20をＰ、As又はSbの拡散によって形成する。
続いてn+層20上に厚さ3000〜7000Åの酸化膜21（たとえ
ばSiO2膜）をCVDE法によって形成する。
酸化膜21はバックコートと呼ばれ、基板１が熱処理され
る際の不純物蒸気の発生を防止するものである。
る際の不純物蒸気の発生を防止するものである。
次に、基板１の表面を、温度1000℃、HC1を２/min、
Ｈ2を60/minの条件で約1.5分間エッチングした後、た
とえばソースガスSiH2CL2（100％）を1.2/min、ドー
ピングガス（Ｈ2希釈PH3、20PPM）を100cc流し、成長温
度1000℃、120〜180Torrの減圧下において、n-エピタキ
シャル層２（以下、n-層２とする。）を形成する。この
時の単結晶成長速度は0.5μm/min、厚さは２〜10μｍ、
そして不純物濃度は１×1012〜1016cm-3、好ましくは10
12〜1014cm-3である［第２図（ｂ）］。
Ｈ2を60/minの条件で約1.5分間エッチングした後、た
とえばソースガスSiH2CL2（100％）を1.2/min、ドー
ピングガス（Ｈ2希釈PH3、20PPM）を100cc流し、成長温
度1000℃、120〜180Torrの減圧下において、n-エピタキ
シャル層２（以下、n-層２とする。）を形成する。この
時の単結晶成長速度は0.5μm/min、厚さは２〜10μｍ、
そして不純物濃度は１×1012〜1016cm-3、好ましくは10
12〜1014cm-3である［第２図（ｂ）］。
続いて、ｎ−層２上に厚さ500〜1500Åのバッファ用の
酸化膜22をパイロジェネック酸化（Ｈ2＋Ｏ2）、ウエッ
ト酸化（Ｏ2＋Ｈ2Ｏ）スチーム酸化（Ｎ2＋Ｈ2Ｏ）又は
ドライ酸化により形成する。更に、積層欠陥等のない良
好な酸化膜を得るには、800〜1000℃の温度での高圧酸
化が適している。
酸化膜22をパイロジェネック酸化（Ｈ2＋Ｏ2）、ウエッ
ト酸化（Ｏ2＋Ｈ2Ｏ）スチーム酸化（Ｎ2＋Ｈ2Ｏ）又は
ドライ酸化により形成する。更に、積層欠陥等のない良
好な酸化膜を得るには、800〜1000℃の温度での高圧酸
化が適している。
酸化膜22は、ベース領域をイオン注入によって形成する
際のチャネリング防止および表面欠陥防止のために設け
られる。また、この工程でバックコートの酸化膜21は完
全に取り除かれる。
際のチャネリング防止および表面欠陥防止のために設け
られる。また、この工程でバックコートの酸化膜21は完
全に取り除かれる。
次に、レジスト23を塗布し、ベース領域となる部分を選
択的に除去する。［第２図（ｃ）］。
択的に除去する。［第２図（ｃ）］。
続いて、BF3を材料ガスとして生成されたＢ+イオン又は
BF2 +イオンをウエハへ打込む。この表面濃度は１×1015
〜５×1018cm-3、望ましくは１〜20×1016cm-3であり、
イオン注入量は７×1011〜１×1015cm-2、望ましくは１
×1012〜１×1014cm-2である。
BF2 +イオンをウエハへ打込む。この表面濃度は１×1015
〜５×1018cm-3、望ましくは１〜20×1016cm-3であり、
イオン注入量は７×1011〜１×1015cm-2、望ましくは１
×1012〜１×1014cm-2である。
こうしてイオンが注入されると、レジスト23を除去した
後、1000〜1100℃、Ｎ2雰囲気で熱拡散によってｐベー
ス領域３を所定の深さまで形成すると同時に、基板１の
表面に酸化膜24を厚く形成する。続いて、素子分離領域
６を形成する部分の酸化膜24を選択的に除去する［第２
図（ｄ）］。
後、1000〜1100℃、Ｎ2雰囲気で熱拡散によってｐベー
ス領域３を所定の深さまで形成すると同時に、基板１の
表面に酸化膜24を厚く形成する。続いて、素子分離領域
６を形成する部分の酸化膜24を選択的に除去する［第２
図（ｄ）］。
なお、ｐベース領域３の深さは、たとえば0.6〜１μｍ
程度である。
程度である。
なお、ベース領域３を形成する方法としては、BSGをウ
エハ上に堆積させて、1100〜1200℃の熱拡散によって不
純物Ｂを所定の深さまで拡散させて形成する方法もあ
る。
エハ上に堆積させて、1100〜1200℃の熱拡散によって不
純物Ｂを所定の深さまで拡散させて形成する方法もあ
る。
次に、素子分離領域６を形成するために、ここではn+の
拡散を行う。濃度としては1017〜1021cm-3が望ましく、
方法としては、POCl3からの拡散およびイオン注入法が
あるが、今回はPOCl3を用いた方法で良い結果が得られ
た。条件は、炉温850〜1000℃、POCl3バブル用のキャリ
アガス50〜200cc/min、処理時間10〜40分である。
拡散を行う。濃度としては1017〜1021cm-3が望ましく、
方法としては、POCl3からの拡散およびイオン注入法が
あるが、今回はPOCl3を用いた方法で良い結果が得られ
た。条件は、炉温850〜1000℃、POCl3バブル用のキャリ
アガス50〜200cc/min、処理時間10〜40分である。
こうして素子分離領域６およびベース領域３が形成され
ると、更に酸化工程を通して基板１上に厚い酸化膜９を
形成する。続いて、キャパシタ電極およびエミッタ領域
を形成する部分の酸化膜９を選択的に除去し、ゲート酸
化膜13および酸化膜13′を厚さ100〜1000Å形成する
［第２図（ｅ）］。
ると、更に酸化工程を通して基板１上に厚い酸化膜９を
形成する。続いて、キャパシタ電極およびエミッタ領域
を形成する部分の酸化膜９を選択的に除去し、ゲート酸
化膜13および酸化膜13′を厚さ100〜1000Å形成する
［第２図（ｅ）］。
その後、Asドープのポリシリコンを（Ｎ2＋SiH4＋As
H3）又は（Ｈ2＋SiH4＋AsH3）ガスでCVD法により堆積す
る。堆積温度は550〜900℃程度、厚さは2000〜7000Åで
ある。勿論、ノンドープのポリシリコンをCVD法で堆積
しておいて、その後As又はＰを拡散しても良い。こうし
て堆積したポリシリコン膜をフォトリソグラフィ工程で
部分的にエッチング除去し、キャパシタ電極としてのポ
リシリコン４を形成する。
H3）又は（Ｈ2＋SiH4＋AsH3）ガスでCVD法により堆積す
る。堆積温度は550〜900℃程度、厚さは2000〜7000Åで
ある。勿論、ノンドープのポリシリコンをCVD法で堆積
しておいて、その後As又はＰを拡散しても良い。こうし
て堆積したポリシリコン膜をフォトリソグラフィ工程で
部分的にエッチング除去し、キャパシタ電極としてのポ
リシリコン４を形成する。
続いて、イオン注入法により、エミッタ領域を形成する
部分に酸化膜13′を通して、As等の不純物イオンを打込
み、熱処理を行うことでｎ+エミッタ領域５を形成する
［第２図（ｆ）］。
部分に酸化膜13′を通して、As等の不純物イオンを打込
み、熱処理を行うことでｎ+エミッタ領域５を形成する
［第２図（ｆ）］。
なお、ここではイオン注入法によってエミッタ領域５を
形成したが、酸化膜を除去して、その開口部にポリシリ
コン４と同時にポリシリコンを堆積させ、熱処理によっ
てホリシリコン内のＰ又はAs等の不純物をｐベース領域
３へ拡散させてｎ+エミッタ領域５を形成しても良い。
形成したが、酸化膜を除去して、その開口部にポリシリ
コン４と同時にポリシリコンを堆積させ、熱処理によっ
てホリシリコン内のＰ又はAs等の不純物をｐベース領域
３へ拡散させてｎ+エミッタ領域５を形成しても良い。
次に、厚さ3000〜7000ÅのPSG膜又はSiO2膜８を上述の
ガス系のCVD法で堆積し、続いて、マスク合せ工程とエ
ッチング工程とによりポリシリコン４、エミッタ領域５
およびベース領域３上にコンタクトホールを開ける。こ
のコンタクトホールに電極７、15および配線16（Al、Al
-Si、Al-Cu-Si）等の金属）を真空蒸着又はスパッタリ
ングによって形成する。［第２図（ｇ）］。
ガス系のCVD法で堆積し、続いて、マスク合せ工程とエ
ッチング工程とによりポリシリコン４、エミッタ領域５
およびベース領域３上にコンタクトホールを開ける。こ
のコンタクトホールに電極７、15および配線16（Al、Al
-Si、Al-Cu-Si）等の金属）を真空蒸着又はスパッタリ
ングによって形成する。［第２図（ｇ）］。
続いて、PSG膜又はSiO2膜等の層間絶縁膜12をCVD法で厚
さ3000〜9000Å堆積させる。さらに遮光層（たとえばAl
等）10を厚さ2800〜5000Å堆積させ、受光部の部分をエ
ッチング除去する。
さ3000〜9000Å堆積させる。さらに遮光層（たとえばAl
等）10を厚さ2800〜5000Å堆積させ、受光部の部分をエ
ッチング除去する。
続いて、パッシベーション膜11（PSG膜又はSi3Ｎ4膜
等）をCVD法によって形成し、図示されていないが、ウ
エハ裏面にコレクタ電極（Al、Al-Si、Au等の金属）を
形成して、第１図に示す光電変換装置が完成する。
等）をCVD法によって形成し、図示されていないが、ウ
エハ裏面にコレクタ電極（Al、Al-Si、Au等の金属）を
形成して、第１図に示す光電変換装置が完成する。
第３図（ａ）は、本発明の他の実施例の平面図、第３図
（ｂ）は、そのB-B線断面図である。
（ｂ）は、そのB-B線断面図である。
同図において、ベース領域３は電極部の下に形成され、
受光部はn-エピタキシャル層２のみで構成されている。
このような場合であっても、n-エピタキシャル層２上に
複数のコンタクトホール30および31を設け、これらコン
タクトホールを介し、素子分離領域６上を通して金属等
の配線32を形成することで、n-エピタキシャル層２の内
部抵抗を低減させることができる。
受光部はn-エピタキシャル層２のみで構成されている。
このような場合であっても、n-エピタキシャル層２上に
複数のコンタクトホール30および31を設け、これらコン
タクトホールを介し、素子分離領域６上を通して金属等
の配線32を形成することで、n-エピタキシャル層２の内
部抵抗を低減させることができる。
なお、上記実施例では細長い連続したベース領域又はn-
エピタキシャル層２を配線によって短絡したが、勿論こ
れらに限定されるものではない。たとえば、n-エピタキ
シャル層が複数の箇所に分離され、一つの光センサセル
に受光部が複数個形成されている場合であっても、各n-
エピタキシャル層を配線で短絡し、内部抵抗を低減させ
ることができる。
エピタキシャル層２を配線によって短絡したが、勿論こ
れらに限定されるものではない。たとえば、n-エピタキ
シャル層が複数の箇所に分離され、一つの光センサセル
に受光部が複数個形成されている場合であっても、各n-
エピタキシャル層を配線で短絡し、内部抵抗を低減させ
ることができる。
［発明の効果］ 以上詳細に説明したように、本発明による光電変換装置
は、受光部を構成する領域の複数箇所を配線によって短
絡させたために、受光部を構成する領域の内部抵抗を大
幅に低減させることができ、高速動作を達成できるとと
もに、残像現象を防止することができる。さらに、光電
変換特性を低下させることなく微細化が可能となる。
は、受光部を構成する領域の複数箇所を配線によって短
絡させたために、受光部を構成する領域の内部抵抗を大
幅に低減させることができ、高速動作を達成できるとと
もに、残像現象を防止することができる。さらに、光電
変換特性を低下させることなく微細化が可能となる。
第１図（ａ）は、本発明による光電変換装置の第一実施
例の平面図、第１図（ｂ）は、そのA-A線断面図、 第２図（ａ）〜（ｈ）は、本実施例の製造工程図、 第３図（ａ）は、本発明の他の実施例の平面図、第３図
（ｂ）は、そのB-B線断面図、 第４図（ａ）は、従来の光電変換装置の平面図、第４図
（ｂ）は、そのＩ−Ｉ線断面図である。 １……ｎシリコン基板 ２……n-エピタキシャル層 ３……ｐベース領域 ４……ポリシリコン（キャパシタ電極） ５……n+エミッタ領域 ６……素子分離領域 16、32……配線
例の平面図、第１図（ｂ）は、そのA-A線断面図、 第２図（ａ）〜（ｈ）は、本実施例の製造工程図、 第３図（ａ）は、本発明の他の実施例の平面図、第３図
（ｂ）は、そのB-B線断面図、 第４図（ａ）は、従来の光電変換装置の平面図、第４図
（ｂ）は、そのＩ−Ｉ線断面図である。 １……ｎシリコン基板 ２……n-エピタキシャル層 ３……ｐベース領域 ４……ポリシリコン（キャパシタ電極） ５……n+エミッタ領域 ６……素子分離領域 16、32……配線
Claims (2)
- 【請求項１】Ｐ型又はＮ型のうち一方の導電型の半導体
領域の表面側に他方の導電型の半導体領域が間に素子分
離領域を介して配列されることにより、Ｐ型及びＮ型の
半導体領域を有する光電変換セルが複数設けられた光電
変換装置において、 前記光電変換セルの受光部は細長い形状とされ、該細長
い形状の受光部にある、前記Ｐ型又はＮ型の半導体領域
の長手方向に離間した複数箇所を、該素子分離領域上の
長手方向に配された配線によって短絡したことを特徴と
する光電変換装置。 - 【請求項２】一導電型の半導体よりなる第１及び第２の
主電極領域と反対導電型の半導体よりなる制御電極領域
とを含み、光によって発生したキャリアを前記制御電極
領域に蓄積し、該蓄積されたキャリアに基づく信号を浮
遊状態とされた前記第１の主電極領域側へ出力する光電
変換セルが複数設けられた光電変換装置において、 前記光電変換セルの受光部は細長い形状とされ、該細長
い形状の受光部にある、前記制御電極領域又は前記第２
の主電極領域の長手方向に離間した複数箇所を、配線に
よって短絡したことを特徴とする光電変換装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60126285A JPH0714041B2 (ja) | 1985-06-12 | 1985-06-12 | 光電変換装置 |
| US06/870,420 US4816889A (en) | 1985-06-12 | 1986-06-04 | Photoelectric conversion device |
| DE8686304482T DE3687151T2 (de) | 1985-06-12 | 1986-06-11 | Photoelektrischer wandler. |
| EP86304482A EP0206650B1 (en) | 1985-06-12 | 1986-06-11 | Photoelectric conversion device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60126285A JPH0714041B2 (ja) | 1985-06-12 | 1985-06-12 | 光電変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61285758A JPS61285758A (ja) | 1986-12-16 |
| JPH0714041B2 true JPH0714041B2 (ja) | 1995-02-15 |
Family
ID=14931428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60126285A Expired - Lifetime JPH0714041B2 (ja) | 1985-06-12 | 1985-06-12 | 光電変換装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4816889A (ja) |
| EP (1) | EP0206650B1 (ja) |
| JP (1) | JPH0714041B2 (ja) |
| DE (1) | DE3687151T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0719882B2 (ja) * | 1985-05-01 | 1995-03-06 | キヤノン株式会社 | 光電変換装置 |
| US5272345A (en) * | 1989-09-22 | 1993-12-21 | Ada Technologies, Inc. | Calibration method and apparatus for measuring the concentration of components in a fluid |
| JP2810526B2 (ja) * | 1989-11-21 | 1998-10-15 | キヤノン株式会社 | 光電変換装置及び該装置を搭載した装置 |
| US5241169A (en) * | 1989-11-21 | 1993-08-31 | Canon Kabushiki Kaisha | Photoelectric conversion device having an improved control electrode structure and apparatus equipped with same |
| EP0433007B1 (en) * | 1989-12-14 | 1997-03-12 | Canon Kabushiki Kaisha | Photoelectric converting device with improved resetting transistor and information processing apparatus utilizing the same |
| JP2708596B2 (ja) * | 1990-01-31 | 1998-02-04 | キヤノン株式会社 | 記録ヘッドおよびインクジェット記録装置 |
| EP0441635B1 (en) * | 1990-02-09 | 1995-05-24 | Canon Kabushiki Kaisha | Ink jet recording system |
| JP3061891B2 (ja) * | 1991-06-21 | 2000-07-10 | キヤノン株式会社 | 半導体装置の製造方法 |
| US5838176A (en) * | 1996-07-11 | 1998-11-17 | Foveonics, Inc. | Correlated double sampling circuit |
| WO2002027763A2 (en) | 2000-09-25 | 2002-04-04 | Foveon, Inc. | Active pixel sensor with noise cancellation |
| US6713796B1 (en) | 2001-01-19 | 2004-03-30 | Dalsa, Inc. | Isolated photodiode |
| US6534759B1 (en) * | 2001-09-10 | 2003-03-18 | National Semiconductor Corporation | Vertical photodetector with improved photocarrier separation and low capacitance |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4686554A (en) * | 1983-07-02 | 1987-08-11 | Canon Kabushiki Kaisha | Photoelectric converter |
-
1985
- 1985-06-12 JP JP60126285A patent/JPH0714041B2/ja not_active Expired - Lifetime
-
1986
- 1986-06-04 US US06/870,420 patent/US4816889A/en not_active Expired - Lifetime
- 1986-06-11 EP EP86304482A patent/EP0206650B1/en not_active Expired
- 1986-06-11 DE DE8686304482T patent/DE3687151T2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0206650B1 (en) | 1992-11-25 |
| US4816889A (en) | 1989-03-28 |
| EP0206650A1 (en) | 1986-12-30 |
| DE3687151T2 (de) | 1993-06-09 |
| DE3687151D1 (de) | 1993-01-07 |
| JPS61285758A (ja) | 1986-12-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |