JPH07335936A

JPH07335936A - 光電変換装置

Info

Publication number: JPH07335936A
Application number: JP6128771A
Authority: JP
Inventors: Hiraki Kozuka; 開小塚; Shigetoshi Sugawa; 成利須川
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1994-06-10
Filing date: 1994-06-10
Publication date: 1995-12-22

Abstract

(57)【要約】【目的】暗電流を低減し、高感度化を図る。【構成】少なくとも非単結晶半導体からなる光吸収層
１５、及びキャリア増倍層１４を有し、該キャリア増倍
層１４は、禁制帯幅Ｅｇ１からＥｇ１より大きい禁制帯
幅Ｅｇ２まで禁制帯幅が連続的に変化するグレーデット
層１７と組成分離層１８とを交互に配置した構成であっ
て、前記組成分離層１８を介して接する前記禁制帯幅Ｅ
ｇ２の領域と前記禁制帯幅Ｅｇ１の領域との間に、電界
印加時にキャリアをアバランシェ増倍させるに十分なエ
ネルギー段差を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は光電変換装置に関わり、
特にファクシミリ等のＯＡ機器の画像読み取りに用いら
れるラインセンサやエリアセンサ等の光電変換装置、及
び信号電荷蓄積部、信号読み出し回路、走査回路、駆動
回路などを形成した単結晶半導体回路基板上に光導電膜
を積層した光電変換装置として好適な光電変換装置に関
わるものである。

【０００２】

【従来の技術】非単結晶半導体を用いたＰＩＮ構造、ま
たはショットキ構造の光電変換素子は広く一般に知られ
ており、その中でも特にシリコンを主体とする非晶質半
導体や微結晶半導体は低温で作製可能であり、かつ大面
積化が容易であることから、１次元ラインセンサや積層
型固体撮像素子の光電変換部材として用いられている。

【０００３】特に固体撮像装置の分野においては、より
高性能で低価格の固体撮像装置が要求されているが、従
来から用いられている固体撮像装置としては、例えばＣ
ＣＤやＭＯＳ型固体撮像装置等のように受光素子部、信
号電荷蓄積部、信号読み出し回路、走査回路、信号処理
回路等の周辺回路を同一半導体基板上に形成したものが
主流である。一方、開口率向上による高感度化を目的と
して、上記の半導体回路を形成した基板上に光導電膜を
受光素子として積層した積層型固体撮像装置（例えば特
開昭４９−９１１１６号公報、特開昭５１−９６７２０
号公報）が提案されている。そしてさらなる高感度化を
目的として、非単結晶半導体のヘテロ接合のエネルギー
段差による衝突イオン化を利用した増幅型の光電変換装
置、及び積層型固体撮像装置が特開平３−２７８４８２
号公報に提案されている。図１０（ａ）はこの光電変換
装置の構造を示す概略的断面構造図、図１０（ｂ）はこ
の光電変換装置の無バイアス時の模式的なエネルギー帯
図、図１０（ｃ）はこの光電変換装置の逆バイアス時の
模式的なエネルギー帯図である。図１０（ｂ）におい
て、最小禁制帯幅はＥｇ１、最大禁制帯幅はＥｇ２で示
す。

【０００４】図１０（ａ）に示すように、増倍層とは独
立した光吸収層８１０と増倍層となる複数のグレーデッ
ド層８０１〜８０９とが、電荷注入阻止層となるｐ型半
導体層８１１とｎ型半導体層８１５とで挟まれ、ｐ型半
導体層８１１と電極８１３、ｎ型半導体層８１５と電極
８１４が電気的に接続されており、ガラス基板８１６上
に形成されている。

【０００５】その動作はキャリアのドリフトが充分起こ
る電圧を図１０（ｃ）のように印加し、光入射により光
吸収層８１０において発生したキャリアのうち電子を、
禁制帯幅が連続的に変化するグレーデッド層８０１にド
リフトさせる。ドリフトされた電子はエネルギー段差の
ある最大禁制帯と最小禁制帯のヘテロ接合部に達し、衝
突イオン化によるキャリア増倍を引き起こす。つまり、
この光電変換装置はヘテロ接合のエネルギー段差による
光キャリアの衝突イオン化を用いて光信号を低ノイズ増
幅するものであり、これまでの光電変換装置に比べて超
高感度なものとなっている。

【０００６】

【発明が解決しようとする課題】しかしながら、上記の
特開平３−２７８４８２号公報に提案されている光電変
換装置は光キャリア増倍に非晶質ＳｉＣ／非晶質ＳｉＧ
ｅのヘテロ接合で生じるエネルギー段差を利用してお
り、このヘテロ接合部を光キャリアが走行し、かつヘテ
ロ接合部で衝突イオン化を引き起こすような電界を印加
すると、ヘテロ界面の欠陥に起因する暗電流が増加する
ため改善が望まれる。この界面欠陥の生成メカニズムに
関しては明らかになっていないが、特にＣとＧｅが混在
することが主要因ではないかと考えられている。

【０００７】また、上記の特開平３−２７８４８２号公
報に提案されている光電変換装置の他の形態としてはヘ
テロ接合部に誘電率の小さい材料を挿入してその部分に
電界を集中させるような構成も提案されている（特開平
３−２７８４８２号公報、図８）が、この場合において
も低誘電率層を構成する材料中にＣを含む場合は同様に
ＣとＧｅの混在による暗電流が問題となってくる。（発明の目的）本発明は上記事情に基づいてなされたも
ので、その目的とするところは上述の非単結晶半導体ヘ
テロ接合を有する増幅型光電変換装置の暗電流を低減す
ることにある。

【０００８】

【課題を解決するための手段】上記の問題を解決するた
めに本発明は、少なくとも非単結晶半導体からなる光吸
収層、及びキャリア増倍層を有し、該キャリア増倍層
は、禁制帯幅Ｅｇ１からＥｇ１より大きい禁制帯幅Ｅｇ
２まで禁制帯幅が連続的に変化するグレーデット層と組
成分離層とを交互に配置した構成であって、前記組成分
離層を介して接する前記禁制帯幅Ｅｇ２の領域と前記禁
制帯幅Ｅｇ１の領域との間に、電界印加時にキャリアを
アバランシェ増倍させるに十分なエネルギー段差を有す
ることを特徴とする。

【０００９】

【作用】以下図８を用いて本発明の光電変換装置の構造
及びその作用を説明する。図８は本発明の光電変換装置
の逆バイアス時の模式的なエネルギー帯図であり、図８
（ａ）はグレーデット層の最大禁制帯幅が組成分離層の
禁制帯幅よりも小さな場合であり、（ｂ）はグレーデッ
ト層の最大禁制帯幅が組成分離層の禁制帯幅よりも大き
な場合である。

【００１０】この光電変換装置は以下のような作用をす
る。電荷注入阻止層６０９側から光を入射すると光吸収
層６０８で吸収された光は、光電変換が行われ、形成さ
れた電子−正孔対のうちの電子は各グレーデット層のヘ
テロ接合部のエネルギー段差によってイオン化を引き起
こし、新たな電子−正孔対を生成して増倍作用を生ず
る。当然のことながら、グレーデット層おのおのが同様
の作用をするために、増倍はその層数ｎに対して２ⁿ生
ずる。ここで組成分離層６１２はステップバック構造を
構成する最小禁制帯幅材料と最大禁制帯幅材料を組成的
に分離しており、従来技術で問題となっていたこのヘテ
ロ接合に起因する暗電流の発生を抑制する機能を有して
いる。図９は非晶質ＳｉＧｅ上に非晶質ＳｉＣをプラズ
マＣＶＤ法で形成したときのＧｅとＣの相互拡散をＳＩ
ＭＳ（二次イオン質量分析）で評価した結果である。こ
の結果から、８４％から１６％界面幅、すなわち界面の
急峻性を求めると約４０オングストローム程度となる。
しかしながら、この分析手法においては１次イオンのノ
ックオンとして２０オングストローム程度の広がりがあ
るため、実際の相互拡散領域は２０オングストローム程
度と考えられ、この領域がＣとＧｅの混在に起因する欠
陥領域となると推定できる。従って、暗電流を低減する
ためにはこの相互拡散の領域を極力小さくすることが必
要となり、発明者らの検討によると組成分離層は２０オ
ングストローム以上あれば暗電流低減に有効であること
が明らかになった。一方、この組成分離層はキャリア走
行、及びヘテロ接合部での衝突イオン化には影響を与え
ない程度の膜厚であることが好ましい。この場合、組成
分離層は電気的には影響がなく、従って、組成分離層を
用いることによる光電流や光応答特性の劣化はない。発
明者らの検討によると、具体的には組成分離層の膜厚が
１００オングストローム程度までは光電流の低下、光応
答の遅れはほとんど観測されなかったが、１００オング
ストロームを超えると特に光応答に顕著な劣化が見ら
れ、これは組成分離層がキャリア走行を妨げていること
に起因するものと考えられる。

【００１１】従って、組成分離層の膜厚としては２０オ
ングストローム以上、１００オングストローム以下が好
ましいのである。

【００１２】また、組成分離層の目的はＣとＧｅの混在
領域を低減することであるため、組成分離層を構成する
材料としてはＣとＧｅを含まないことが必要である。こ
の場合ＣとＧｅを含まないということは意図的にＣ、Ｇ
ｅを混入させないということであり、例えばコンタミネ
ーションや拡散等で微量に混入する場合は、本発明にお
いてはＣ、Ｇｅを含まないという範囲に含まれる。さら
に具体的には組成分離層中のＣ、Ｇｅ濃度は１％以下で
あることが好ましい。これらの材料に関しては、誘電
率、禁制帯幅、またグレーデット層を構成する材料との
エネルギー段差等の制限はなく、要は、グレーデット層
を構成する最小禁制帯幅と最大禁制帯幅とのヘテロ接合
部を組成的に分離し、かつキャリア走行性や増倍率に影
響を及ぼさないようにその禁制帯幅、膜厚を選べば良
い。例えば組成分離層の禁制帯幅がグレーデット層を構
成する最大禁制帯幅よりも大きな場合は組成分離層中を
キャリアがトンネルにより走行できるような膜厚を設定
すればよく、また組成分離層の禁制帯幅がグレーデット
層を構成する最大禁制帯幅よりも小さな場合は組成分離
層の厚さをキャリアの平均自由走行距離以下に設定する
ことにより、キャリアはエネルギーを失うことなくグレ
ーデット層の最大禁制帯幅領域から最小禁制帯幅領域に
走行して最小禁制帯幅領域中で衝突イオン化を引き起こ
すため、増倍率や光応答特性には影響を及ぼさないので
ある。

【００１３】具体的に組成分離層として好ましい材料と
しては、例えば非晶質ＳｉＯ、非晶質ＳｉＮ、非晶質Ｓ
ｉＯＮ、非晶質Ｓｉなどがあげられる。

【００１４】一方、従来技術においてはヘテロ界面の界
面欠陥に起因する暗電流については何も開示されておら
ず、本発明者らによって初めてその問題、及び解決手法
が明らかになったのである。

【００１５】上記光電変換装置を構成する光吸収層６０
８、及び増倍層６０７は、低温で形成でき半導体回路基
板上への積層に有利であることから非単結晶半導体材料
を用いることが好ましい。具体的には水素及び／または
ハロゲン元素により補償された非晶質Ｓｉ、非晶質Ｓｉ
Ｇｅ、非晶質ＳｉＣなどである。このように素子の構成
材料が非単結晶半導体材料であるため、プラズマＣＶＤ
法などで、低温（例えば２００〜３００℃）で作成する
ことが可能で、かつ禁制帯幅の制御も組成変調等が容易
にできるため、ステップバック構造の増倍層も比較的容
易にできるだけでなく、熱などによる原子の拡散等が抑
制されて比較的確かなステップバック構造が実現でき、
多層に積層する上で有利である。さらに、増倍層は連続
的に禁制帯幅が変化する場合について述べたが、階段状
に変化させても構わない。また、光吸収層は禁制帯幅が
一定であっても、連続的に変化していてもよい。

【００１６】

【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。〔実施例１〕以下、図１（ａ）（ｂ）を用いて本発明の
光電変換装置の第１実施例を説明する。図１（ａ）は本
発明の光電変換装置の断面図、図１（ｂ）は逆バイアス
印加時のエネルギー帯図である。ガラス基板１１上に電
極としてＣｒ電極１２を１０００オングストロームスパ
ッタで形成し、次に容量結合型プラズマＣＶＤ装置を用
いて電荷注入阻止層であるｎ⁺非晶質Ｓｉ１３を１００
０オングストローム、増倍層１４を１７５０オングスト
ローム、光吸収層である非晶質Ｓｉ１５を６０００オン
グストローム、電荷注入阻止層であるｐ⁺非晶質Ｓｉ１
６を５００オングストローム連続的に形成する。ここで
増倍層１４はグレーデット層１７及び組成分離層１８を
５段積層した構造を有している。グレーデット層１７は
非晶質ＳｉＣから非晶質ＳｉＧｅへと連続的な禁制帯幅
を有するように炭素とシリコン、またはゲルマニウムと
シリコンの組成比を連続的に変化させることにより実現
できる。この増倍層１４は以下に示す方法で作製する。
原料ガスにはＳｉＨ₄、ＧｅＨ₄、ＣＨ₄、Ｈ₂、Ｏ₂
を用い、おのおの独立したマスフローコントローラー
（以下、ＭＦＣと略す）で流量制御をして成膜室に供給
する。さらに、このＭＦＣはコンピュータにより制御さ
れ、所望の禁制帯幅のプロファイルを得ることができる
ようにガス流量を調節することが可能である。まず最初
に原料ガスとして、ＳｉＨ₄、Ｏ₂を用いて組成分離層
の非晶質ＳｉＯを堆積し放電を停止させ容器内を真空引
きする。続いて原料ガスとして、ＳｉＨ₄、ＣＨ₄、Ｈ
₂を用いて堆積を始め、堆積を始めると同時にＣＨ₄の
流量を、一定の割合で減少させる。ＣＨ₄の流量が０に
なったならば、今度はＧｅＨ₄を一定の割合で増加させ
る。そして、グレーデット層１７が所望の膜厚に達した
ら放電を停止させる。すなわち、所望の組成変化層の膜
厚に対して所望の禁制帯幅のプロファイルが得られるよ
うにＧｅＨ₄及びＣＨ₄の流量を制御するわけである。
本実施例においては組成分離層１８の厚さは約５０オン
グストローム、禁制帯幅Ｅｇ３は３．７ｅＶであり、グ
レーデット層１７の１層当りの厚さは約３００オングス
トローム、最小禁制帯幅Ｅｇ１は１．４ｅＶ、最大禁制
帯幅Ｅｇ２は２．９ｅＶである。上述のように増倍層、
光吸収層、電荷注入阻止層を連続的に作製したのち、透
明電極としてＩＴＯ２０をスパッタリング法により形成
し、最後にフォトリソグラフィー法で画素分離を行い本
発明の構成を得ることができる。

【００１７】本発明の光電変換装置と、従来の組成分離
層１８が無い光電変換装置を比較したところ、光電流の
増倍率が２０倍になるバイアス印加時の暗電流は、本発
明の光電変換装置が従来の光電流の光電変換装置に対し
て約１／２となり、本発明の有効性が確認された。ま
た、光応答特性については両者とも同程度であった。〔実施例２〕以下、図２を用いて本発明の第２実施例を
説明する。本実施例においては本発明の光電変換装置を
光導電膜としてＣＣＤ上に積層した積層型固体撮像装置
を示している。

【００１８】最初にｐ型単結晶シリコン基板１０１にチ
ャネルストッパとなるｐ⁺領域３０１、及び蓄積ダイオ
ード３０２、垂直ＣＣＤ３０３となるｎ領域を形成す
る。続いて通常のＣＣＤ作成プロセスを用いてゲート酸
化膜、及びポリシリコン電極を形成する。続いて層間絶
縁膜となる酸化膜を形成して蓄積ダイオード上にコンタ
クト孔を開け、第１画素電極３１１を形成し、さらに層
間絶縁膜を堆積したエッチバック法により平坦化し、第
２画素電極３１２を形成する。ここでエッチバック法と
いうのはＲＩＥを用いてレジストとシリコン酸化膜との
エッチングレートが等しくなるような条件でエッチング
を行いシリコン酸化膜の平坦化を行う手法のことであ
る。次に容量結合型プラズマＣＶＤ装置を用いて増倍層
３０７、光吸収層３０８、及び電荷注入阻止層３０９を
形成する。ここで増倍層３０７は、非晶質ＳｉＣから非
晶質ＳｉＧｅへと連続的な禁制帯幅を有するように炭素
とシリコン、またはゲルマニウムとシリコン組成比を連
続的に変化させたグレーデット層３１７、及び組成分離
層の非晶質ＳｉＮ３１８を３層積層している。本実施例
においては増倍層３０７を構成するグレーデット層の１
層当りの厚さが約２００オングストローム、最小禁制帯
幅Ｅｇ１が１．４ｅＶ、最大禁制帯幅Ｅｇ２が３．０ｅ
Ｖ、組成分離層の厚さが３０オングストローム、禁制帯
幅が２．９ｅＶである。続いて原料ガスからＳｉＨ₄及
びＨ₂を選んで光吸収層である非晶質シリコン３０８を
１μｍ作製し、その後、原料ガスにＢ₂Ｈ₆を加えて電
荷注入阻止層であるｐ型微結晶Ｓｉ３０９を５００オン
グストローム作製する。上述のように増倍層、光吸収
層、電荷注入阻止層を連続的に作製したのち、最後に透
明電極としてＩＴＯ３１０をスパッタリング法により形
成し、本発明の構成を得ることができる。

【００１９】尚、上記実施例ではＣＣＤ半導体回路を形
成した基板を用いたが、本発明の固体撮像装置はＣＣＤ
半導体回路基板に限らず、例えばＭＯＳ、ＳＩＴ、バイ
ポーラ等のデバイスを形成した半導体回路基板を用いて
もよい。〔実施例３〕以下、図３を用いて本発明の第３実施例を
説明する。本実施例においてはＭＯＳトランジスタを形
成した半導体回路基板上に本発明の光電変換装置を光導
電膜として積層した積層型固体撮像装置である。

【００２０】本実施例では信号読み出し回路がＭＯＳト
ランジスタであること、組成分離層として非晶質ＳｉＯ
Ｎを用いていること以外は実施例２とほぼ同様である。
ｐ型単結晶シリコン基板１０１にチャネルストッパとな
るｐ⁺領域（不図示）、及びソースとなるｎ領域２０
２、ドレインとなるｎ領域２０３を形成する。尚、２０
２のｎ領域は蓄積容量も兼ねている。続いてゲート酸化
膜、ゲート電極となるポリシリコンを形成し、層間絶縁
膜堆積後、ドレイン領域にコンタクト孔を開けて読み出
し電極３１３を形成、さらに層間絶縁膜を堆積しソース
領域にコンタクト孔を開けて第１画素電極３１１を形成
し、続いて層間絶縁膜を堆積して平坦化を行い、第１画
素電極３１１に接続する第２画素電極３１２を形成す
る。その後、増倍層３０７、光吸収層３０８、及び電荷
注入阻止層２０９を形成する。ここで増倍層３０７につ
いては、非晶質ＳｉＣから非晶質ＳｉＧｅへと連続的な
禁制帯幅を有するように炭素とシリコン、またはゲルマ
ニウムとシリコンの組成比を連続的に変化させたグレー
デット層２１１、及び組成分離層の非晶質ＳｉＯＮ２１
２を３層積層した構造であり、光吸収層３０８は非晶質
シリコン、電荷注入阻止層２０９はｐ型微結晶Ｓｉであ
る。増倍層、光吸収層、電荷注入阻止層を連続的に作製
したのち、最後に透明電極３１０としてＩＴＯをスパッ
タリング法により形成し、本発明の構成を得ることがで
きる。〔実施例４〕本実施例は半導体回路基板としてバイポー
ラ型固体撮像装置を用い、その上に本発明の光電変換装
置を光導電膜として積層した例である。図４は本発明の
実施例の受光部付近の概略的断面図、図５は１画素の等
価回路図、図６は本装置全体の等価回路及びブロック等
価回路図である。図４において、ｎ型シリコン基板５０
１上にエピタキシャル成長によりコレクタ領域となるｎ
^-層５０２が形成され、その中にｐベース領域５０３、
更にｎ⁺エミッタ領域５０４が形成されバイポーラトラ
ンジスタを構成している。このｐベース領域は隣接画素
と分離されており、また水平方向に隣接するｐベース領
域との間には酸化膜５０５を挟んでゲート電極５０６が
形成されている。従って隣接するｐベース領域５０３を
各々ソース・ドレイン領域としてｐチャンネルＭＯＳト
ランジスタが構成されている。ゲート電極５０６はｐベ
ース領域５０３の電位を制御するためのキャパシタとし
ても働いている。

【００２１】更に、絶縁層５０７を形成した後、エミッ
タ電極５０８を形成する。その後、絶縁層５０９を形成
して平坦化を行う。続いて絶縁層５０７、５０９、及び
酸化膜５０５をエッチングしてｐベース領域５０３に接
続する画素電極を形成する。次に、高周波プラズマＣＶ
Ｄ法により、増倍層３０７としてグレーデット層５１
１、及び非晶質ＳｉＯ５１０を３層、光吸収層として非
晶質Ｓｉ３０８を、電荷注入阻止層としてｎ型微結晶Ｓ
ｉ５１４を連続成膜し、透明電極３１０のＩＴＯを形成
する。ここで、グレーデット層は非晶質ＳｉＧｅ〜非晶
質ＳｉＮとし、この場合は正孔を増倍するようなポテン
シャルプロファイルとなっている。また、コレクタ電極
５１６は基板５０１の裏面にオーミック接続されてい
る。

【００２２】従って、１画素の等価回路は図５のように
結晶シリコンで構成されるバイポーラトランジスタ７３
１のベースにｐチャンネルＭＯＳトランジスタ７３２と
キャパシタ７３３、及び光電変換素子７３４が接続さ
れ、ベースに電位を与えるための端子７３５とｐチャン
ネルＭＯＳトランジスタ７３２及びキャパシタ７３３を
駆動するための端子７３６とセンサ電極７３７とエミッ
タ電極７３８、コレクタ電極７３９とで表される。

【００２３】図６は図４、図５に示した１画素セル７４
０を３×３の２次元マトリックス配置した回路構成図で
ある。同図において、１画素セル７４０のコレクタ電極
７４１は全画素にそれぞれ設けられ、センサ電極７４２
も全画素にそれぞれ設けられている。また、ＰＭＯＳト
ランジスタのゲート電極、及びキャパシタ電極は行ごと
に駆動配線７４３、７４３′、７４３″と接続され、垂
直シフトレジスタ（Ｖ．Ｓ．Ｒ）７４４と接続されてい
る。また、エミッタ電極は列ごとに信号読み出しのため
の垂直配線７４６、７４６′、７４６″と接続されてい
る。垂直配線７４６、７４６′、７４６″はそれぞれ垂
直配線の電荷をリセットするためのスイッチ７４７、７
４７′、７４７″と読み出しスイッチ７５０、７５
０′、７５０″に接続されている。リセットスイッチ７
４７、７４７′、７４７″のゲート電極は垂直リセット
パルスを印加するための端子７４８に共通接続され、ま
た、ソース電極は垂直ラインリセット電圧を印加するた
めの端子７４９に接続されている。読み出しスイッチ７
５０、７５０′、７５０″のゲート電極はそれぞれ配線
７５１、７５１′、７５１″を介して水平シフトレジス
タ（Ｈ．Ｓ．Ｒ）７５２に接続されており、またドレイ
ン電極は水平読み出し配線７５３を介して出力アンプ７
５７に接続されている。水平読み出し配線７５３は水平
読み出し配線の電荷をリセットするためのスイッチ７５
４に接続されている。

【００２４】リセットスイッチ７５４は水平配線リセッ
トパルスを印加するための端子７５５と水平配線リセッ
ト電圧を印加するための端子７５６に接続される。そし
て出力アンプ７５７の出力は端子７５８から取り出され
る。

【００２５】以下図４、図６を用いて動作を簡単に説明
する。

【００２６】図４の光吸収層３０８で入射された光が吸
収され、発生したキャリアが増倍層３０７で増倍されベ
ース領域５０３内に蓄積される。図６の垂直シフトレジ
スタ７４４から出力される駆動パルスが駆動配線７４３
に現れるとキャパシタを介してベース電位が上昇し１行
目の画素から光量に応じた信号電荷が垂直配線７４６、
７４６′、７４６″にそれぞれ取り出される。

【００２７】次に水平シフトレジスタ７５２から走査パ
ルスが７５１、７５１′、７５１″に順次出力される
と、スイッチ７５０、７５０′、７５０″が順にＯＮ、
ＯＦＦ制御され、信号がアンプ７５７を通して出力端子
７５８に取り出される。この際リセットスイッチ７５４
はスイッチ７５０、７５０′、７５０″が順番にＯＮ動
作する間にＯＮ状態となり、水平配線７５３の残留電荷
を除去している。

【００２８】次に垂直ラインリセットスイッチ７４７、
７４７′、７４７″がＯＮ状態となり垂直配線７４６、
７４６′、７４６″の残留電荷が除去される。そして垂
直シフトレジスタ７４４から駆動配線７４３に負方向の
パルスが印加されると１行目の各画素のｐＭＯＳトラン
ジスタがＯＮ状態となり、各画素のベース残留電荷が除
去され初期化される。

【００２９】次に垂直シフトレジスタ７４４から出力さ
れる駆動パルスが駆動配線７４３′に現れ、２行目の画
素信号が同様に取り出される。次に３行目の画素の信号
電荷の取り出しも同様に行われる。

【００３０】以上の動作を繰り返すことにより本装置は
動作する。〔実施例５〕以下、図７（ａ）（ｂ）を用いて本発明の
光電変換装置の第５実施例を説明する。図７（ａ）は本
発明の光電変換装置の断面図、図７（ｂ）は逆バイアス
印加時のエネルギー帯図である。なお、本実施例は組成
分離層以外は実施例１で示した構成と同一であるので、
同一構成部材については同一符号を付する。図７に示す
ように、ガラス基板１１上に電極としてＣｒ電極１２を
１０００オングストロームスパッタで形成し、次に容量
結合型プラズマＣＶＤ装置を用いて電荷注入阻止層であ
るｎ⁺非晶質Ｓｉ１３を１０００オングストローム、増
倍層１４を１６５０オングストローム、光吸収層である
非晶質Ｓｉ１５を６０００オングストローム、電荷注入
阻止層であるｐ⁺非晶質Ｓｉ１６を５００オングストロ
ーム連続的に形成する。ここで増倍層１４はグレーデッ
ト層１７、及び組成分離層１８８を５段積層した構造を
有している。本実施例においては組成分離層１８８は非
晶質Ｓｉ、厚さは約３０オングストローム、禁制帯幅は
１．７ｅＶとしている。また、グレーデット層１７の１
層当りの厚さは約３００オングストローム、最小禁制帯
幅Ｅｇ１は１．４ｅＶ、最大禁制帯幅Ｅｇ２は２．９ｅ
Ｖである。上述のように増倍層、光吸収層、電荷注入阻
止層を連続的に作製したのち、透明電極としてＩＴＯ２
０をスパッタリング法により形成し、最後にフォトリソ
グラフィー法で画素分離を行い本発明の構成を得ること
ができる。

【００３１】

【発明の効果】以上に述べたように本発明の光電変換装
置により低暗電流、高感度の光電変換装置、及び積層型
固体撮像装置の供給が可能となる。

【図面の簡単な説明】

【図１】（ａ）は本発明の光電変換装置の第１実施例で
ある断面構造の概略図、（ｂ）は逆バイアス時の模式的
なエネルギー帯図である。

【図２】本発明の光電変換装置の第２実施例を示す断面
図である。

【図３】本発明の光電変換装置の第３実施例を示す断面
図である。

【図４】本発明の光電変換装置の第４実施例を示す断面
図である。

【図５】図４の光電変換装置の１画素の等価回路図であ
る。

【図６】図４、図５に示した１画素セルをマトリックス
配置した回路構成図である。

【図７】（ａ）は本発明の光電変換装置の第５実施例で
ある断面構造の概略図、（ｂ）は逆バイアス時の模式的
なエネルギー帯図である。

【図８】本発明の光電変換装置の逆バイアス時の模式的
なエネルギー帯図であり、（ａ）はグレーデット層の最
大禁制帯幅＜組成分離層の禁制帯幅の場合、（ｂ）はグ
レーデット層の最大禁制帯幅＞組成分離層の禁制帯幅の
場合を示すエネルギー帯図である。

【図９】非晶質ＳｉＧｅ／非晶質ＳｉＣヘテロ界面のＳ
ＩＭＳ分析によるＣ、Ｇｅの相互拡散を示す図である。

【図１０】（ａ）は従来の光電変換装置の構造を示す概
略的断面構造図、（ｂ）はその光電変換装置の無バイア
ス時の模式的なエネルギー帯図、（ｃ）はその光電変換
装置の逆バイアス時の模式的なエネルギー帯図である。

【符号の説明】

１１ガラス基板１２Ｃｒ電極１３ｎ⁺非晶質Ｓｉ１４増倍層１５ｉ型非晶質Ｓｉ１６ｐ⁺非晶質Ｓｉ１７グレーデット層（非晶質ＳｉＣ〜非晶質ＳｉＧ
ｅ）１８組成分離層（非晶質ＳｉＯ）２０ＩＴＯ１０１ｐ型単結晶シリコン基板１８８組成分離層（非晶質Ｓｉ）２０２ソース（蓄積ダイオード）２０３ドレイン２０９ｐ型微結晶Ｓｉ２１１グレーデット層（非晶質ＳｉＣ〜非晶質ＳｉＧ
ｅ）２１２組成分離層（非晶質ＳｉＯＮ）３０１ｐ⁺ 領域３０２蓄積ダイオード３０３垂直ＣＣＤ３０７増倍層３０８ｉ型非晶質シリコン３０９ｐ型微結晶Ｓｉ３１０透明電極（ＩＴＯ）３１１第１画素電極３１２第２画素電極３１３読み出し電極３１７グレーデット層（非晶質ＳｉＣ〜非晶質ＳｉＧ
ｅ）３１８組成分離層（非晶質ＳｉＮ）５０１ｎ型シリコン基板５０２ｎ^-層５０３ｐベース領域５０４ｎ⁺エミッタ領域５０５酸化膜５０６ゲート電極５０７絶縁層５０８エミッタ電極５０９絶縁層５１０非晶質ＳｉＯ５１１グレーデット層（非晶質ＳｉＮ〜非晶質ＳｉＧ
ｅ）５１４ｎ型微結晶Ｓｉ５１６コレクタ電極６０７増倍層６０８光吸収層６０９電荷注入阻止層６１２組成分離層７３１バイポーラトランジスタ７３２ＰチャンネルＭＯＳトランジスタ７３３キャパシタ７３４光電変換素子７３５端子７３６端子７３７センサ電極７３８エミッタ電極７３９コレクタ電極７４０１画素セル７４１コレクタ電極７４２センサ電極７４３、７４３′、７４３″ 駆動配線７４４垂直シフトレジスタ（Ｖ．Ｓ．Ｒ）７４５配線７４６、７４６′、７４６″ 垂直配線７４７、７４７′、７４７″ リセットスイッチ７４８端子７４９端子７５０、７５０′、７５０″ 読み出しスイッチ７５１、７５１′、７５１″ 配線７５２水平シフトレジスタ（Ｈ．Ｓ．Ｒ）７５３水平読み出し配線７５４リセットスイッチ７５５端子７５６端子７５７アンプ７５８端子

Claims

【特許請求の範囲】

【請求項１】少なくとも非単結晶半導体からなる光吸
収層、及びキャリア増倍層を有し、該キャリア増倍層
は、禁制帯幅Ｅｇ１からＥｇ１より大きい禁制帯幅Ｅｇ
２まで禁制帯幅が連続的に変化するグレーデット層と組
成分離層とを交互に配置した構成であって、前記組成分離層を介して接する前記禁制帯幅Ｅｇ２の領
域と前記禁制帯幅Ｅｇ１の領域との間に、電界印加時に
キャリアをアバランシェ増倍させるに十分なエネルギー
段差を有する光電変換装置。
【請求項２】電気的信号を蓄積する蓄積部と電気的信
号を読み出すための読み出し手段とを有する半導体回路
基板上に請求項１に記載の光電変換装置を積層したこと
を特徴とする光電変換装置。
【請求項３】上記グレーデット層の禁制帯幅Ｅｇ１の
領域は主としてシリコン、ゲルマニウム、水素からな
り、禁制帯幅Ｅｇ２の領域は主としてシリコン、炭素、
水素からなり、上記組成分離層は炭素、ゲルマニウムを
含まないことを特徴とする請求項１に記載の光電変換装
置。
【請求項４】上記組成分離層の膜厚は２０オングスト
ローム以上１００オングストローム以下であることを特
徴とする請求項３に記載の光電変換装置。
【請求項５】上記組成分離層は主としてシリコンと水
素、及び酸素、窒素のうち少なくとも１つからなること
を特徴とする請求項３に記載の光電変換装置。
【請求項６】上記組成分離層は主としてシリコン、水
素からなることを特徴とする請求項３に記載の光電変換
装置。