JPH04261071A - 光電変換装置 - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、フォトダイオ−ドなど
の半導体受光素子、特に高速読み取りが必要な機器に使
用される半導体受光素子から構成される光電変換装置に
関するものである。
の半導体受光素子、特に高速読み取りが必要な機器に使
用される半導体受光素子から構成される光電変換装置に
関するものである。
【０００２】
【従来の技術】光を情報信号の媒体とする映像情報シス
テム、光通信、その他の産業、民生分野において、光信
号を電気信号に変換する半導体受光素子は最も重要で基
本的な構成要素の一つであり、既に数多くの構成のもの
が実用化されている。
テム、光通信、その他の産業、民生分野において、光信
号を電気信号に変換する半導体受光素子は最も重要で基
本的な構成要素の一つであり、既に数多くの構成のもの
が実用化されている。
【０００３】そして、この受光素子の光電変換特性とし
ては、一般に、高い信号対雑音比（高Ｓ／Ｎ比）を持ち
、高感度の読み取りが実現できること、高速応答速度を
持つことなどが要求されている。加えて、上記受光素子
には、高速ファクシミリ、イメ−ジスキャナ、複写機な
どの画像処理装置の入力素子として、装置の小型化にと
もなう密着型の形態が望まれ、大面積の素子アレイの形
成が要求されている。また、産業監視用、民生用のビデ
オカメラなどに使用されるＣＣＤなどのエリアセンサと
して、上記受光素子は、画素の高密度化にともない出力
が小さくなるという事情のため、できるだけ画素面積を
大きく保つ必要がある。これらの事情から、光電変換装
置については、信号処理回路部と受光素子を積層構造で
形成し、面積を有効に使う方向で技術開発が進められて
いる。
ては、一般に、高い信号対雑音比（高Ｓ／Ｎ比）を持ち
、高感度の読み取りが実現できること、高速応答速度を
持つことなどが要求されている。加えて、上記受光素子
には、高速ファクシミリ、イメ−ジスキャナ、複写機な
どの画像処理装置の入力素子として、装置の小型化にと
もなう密着型の形態が望まれ、大面積の素子アレイの形
成が要求されている。また、産業監視用、民生用のビデ
オカメラなどに使用されるＣＣＤなどのエリアセンサと
して、上記受光素子は、画素の高密度化にともない出力
が小さくなるという事情のため、できるだけ画素面積を
大きく保つ必要がある。これらの事情から、光電変換装
置については、信号処理回路部と受光素子を積層構造で
形成し、面積を有効に使う方向で技術開発が進められて
いる。
【０００４】このような要求を満たす光電変換装置とし
ては、非晶質シリコンを材料とするＰＩＮ構造のフォト
ダイオ−ドなどが有望である。
ては、非晶質シリコンを材料とするＰＩＮ構造のフォト
ダイオ−ドなどが有望である。
【０００５】
【発明が解決しようとする課題】しかしながら、このＰ
ＩＮ構造のフォトダイオ−ドは、各層とも非晶質シリコ
ンで形成するのが最も簡単な形態であるが、Ｐ層または
Ｎ層という不純物層の機能として重要な少数キャリアの
ブロッキングによる暗電流の低減、及び低残像性を両立
させることが困難である。
ＩＮ構造のフォトダイオ−ドは、各層とも非晶質シリコ
ンで形成するのが最も簡単な形態であるが、Ｐ層または
Ｎ層という不純物層の機能として重要な少数キャリアの
ブロッキングによる暗電流の低減、及び低残像性を両立
させることが困難である。
【０００６】この点について、図３の従来例を基に具体
的に説明する。すなわち、図３において、符号５１はガ
ラス基板、５２はＣｒなどの電極、５３はＮ型非晶質シ
リコンカ−バイト、５４はＩ型非晶質シリコン、５５は
Ｐ型非晶質シリコンカ−バイト、５６は透明電極である
。この従来例の場合、Ｐ型及びＮ型半導体層がＩ型半導
体層よりもワイドギャップの材料から構成されているた
め、電極から注入される少数キャリアを有効に阻止でき
、暗電流を低減できる。しかしながら、Ｐ型半導体層と
Ｉ型半導体層との界面にはエネルギ−バンド不連続、及
び異種材料どうしの接合による界面トラップ準位が生じ
ており、これらの界面にキャリアがトラップされ、これ
が残像の原因となってしまう。
的に説明する。すなわち、図３において、符号５１はガ
ラス基板、５２はＣｒなどの電極、５３はＮ型非晶質シ
リコンカ−バイト、５４はＩ型非晶質シリコン、５５は
Ｐ型非晶質シリコンカ−バイト、５６は透明電極である
。この従来例の場合、Ｐ型及びＮ型半導体層がＩ型半導
体層よりもワイドギャップの材料から構成されているた
め、電極から注入される少数キャリアを有効に阻止でき
、暗電流を低減できる。しかしながら、Ｐ型半導体層と
Ｉ型半導体層との界面にはエネルギ−バンド不連続、及
び異種材料どうしの接合による界面トラップ準位が生じ
ており、これらの界面にキャリアがトラップされ、これ
が残像の原因となってしまう。
【０００７】従って、低残像性を重視すると、上記界面
にはエネルギ−バンド不連続及びトラップ準位がないこ
とが望ましい。そこで、Ｐ型及びＮ型半導体層とも、Ｉ
層と同材質の非晶質シリコンをベ−スとして作成される
試みもなされている。これによれば、上記界面のエネル
ギ−バンド不連続及びトラップ準位はなくなるが、この
場合はド−ピング効率があまり上がらず、注入電流が増
加してしまい、暗電流の増加をまねいてしまっている。
にはエネルギ−バンド不連続及びトラップ準位がないこ
とが望ましい。そこで、Ｐ型及びＮ型半導体層とも、Ｉ
層と同材質の非晶質シリコンをベ−スとして作成される
試みもなされている。これによれば、上記界面のエネル
ギ−バンド不連続及びトラップ準位はなくなるが、この
場合はド−ピング効率があまり上がらず、注入電流が増
加してしまい、暗電流の増加をまねいてしまっている。
【０００８】
【発明の目的】本発明は、上記事情に基いてなされたも
ので、Ｉ層との界面にエネルギ−バンド不連続及びトラ
ップ準位が生じないことで低残像性を実現でき、しかも
、ド−ピング効率を高くできて、電極からの注入電流を
有効に阻止できるようにした光電変換装置を提供するこ
とを目的とするものである。
ので、Ｉ層との界面にエネルギ−バンド不連続及びトラ
ップ準位が生じないことで低残像性を実現でき、しかも
、ド−ピング効率を高くできて、電極からの注入電流を
有効に阻止できるようにした光電変換装置を提供するこ
とを目的とするものである。
【０００９】
【課題を解決するための手段】このため、本発明では、
非晶質半導体より成るＩ層、及び該Ｉ層を挟持するよう
に設けた電荷注入阻止層を有するＰＩＮ構造を成してい
る光電変換装置において、上記電荷注入阻止層が上記Ｉ
層に接するＰ型乃至Ｎ型の非晶質半導体層と、Ｐ型乃至
Ｎ型の微結晶構造を含む半導体層とからなる。
非晶質半導体より成るＩ層、及び該Ｉ層を挟持するよう
に設けた電荷注入阻止層を有するＰＩＮ構造を成してい
る光電変換装置において、上記電荷注入阻止層が上記Ｉ
層に接するＰ型乃至Ｎ型の非晶質半導体層と、Ｐ型乃至
Ｎ型の微結晶構造を含む半導体層とからなる。
【００１０】なお、光電変換素子として、大面積、低温
薄膜形成できるという点で、上記非晶質半導体層が水素
を含む非晶質シリコンであるとよい。
薄膜形成できるという点で、上記非晶質半導体層が水素
を含む非晶質シリコンであるとよい。
【００１１】また、電荷注入阻止層に添加される不純物
としては、Ｐ型制御に対しては周期律表の第ＩＩＩ 族
原子、Ｎ型制御に対しては第Ｖ 族原子が使用される。 具体的には、第ＩＩＩ 族原子としてはＢ（硼素）、Ａ
ｌ（アルミニウム）、Ｇａ（ガリウム）、Ｉｎ（インジ
ウム）、Ｔｌ（タリウム）などを挙げることができ、特
に好ましくはＢ及びＧａである。また、第Ｖ 族原子と
してはＰ（燐）、Ａｓ（砒素）、Ｓｂ（アンチモン）、
Ｂｉ（ビスマス）などが挙げられるが、特に好ましくは
Ｐ及びＳｂである。
としては、Ｐ型制御に対しては周期律表の第ＩＩＩ 族
原子、Ｎ型制御に対しては第Ｖ 族原子が使用される。 具体的には、第ＩＩＩ 族原子としてはＢ（硼素）、Ａ
ｌ（アルミニウム）、Ｇａ（ガリウム）、Ｉｎ（インジ
ウム）、Ｔｌ（タリウム）などを挙げることができ、特
に好ましくはＢ及びＧａである。また、第Ｖ 族原子と
してはＰ（燐）、Ａｓ（砒素）、Ｓｂ（アンチモン）、
Ｂｉ（ビスマス）などが挙げられるが、特に好ましくは
Ｐ及びＳｂである。
【００１２】なお、本発明の中で使用している上述の「
微結晶構造」とは、数１０Åから数１００Åの粒径の微
小な結晶粒が非晶質中に混在した構造と定義する。なお
、結晶粒の粒径は、Ｘ線回折法およびラマン分光法など
により求めることができる。
微結晶構造」とは、数１０Åから数１００Åの粒径の微
小な結晶粒が非晶質中に混在した構造と定義する。なお
、結晶粒の粒径は、Ｘ線回折法およびラマン分光法など
により求めることができる。
【００１３】
【作 用】このように、半導体の荷電注入阻止層（不
純物層）がＩ層と同じ材質で、しかもこれに隣接して配
置されているので、Ｉ層に印加された電界により不純物
層に侵入してきた空乏層が禁制帯幅拡大の元素を含む不
純物層に到達しないような膜厚にでき、このため、積層
のときの上記不純物層の膜厚設定で、残像の悪化と光感
度の低下を招かない。
純物層）がＩ層と同じ材質で、しかもこれに隣接して配
置されているので、Ｉ層に印加された電界により不純物
層に侵入してきた空乏層が禁制帯幅拡大の元素を含む不
純物層に到達しないような膜厚にでき、このため、積層
のときの上記不純物層の膜厚設定で、残像の悪化と光感
度の低下を招かない。
【００１４】なお、上記膜厚をｄｕｃとすると、ｄｕｃ
＝｛ε・（ＶＲ ＋φＢＩ）｝／ｑ・Ｎ・ｄＩ
上式を満足する膜厚が必要な最低の膜厚であり、換言
すれば、最適の膜厚で、これはセンサの駆動電圧の最大
値を考慮して定めれば良い。
＝｛ε・（ＶＲ ＋φＢＩ）｝／ｑ・Ｎ・ｄＩ
上式を満足する膜厚が必要な最低の膜厚であり、換言
すれば、最適の膜厚で、これはセンサの駆動電圧の最大
値を考慮して定めれば良い。
【００１５】ここで、ｄＩ ：Ｉ層膜厚Ｎ：不純物濃度
（活性化したもの） ε：不純物層の誘電率 ＶＲ ：印加電圧 φＢＩ：ＰＩＮ接合のビルトインポテンシャルｑ：単位
電荷 例えば、ｄＩ ＝１μｍ、Ｎ＝１０１８ｃｍ−３、ＶＲ
＝５Ｖとすると、必要な最低の膜厚は約４０Åとなる
。
（活性化したもの） ε：不純物層の誘電率 ＶＲ ：印加電圧 φＢＩ：ＰＩＮ接合のビルトインポテンシャルｑ：単位
電荷 例えば、ｄＩ ＝１μｍ、Ｎ＝１０１８ｃｍ−３、ＶＲ
＝５Ｖとすると、必要な最低の膜厚は約４０Åとなる
。
【００１６】なお、ここで透明電極として用いられる材
質にはＩＴＯ、Ｓｎ Ｏ２ 、Ｚｎ Ｏ２ などがあり
、また、下部電極としてはＣｒ 、Ａｌ、Ｔｉ など通
常使用される金属電極であれば良く、その他、高濃度不
純物を添加して構成されるＮ型あるいはＰ型のポリシリ
コン膜を用いてもよい。また、基板に半導体基板を用い
る場合には、半導体基板内に形成した、高濃度不純物層
を被着した絶縁層に、コンタクトホ−ルを開け、これを
介して下部電極を使用することができる。
質にはＩＴＯ、Ｓｎ Ｏ２ 、Ｚｎ Ｏ２ などがあり
、また、下部電極としてはＣｒ 、Ａｌ、Ｔｉ など通
常使用される金属電極であれば良く、その他、高濃度不
純物を添加して構成されるＮ型あるいはＰ型のポリシリ
コン膜を用いてもよい。また、基板に半導体基板を用い
る場合には、半導体基板内に形成した、高濃度不純物層
を被着した絶縁層に、コンタクトホ−ルを開け、これを
介して下部電極を使用することができる。
【００１７】
【実施例】以下、本発明の実施例を図面を参照して、具
体的に説明する。
体的に説明する。
【００１８】図１には本発明の光電変換装置の一例が示
されている。ここでは、先ず、コ−ニング社製の＃７０
５９のガラス基板１１上にＣｒ膜をスパッタリング法に
より２０００Åを堆積し、続いて、通常のフォトリソグ
ラフィ−法を用いて所望の形状にエッチングし、フォト
ダイオ−ドの下部電極１２を形成する。次に、容量結合
型ＣＶＤ装置を用いて、基板温度を３００Ｏ Ｃにセッ
トして、Ｓｉ Ｈ４ を６ＳＣＣＭ、Ｈ２ の希釈１０
％のＰＨ３ を２４ＳＣＣＭ、Ｈ２ を４５０ＳＣＣＭ
、導入し、ガス圧を２．０Ｔｏｒｒの条件で高周波０．
５Ｗ／ｃｍ２ で１５分放電し、微結晶を含むＮ型非晶
質シリコン層１３を約２５０Å堆積し、続いて同じく容
量結合型ＣＶＤ装置で基板温度を３００Ｏ Ｃにセット
して、Ｓｉ Ｈ４ を１２ＳＣＣＭ、Ｈ２ の希釈１０
％のＰＨ３ を６ＳＣＣＭ、Ｈ２ を３００ＳＣＣＭ、
導入し、ガス圧を１．２Ｔｏｒｒの条件で高周波０．０
３Ｗ／ｃｍ２ で１分放電し、Ｎ型非晶質シリコン層１
４を約１００Å堆積し、Ｎ型電荷阻止層を完成する。
されている。ここでは、先ず、コ−ニング社製の＃７０
５９のガラス基板１１上にＣｒ膜をスパッタリング法に
より２０００Åを堆積し、続いて、通常のフォトリソグ
ラフィ−法を用いて所望の形状にエッチングし、フォト
ダイオ−ドの下部電極１２を形成する。次に、容量結合
型ＣＶＤ装置を用いて、基板温度を３００Ｏ Ｃにセッ
トして、Ｓｉ Ｈ４ を６ＳＣＣＭ、Ｈ２ の希釈１０
％のＰＨ３ を２４ＳＣＣＭ、Ｈ２ を４５０ＳＣＣＭ
、導入し、ガス圧を２．０Ｔｏｒｒの条件で高周波０．
５Ｗ／ｃｍ２ で１５分放電し、微結晶を含むＮ型非晶
質シリコン層１３を約２５０Å堆積し、続いて同じく容
量結合型ＣＶＤ装置で基板温度を３００Ｏ Ｃにセット
して、Ｓｉ Ｈ４ を１２ＳＣＣＭ、Ｈ２ の希釈１０
％のＰＨ３ を６ＳＣＣＭ、Ｈ２ を３００ＳＣＣＭ、
導入し、ガス圧を１．２Ｔｏｒｒの条件で高周波０．０
３Ｗ／ｃｍ２ で１分放電し、Ｎ型非晶質シリコン層１
４を約１００Å堆積し、Ｎ型電荷阻止層を完成する。
【００１９】次に、同じく容量結合型ＣＶＤ装置で基板
温度を３００ＯＣにセットして、Ｓｉ Ｈ４ を３０Ｓ
ＣＣＭ、Ｈ２を３０ＳＣＣＭ、導入し、ガス圧を０．３
Ｔｏｒｒの条件で高周波０．２Ｗ／ｃｍ２ で７５分間
放電し、Ｉ型非晶質シリコン層１５を約８０００Å堆積
し、光吸収層を完成する。
温度を３００ＯＣにセットして、Ｓｉ Ｈ４ を３０Ｓ
ＣＣＭ、Ｈ２を３０ＳＣＣＭ、導入し、ガス圧を０．３
Ｔｏｒｒの条件で高周波０．２Ｗ／ｃｍ２ で７５分間
放電し、Ｉ型非晶質シリコン層１５を約８０００Å堆積
し、光吸収層を完成する。
【００２０】更に同じく容量結合型ＣＶＤ装置を用いて
、基板温度を３００Ｏ Ｃにセットして、Ｓｉ Ｈ４
を１２ＳＣＣＭ、Ｈ２ の希釈１０％のＢ２ Ｈ６ を
３ＳＣＣＭ、Ｈ２ を３００ＳＣＣＭ、導入し、ガス圧
を１．２Ｔｏｒｒの条件で高周波０．０３Ｗ／ｃｍ２
で１分間放電し、Ｐ型非晶質シリコン層１６を約１００
Å堆積し、続いて同じく容量結合型ＣＶＤ装置で基板温
度を３００Ｏ Ｃにセットして、Ｓｉ Ｈ４ を６ＳＣ
ＣＭ、Ｈ２ の希釈１０％のＢ２ Ｈ６ を１２ＳＣＣ
Ｍ、Ｈ２ を４５０ＳＣＣＭ導入し、ガス圧を２．０Ｔ
ｏｒｒの条件で高周波０．５Ｗ／ｃｍ２ で１５分放電
し、微結晶を含むＰ型非晶質半導体層１７を約２５０Å
堆積し、Ｐ型電荷阻止層を完成する。
、基板温度を３００Ｏ Ｃにセットして、Ｓｉ Ｈ４
を１２ＳＣＣＭ、Ｈ２ の希釈１０％のＢ２ Ｈ６ を
３ＳＣＣＭ、Ｈ２ を３００ＳＣＣＭ、導入し、ガス圧
を１．２Ｔｏｒｒの条件で高周波０．０３Ｗ／ｃｍ２
で１分間放電し、Ｐ型非晶質シリコン層１６を約１００
Å堆積し、続いて同じく容量結合型ＣＶＤ装置で基板温
度を３００Ｏ Ｃにセットして、Ｓｉ Ｈ４ を６ＳＣ
ＣＭ、Ｈ２ の希釈１０％のＢ２ Ｈ６ を１２ＳＣＣ
Ｍ、Ｈ２ を４５０ＳＣＣＭ導入し、ガス圧を２．０Ｔ
ｏｒｒの条件で高周波０．５Ｗ／ｃｍ２ で１５分放電
し、微結晶を含むＰ型非晶質半導体層１７を約２５０Å
堆積し、Ｐ型電荷阻止層を完成する。
【００２１】このあと、スパッタリング法によりＩＴＯ
を７００Åを堆積し、続いて、通常のフォトリソグラフ
ィ−法を用いて所望の形状にエッチングし、上部透明電
極１８を形成する。
を７００Åを堆積し、続いて、通常のフォトリソグラフ
ィ−法を用いて所望の形状にエッチングし、上部透明電
極１８を形成する。
【００２２】上記のようにして作成されたフォトダイオ
−ドについて特性を測定したところ、５Ｖの逆バイアス
印加時の暗電流は約３×１０−１１ Ａ／ｃｍ２ 程度
と低く抑えられ、また、蓄積動作モ−ドでレセット時間
μｓで残像を測定したところ第１フィ−ルドで約０．５
％と低く抑えられることを確認できた。
−ドについて特性を測定したところ、５Ｖの逆バイアス
印加時の暗電流は約３×１０−１１ Ａ／ｃｍ２ 程度
と低く抑えられ、また、蓄積動作モ−ドでレセット時間
μｓで残像を測定したところ第１フィ−ルドで約０．５
％と低く抑えられることを確認できた。
【００２３】次に、上記実施例に示した光電変換装置を
、本発明者らが既に特開昭６３−２７８２６９ 号公報
に提案した走査回路、読出し回路上に積層した態様につ
いて具体的に説明する。
、本発明者らが既に特開昭６３−２７８２６９ 号公報
に提案した走査回路、読出し回路上に積層した態様につ
いて具体的に説明する。
【００２４】図２（ａ） において、ｎ型シリコン基板
７０１上にエピタキシャル成長によりコレクタ領域とな
るｎ− 層７０２が形成され、その中にｐベース領域７
０３、さらにｎ＋ エミッタ領域７０４が形成されバイ
ポーラトランジスタを構成している。
７０１上にエピタキシャル成長によりコレクタ領域とな
るｎ− 層７０２が形成され、その中にｐベース領域７
０３、さらにｎ＋ エミッタ領域７０４が形成されバイ
ポーラトランジスタを構成している。
【００２５】ｐベース領域７０３は隣接画素と分離され
ており、また、水平方向に隣接するｐベース領域との間
には酸化膜７０５を挟んでゲート電極７０６が形成され
ている。したがって隣接するｐベース領域７０３を各々
ソース・ドレイン領域としてｐチャンネルＭＯＳトラン
ジスタが構成されている。ゲート電極７０６はｐベース
領域７０３の電位を制御するためのキャパシタとしても
働いている。
ており、また、水平方向に隣接するｐベース領域との間
には酸化膜７０５を挟んでゲート電極７０６が形成され
ている。したがって隣接するｐベース領域７０３を各々
ソース・ドレイン領域としてｐチャンネルＭＯＳトラン
ジスタが構成されている。ゲート電極７０６はｐベース
領域７０３の電位を制御するためのキャパシタとしても
働いている。
【００２６】さらに、絶縁層７０７を形成した後、エミ
ッタ電極７０８、およびベース電極７０８’を形成する
。
ッタ電極７０８、およびベース電極７０８’を形成する
。
【００２７】その後、絶縁層７０９を形成し、続いて電
極７１１を形成し、画素ごとに分離する。ここで電極７
１１は電極７０８’と電気的に接続している。更に、微
結晶を含むＮ型非晶質シリコン層７１２を形成し、画素
毎に分離し、次いでＮ型非晶質シリコン層７１３を形成
し、画素毎に分離して、Ｎ型電荷注入阻止層を構成する
。続いて、Ｉ型非晶質シリコン層７１４を形成し、光吸
収層を構成し、更にＰ型非晶質シリコン層７１５、微結
晶を含むＰ型非晶質シリコン層７１６を形成して、Ｐ型
電荷注入阻止層を構成する。そして、最後に透明電極７
１７を形成する。また、コレクタ電極７１８が基板７０
１の裏面にオ−ミック接続されている。
極７１１を形成し、画素ごとに分離する。ここで電極７
１１は電極７０８’と電気的に接続している。更に、微
結晶を含むＮ型非晶質シリコン層７１２を形成し、画素
毎に分離し、次いでＮ型非晶質シリコン層７１３を形成
し、画素毎に分離して、Ｎ型電荷注入阻止層を構成する
。続いて、Ｉ型非晶質シリコン層７１４を形成し、光吸
収層を構成し、更にＰ型非晶質シリコン層７１５、微結
晶を含むＰ型非晶質シリコン層７１６を形成して、Ｐ型
電荷注入阻止層を構成する。そして、最後に透明電極７
１７を形成する。また、コレクタ電極７１８が基板７０
１の裏面にオ−ミック接続されている。
【００２８】したがって、一画素の等価回路は図２（ｂ
） のように、結晶シリコンで構成されるバイポーラト
ランジスタ７３１のベースに、ｐチャンネルＭＯＳトラ
ンジスタ７３２とキャパシタ７３３及び実施例１と同様
の光電変換装置７３４が接続され、ベースに電位を与え
るための端子７３５と、ｐチャンネルＭＯＳトランジス
タ７３２およびキャパシタ７３３を駆動するための端子
７３６と、センサ電極７３７と、エミッタ電極７３８、
コレクタ電極７３９とで表わされる。
） のように、結晶シリコンで構成されるバイポーラト
ランジスタ７３１のベースに、ｐチャンネルＭＯＳトラ
ンジスタ７３２とキャパシタ７３３及び実施例１と同様
の光電変換装置７３４が接続され、ベースに電位を与え
るための端子７３５と、ｐチャンネルＭＯＳトランジス
タ７３２およびキャパシタ７３３を駆動するための端子
７３６と、センサ電極７３７と、エミッタ電極７３８、
コレクタ電極７３９とで表わされる。
【００２９】図２（ｃ） は図２（ａ） および図２（
ｂ） で示した一画素セル７４０を３×３の２次元マト
リックス配置した回路構成図である。
ｂ） で示した一画素セル７４０を３×３の２次元マト
リックス配置した回路構成図である。
【００３０】同図において、一画素セル７４０のコレク
タ電極７４１は全画素にそれぞれ設けられ、センサ電極
７４２も全画素にそれぞれ設けられている。また、ＰＭ
ＯＳトランジスタのゲート電極およびキャパシタ電極は
行ごとに駆動配線７４３，７４３’，７４３’’と接続
され、垂直シフトトランジスタ（Ｖ．Ｓ．Ｒ） ７４４
と接続されている。またエミッタ電極は列ごとに信号読
出しのための垂直配線７４６，７４６’，７４６’’と
接続されている。垂直配線７４６，７４６’ ，７４６
’’はそれぞれ垂直配線の電荷をリセットするためのス
イッチ７４７， ７４７’，７４７’’と読出しスイッ
チ７５０， ７５０’，７５０’’に接続されている。 リセットスイッチ７４７， ７４７’，７４７’’のゲ
ート電極は垂直配線リセットパルスを印加するための端
子７４８に共通接続され、また、ソース電極は垂直ライ
ンリセット電圧を印加するための端子７４９に共通接続
されている。読出しスイッチ７５０， ７５０’，７５
０’’のゲート電極はそれぞれ配線７５１， ７５１’
，７５１’’を介して水平シフトレジスタ（Ｈ．Ｓ．Ｒ
） ７５２に接続されており、またドレイン電極は水平
読出し配線７５３を介して出力アンプ７５７に接続され
ている。 水平読出し配線７５３は水平読出し配線の電荷をリセッ
トするためのスイッチ７５４に接続されている。
タ電極７４１は全画素にそれぞれ設けられ、センサ電極
７４２も全画素にそれぞれ設けられている。また、ＰＭ
ＯＳトランジスタのゲート電極およびキャパシタ電極は
行ごとに駆動配線７４３，７４３’，７４３’’と接続
され、垂直シフトトランジスタ（Ｖ．Ｓ．Ｒ） ７４４
と接続されている。またエミッタ電極は列ごとに信号読
出しのための垂直配線７４６，７４６’，７４６’’と
接続されている。垂直配線７４６，７４６’ ，７４６
’’はそれぞれ垂直配線の電荷をリセットするためのス
イッチ７４７， ７４７’，７４７’’と読出しスイッ
チ７５０， ７５０’，７５０’’に接続されている。 リセットスイッチ７４７， ７４７’，７４７’’のゲ
ート電極は垂直配線リセットパルスを印加するための端
子７４８に共通接続され、また、ソース電極は垂直ライ
ンリセット電圧を印加するための端子７４９に共通接続
されている。読出しスイッチ７５０， ７５０’，７５
０’’のゲート電極はそれぞれ配線７５１， ７５１’
，７５１’’を介して水平シフトレジスタ（Ｈ．Ｓ．Ｒ
） ７５２に接続されており、またドレイン電極は水平
読出し配線７５３を介して出力アンプ７５７に接続され
ている。 水平読出し配線７５３は水平読出し配線の電荷をリセッ
トするためのスイッチ７５４に接続されている。
【００３１】リセットスイッチ７５４は水平配線リセッ
トバルスを印加するための端子７５５と水平配線リセッ
ト電圧を印加するための端子７５６に接続される。
トバルスを印加するための端子７５５と水平配線リセッ
ト電圧を印加するための端子７５６に接続される。
【００３２】最後にアンプ７５７の出力は端子７５８か
らとり出される。
らとり出される。
【００３３】以下、図２（ａ） 〜図２（ｃ） を用い
て動作を簡単に説明する。
て動作を簡単に説明する。
【００３４】図２（ａ） の光吸収層７１４で入射され
た光が吸収され、発生したキャリアがベース領域７０３
内に蓄積される。
た光が吸収され、発生したキャリアがベース領域７０３
内に蓄積される。
【００３５】図２（ｃ） の垂直シフトレジスタから出
力される駆動パルスが駆動配線７４３に現われると、キ
ャパシタを介してベース電位が上昇し、１行目の画素か
ら光量に応じた信号電荷が垂直配線７４６， ７４６’
，７４６’’にそれぞれとり出される。
力される駆動パルスが駆動配線７４３に現われると、キ
ャパシタを介してベース電位が上昇し、１行目の画素か
ら光量に応じた信号電荷が垂直配線７４６， ７４６’
，７４６’’にそれぞれとり出される。
【００３６】次に、水平シフトレジスタ７５２から走査
パルスが７５１， ７５１’，７５１’’に順次出力さ
れると、スイッチ７５０， ７５０’，７５０’’が順
にＯＮ，ＯＦＦ制御され、信号がアンプ７５７を通して
出力端子７５８にとり出される。この際リセットスイッ
チ７５４はスイッチ７５０， ７５０’，７５０’’が
順番にＯＮ動作する間にＯＮ状態となり、水平配線７５
３の残留電荷を除去している。
パルスが７５１， ７５１’，７５１’’に順次出力さ
れると、スイッチ７５０， ７５０’，７５０’’が順
にＯＮ，ＯＦＦ制御され、信号がアンプ７５７を通して
出力端子７５８にとり出される。この際リセットスイッ
チ７５４はスイッチ７５０， ７５０’，７５０’’が
順番にＯＮ動作する間にＯＮ状態となり、水平配線７５
３の残留電荷を除去している。
【００３７】次に垂直ラインリセットスイッチ７４７，
７４７’，７４７’’がＯＮ状態となり、垂直配線７
４６，７４６’ ，７４６’’の残留電荷が除去される
。そして垂直シフトレジスタ７４４から駆動配線７４３
に負方向のパルスが印加されると一行目の各画素のＰＭ
ＯＳトランジスタがＯＮ状態となり、各画素のベース残
留電荷が除去され、初期化される。
７４７’，７４７’’がＯＮ状態となり、垂直配線７
４６，７４６’ ，７４６’’の残留電荷が除去される
。そして垂直シフトレジスタ７４４から駆動配線７４３
に負方向のパルスが印加されると一行目の各画素のＰＭ
ＯＳトランジスタがＯＮ状態となり、各画素のベース残
留電荷が除去され、初期化される。
【００３８】次に垂直シフトレジスタ７４４から出力さ
れる駆動パルスが駆動配線７４３’に現われ、２行目の
画素の信号電荷が、同様にとり出される。
れる駆動パルスが駆動配線７４３’に現われ、２行目の
画素の信号電荷が、同様にとり出される。
【００３９】次に３行目の画素の信号電荷のとり出しも
同様に行われる。
同様に行われる。
【００４０】以上の動作を繰り返すことにより本装置は
動作をする。
動作をする。
【００４１】なお、以上説明した実施例では、本発明者
等の発明による回路例を示したが、本装置を一般に知ら
れる光電変換装置の回路に適用しても構わない。
等の発明による回路例を示したが、本装置を一般に知ら
れる光電変換装置の回路に適用しても構わない。
【００４２】
【発明の効果】本発明は、以上説明したようになり、非
晶質半導体を用いたフォトダイオ−ドなどの暗電流特性
、残像特性を両方とも同時に改善できる。
晶質半導体を用いたフォトダイオ−ドなどの暗電流特性
、残像特性を両方とも同時に改善できる。
【図１】本発明の光電変換装置の一実施例を示す概略的
な断面構造図である。
な断面構造図である。
【図２（ａ） 】本発明の光電変換装置の別の実施例の
受光部付近の概略的断面図である。
受光部付近の概略的断面図である。
【図２（ｂ） 】１画素の等価回路である。
【図２（ｃ） 】本光電変換装置の全体の等価回路及び
ブロック図である。
ブロック図である。
【図３】従来例を示す概略断面図である。
１１ ガラス基板
１２ 下部電極
１３ Ｎ型非晶質シリコン
１４ Ｎ型非晶質シリコン
１５ Ｉ型非晶質シリコン
１６、１７ Ｐ型非晶質シリコン１８
上部透明電極 ７０１ ｎ型シリコン基板 ７０２ ｎ− 層 ７０３ ｐベ−ス領域 ７０４ ｎ＋ エミッタ領域７０５
酸化膜 ７０６ ゲ−ト電極 ７０７ 絶縁層 ７０８ エミッタ電極 ７０８´ ベ−ス電極 ７０９ 絶縁層 ７１１ 画素電極 ７１２ ｎ型非晶質シリコン７１３
ｎ型非晶質シリコン７１４ Ｉ型非晶質
シリコン７１５、７１６ Ｐ型非晶質シリコ
ン７１７ 透明電極 ７１８ コレクタ電極 ７３１ バイポ−ラトランジスタ７３２
ｐチャンネルＭＯＳトランジスタ７３３
キャパシタ ７３４ 光電変換装置 ７３５、７３６ 端子 ７３７ センサ電極 ７３８ エミッタ電極 ７３９ コレクタ電極 ７４０ 一画素セル ７４１ コレクタ電極 ７４２ センサ電極 ７４３、７４３´、７４３″ 駆動配線７４
４ 垂直シフトレジスタ（ＶＳＲ）７４６、
７４６´、７４６″ 垂直配線７４７、７４
７´、７４７″ リセットスイッチ７５０、
７５０´、７５０″ 読出しスイッチ７５１
、７５１´、７５１″ 配線７５２
水平シフトレジスタ（ＨＳＲ）７５３
水平読出し配線 ７５４ リセットスイッチ ７５５ 端子 ７５６ 端子 ７５７ アンプ ７５８ 端子
上部透明電極 ７０１ ｎ型シリコン基板 ７０２ ｎ− 層 ７０３ ｐベ−ス領域 ７０４ ｎ＋ エミッタ領域７０５
酸化膜 ７０６ ゲ−ト電極 ７０７ 絶縁層 ７０８ エミッタ電極 ７０８´ ベ−ス電極 ７０９ 絶縁層 ７１１ 画素電極 ７１２ ｎ型非晶質シリコン７１３
ｎ型非晶質シリコン７１４ Ｉ型非晶質
シリコン７１５、７１６ Ｐ型非晶質シリコ
ン７１７ 透明電極 ７１８ コレクタ電極 ７３１ バイポ−ラトランジスタ７３２
ｐチャンネルＭＯＳトランジスタ７３３
キャパシタ ７３４ 光電変換装置 ７３５、７３６ 端子 ７３７ センサ電極 ７３８ エミッタ電極 ７３９ コレクタ電極 ７４０ 一画素セル ７４１ コレクタ電極 ７４２ センサ電極 ７４３、７４３´、７４３″ 駆動配線７４
４ 垂直シフトレジスタ（ＶＳＲ）７４６、
７４６´、７４６″ 垂直配線７４７、７４
７´、７４７″ リセットスイッチ７５０、
７５０´、７５０″ 読出しスイッチ７５１
、７５１´、７５１″ 配線７５２
水平シフトレジスタ（ＨＳＲ）７５３
水平読出し配線 ７５４ リセットスイッチ ７５５ 端子 ７５６ 端子 ７５７ アンプ ７５８ 端子
Claims (2)
- 【請求項１】非晶質半導体より成るＩ層、及び該Ｉ層を
挟持するように設けた電荷注入阻止層を有するＰＩＮ構
造を成している光電変換装置において、上記電荷注入阻
止層が上記Ｉ層に接するＰ型乃至Ｎ型の非晶質半導体層
とＰ型乃至Ｎ型の微結晶構造を含む半導体層とからなる
ことを特徴とする光電変換装置。 - 【請求項２】上記非晶質半導体層が水素を含む非晶質シ
リコンであることを特徴とする請求項１に記載の光電変
換装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3012595A JPH04261071A (ja) | 1991-01-11 | 1991-01-11 | 光電変換装置 |
| DE69211164T DE69211164T2 (de) | 1991-01-11 | 1992-01-10 | Photoelektrischer Umwandler und Bildverarbeitungseinrichtung, die von diesem Gebrauch macht |
| EP92100361A EP0494691B1 (en) | 1991-01-11 | 1992-01-10 | Photoelectric converting device and image processing apparatus utilizing the same |
| CA002059176A CA2059176C (en) | 1991-01-11 | 1992-01-10 | Photoelectric converting device and image processing apparatus utilizing the same |
| US08/161,441 US5414275A (en) | 1991-01-11 | 1993-12-06 | Photoelectric converting device and image processing apparatus utilizing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3012595A JPH04261071A (ja) | 1991-01-11 | 1991-01-11 | 光電変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04261071A true JPH04261071A (ja) | 1992-09-17 |
Family
ID=11809706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3012595A Pending JPH04261071A (ja) | 1991-01-11 | 1991-01-11 | 光電変換装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5414275A (ja) |
| EP (1) | EP0494691B1 (ja) |
| JP (1) | JPH04261071A (ja) |
| CA (1) | CA2059176C (ja) |
| DE (1) | DE69211164T2 (ja) |
Cited By (3)
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|---|---|---|---|---|
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