JP2000133792A - 相互接続構造を含む能動画素センサ - Google Patents
相互接続構造を含む能動画素センサInfo
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Abstract
(57)【要約】
【課題】電気接続の信頼性を高めることができるよう構
成される能動画素センサを提供する。 【解決手段】基板２０上に形成される相互接続構造４
２、４３は、その頂側の面に沿ってＮ型の材料によって
形成される画素電極４４の各々に対して接続される導電
性ビア５２、５４を含む。画素電極４４上にはＩ層４６
が成膜され、更にその上にＰ型層４８が形成される。Ｐ
型層４８は、Ｐ型層４８及びＩ層４６を覆うように配置
される透明導電体５０によって相互接続構造４２、４３
の導電性ビア５６に電気的に接続される。
成される能動画素センサを提供する。 【解決手段】基板２０上に形成される相互接続構造４
２、４３は、その頂側の面に沿ってＮ型の材料によって
形成される画素電極４４の各々に対して接続される導電
性ビア５２、５４を含む。画素電極４４上にはＩ層４６
が成膜され、更にその上にＰ型層４８が形成される。Ｐ
型層４８は、Ｐ型層４８及びＩ層４６を覆うように配置
される透明導電体５０によって相互接続構造４２、４３
の導電性ビア５６に電気的に接続される。
Description
【０００１】
【発明の属する技術分野】本発明は、概略ＰＩＮフォト
ダイオード能動画素センサに関し、特に、本発明は、高
性能ＰＩＮダイオードセンサ及び集積回路のための特徴
的な相互接続構造に関する。
ダイオード能動画素センサに関し、特に、本発明は、高
性能ＰＩＮダイオードセンサ及び集積回路のための特徴
的な相互接続構造に関する。
【０００２】
【従来の技術】イメージセンサ又は光感応センサのアレ
イは、イメージセンサが受けた光の強さを検出する。イ
メージセンサは、ほぼイメージセンサが受けた光の強さ
に比例した振幅を有する電子信号を生成する。イメージ
センサは、光学画像を一組の電子信号に変換することが
できる。この電子信号は、イメージセンサが受けた光の
色の強さを表すことができる。画像処理を可能にするた
めに、電子信号は調整されてサンプリング可能となる。
イは、イメージセンサが受けた光の強さを検出する。イ
メージセンサは、ほぼイメージセンサが受けた光の強さ
に比例した振幅を有する電子信号を生成する。イメージ
センサは、光学画像を一組の電子信号に変換することが
できる。この電子信号は、イメージセンサが受けた光の
色の強さを表すことができる。画像処理を可能にするた
めに、電子信号は調整されてサンプリング可能となる。
【０００３】イメージセンサと信号処理回路との集積化
は、その集積化によって画像処理システムの小型化と簡
略化が可能になるためにますます重要になってきてい
る。イメージセンサをアナログ及びディジタル信号処理
回路と共に集積化することにより、電子画像システムを
低価格で且つ小型にし、消費電力を少なくすることがで
きる。
は、その集積化によって画像処理システムの小型化と簡
略化が可能になるためにますます重要になってきてい
る。イメージセンサをアナログ及びディジタル信号処理
回路と共に集積化することにより、電子画像システムを
低価格で且つ小型にし、消費電力を少なくすることがで
きる。
【０００４】沿革的には、イメージセンサは主に電荷結
合素子（ＣＣＤ）であった。ＣＣＤは比較的小さく、高
いフィルファクタを提供することができる。しかしなが
ら、ＣＣＤは、ディジタル及びアナログ回路と共に集積
化することがきわめて困難である。更に、ＣＣＤは大量
の電力を消費し、画像スミアリング問題の影響を受け
る。
合素子（ＣＣＤ）であった。ＣＣＤは比較的小さく、高
いフィルファクタを提供することができる。しかしなが
ら、ＣＣＤは、ディジタル及びアナログ回路と共に集積
化することがきわめて困難である。更に、ＣＣＤは大量
の電力を消費し、画像スミアリング問題の影響を受け
る。
【０００５】ＣＣＤセンサの代わりに、能動画素センサ
が使用できる。能動画素センサは、標準的なＣＭＯＳプ
ロセスを使用して製造することができる。従って、能動
画素センサは、ディジタル及びアナログ信号処理回路と
共に容易に集積化可能である。更に、ＣＭＯＳ回路は、
電力消費量が少ない。
が使用できる。能動画素センサは、標準的なＣＭＯＳプ
ロセスを使用して製造することができる。従って、能動
画素センサは、ディジタル及びアナログ信号処理回路と
共に容易に集積化可能である。更に、ＣＭＯＳ回路は、
電力消費量が少ない。
【０００６】図１は、従来技術となるイメージセンサの
アレイの断面を示す。このイメージセンサのアレイは、
基板１０上に配置されたＰＩＮダイオードセンサを含
む。相互接続構造１２は、ＰＩＮダイオードのＮ型層１
４に電気的に接続される。Ｎ型層１４の上にＩ層（又は
イントリンシック層）１６が形成される。Ｉ層１６の上
にＰ型層１８が形成される。Ｐ型層１８、Ｉ層１６及び
Ｎ型層１４が、ＰＩＮダイオードセンサのアレイを構成
する。第１の導電性ビア２０は第１のダイオードセンサ
を基板１０に接続し、第２の導電性ビア２２は、第２の
ダイオードセンサを基板１０に電気接続する。ダイオー
ドセンサのアレイ上に透明導電体層（又は透明電極）２
４が配置される。透明導電体層２４には導電性リード２
６が接続される。導電性リード２６は、ＰＩＮダイオー
ドセンサアレイのＰ型層１８を、選択した電位にバイア
スすることができるようバイアス電圧に接続される。
アレイの断面を示す。このイメージセンサのアレイは、
基板１０上に配置されたＰＩＮダイオードセンサを含
む。相互接続構造１２は、ＰＩＮダイオードのＮ型層１
４に電気的に接続される。Ｎ型層１４の上にＩ層（又は
イントリンシック層）１６が形成される。Ｉ層１６の上
にＰ型層１８が形成される。Ｐ型層１８、Ｉ層１６及び
Ｎ型層１４が、ＰＩＮダイオードセンサのアレイを構成
する。第１の導電性ビア２０は第１のダイオードセンサ
を基板１０に接続し、第２の導電性ビア２２は、第２の
ダイオードセンサを基板１０に電気接続する。ダイオー
ドセンサのアレイ上に透明導電体層（又は透明電極）２
４が配置される。透明導電体層２４には導電性リード２
６が接続される。導電性リード２６は、ＰＩＮダイオー
ドセンサアレイのＰ型層１８を、選択した電位にバイア
スすることができるようバイアス電圧に接続される。
【０００７】図１のイメージセンサ構造の制約は、導電
性リード２６と透明導電体層２４との電気接続である。
透明導電体層２４は、ＰＩＮダイオードにバイアスをか
けることができるように導電性でなければならず、且つ
ＰＩＮダイオードが光を受けることができるように透明
でなければならない。一般に、透明導電体層２４を形成
するために使用しなければならないようなタイプの材料
にワイヤボンディング接続することはきわめて困難であ
る。従って、導電性リード２６は、ある種のクランプ又
は支持構造物を利用して透明導電体層２４に取り付けな
ければならない。その結果、電気接続の信頼性が低下
し、製造コストも高くなる。
性リード２６と透明導電体層２４との電気接続である。
透明導電体層２４は、ＰＩＮダイオードにバイアスをか
けることができるように導電性でなければならず、且つ
ＰＩＮダイオードが光を受けることができるように透明
でなければならない。一般に、透明導電体層２４を形成
するために使用しなければならないようなタイプの材料
にワイヤボンディング接続することはきわめて困難であ
る。従って、導電性リード２６は、ある種のクランプ又
は支持構造物を利用して透明導電体層２４に取り付けな
ければならない。その結果、電気接続の信頼性が低下
し、製造コストも高くなる。
【０００８】透明導電体層が基板上に発生する画素セン
サバイアス電圧に確実に電気接続されるような能動画素
センサを基板と隣接して形成することが望ましい。
サバイアス電圧に確実に電気接続されるような能動画素
センサを基板と隣接して形成することが望ましい。
【０００９】
【課題を解決するための手段】本発明は、透明導電体層
が基板上にある画素センサ・バイアス電圧に確実に電気
接続されるように基板と隣接して形成される高性能能動
画素センサを提供する。基板は、画像処理回路を含むＣ
ＭＯＳ基板でよい。
が基板上にある画素センサ・バイアス電圧に確実に電気
接続されるように基板と隣接して形成される高性能能動
画素センサを提供する。基板は、画像処理回路を含むＣ
ＭＯＳ基板でよい。
【００１０】本発明の第１の実施態様では、能動画素セ
ンサが含まれる。能動画素センサは、基板を含む。基板
に隣接して相互接続構造が形成される。相互接続構造に
隣接して少なくとも１つの光センサが形成される。各光
センサは、独立した画素電極を含む。画素電極の上には
Ｉ層が形成される。Ｉ層の上には透明電極が形成され、
その結果透明電極の内側面が、Ｉ層と相互接続構造とに
電気接続される。
ンサが含まれる。能動画素センサは、基板を含む。基板
に隣接して相互接続構造が形成される。相互接続構造に
隣接して少なくとも１つの光センサが形成される。各光
センサは、独立した画素電極を含む。画素電極の上には
Ｉ層が形成される。Ｉ層の上には透明電極が形成され、
その結果透明電極の内側面が、Ｉ層と相互接続構造とに
電気接続される。
【００１１】本発明の第２の実施態様は、第１の実施態
様に類似する。第２の実施態様は、Ｎ型層からなる画素
電極を含む。
様に類似する。第２の実施態様は、Ｎ型層からなる画素
電極を含む。
【００１２】本発明の第３の実施態様は、第２の実施態
様に類似する。第３の実施態様は、それぞれアモルファ
スシリコンで形成されるＩ層と画素電極を含む。
様に類似する。第３の実施態様は、それぞれアモルファ
スシリコンで形成されるＩ層と画素電極を含む。
【００１３】本発明の第４の実施態様は、第１の実施態
様に類似するが、Ｉ層と透明電極の間に形成されるＰ型
層を更に含む。透明電極の内側面は、Ｐ型層、Ｉ層及び
相互接続構造に電気接続される。
様に類似するが、Ｉ層と透明電極の間に形成されるＰ型
層を更に含む。透明電極の内側面は、Ｐ型層、Ｉ層及び
相互接続構造に電気接続される。
【００１４】本発明の第５の実施態様は、第４の実施態
様に類似するが、アモルファスシリコンで形成されるＰ
型層を更に含む。
様に類似するが、アモルファスシリコンで形成されるＰ
型層を更に含む。
【００１５】本発明のその他の態様及び利点は、本発明
の原理を例示する添付図面及び関連する以下の詳細な説
明から明らかになるであろう。
の原理を例示する添付図面及び関連する以下の詳細な説
明から明らかになるであろう。
【００１６】
【発明の実施の形態】説明のために図示されるように、
本発明は、画素センサと基板との間に接続を確実且つ容
易に形成するところの、基板に隣接した高性能画素セン
サで実現される。
本発明は、画素センサと基板との間に接続を確実且つ容
易に形成するところの、基板に隣接した高性能画素セン
サで実現される。
【００１７】図２は、本発明の第１の実施形態を示す。
この実施形態は、基板４０を含む。基板４０に隣接して
相互接続構造４２が形成される。相互接続構造４２に隣
接して画素相互接続構造４３が形成される。画素相互接
続構造４３に隣接して画素電極４４及び内側金属部分４
５が形成される。画素センサアレイの各画素センサは、
個別の画素電極４４と内側金属部分４５とを含む。画素
電極４４に隣接してＩ層４６が形成される。Ｉ層４６に
隣接してＰ型層４８が形成される。Ｐ型層４８に隣接し
て透明導電体（又は透明電極）５０が形成される。第１
の画素センサの画素電極４４は、第１の導電性ビア５２
を介して基板４０に電気接続される。第２の画素センサ
の画素電極４４は、第２の導電性ビア５４を介して基板
４０に電気接続される。透明導電体５０は、第３の導電
性ビア５６を介して基板４０に電気接続される。
この実施形態は、基板４０を含む。基板４０に隣接して
相互接続構造４２が形成される。相互接続構造４２に隣
接して画素相互接続構造４３が形成される。画素相互接
続構造４３に隣接して画素電極４４及び内側金属部分４
５が形成される。画素センサアレイの各画素センサは、
個別の画素電極４４と内側金属部分４５とを含む。画素
電極４４に隣接してＩ層４６が形成される。Ｉ層４６に
隣接してＰ型層４８が形成される。Ｐ型層４８に隣接し
て透明導電体（又は透明電極）５０が形成される。第１
の画素センサの画素電極４４は、第１の導電性ビア５２
を介して基板４０に電気接続される。第２の画素センサ
の画素電極４４は、第２の導電性ビア５４を介して基板
４０に電気接続される。透明導電体５０は、第３の導電
性ビア５６を介して基板４０に電気接続される。
【００１８】画素センサは、画素センサが光を受けたと
きに電荷を伝導する。基板４０は、一般に、センス回路
と信号処理回路とを含む。センス回路は、画素センサに
伝導する電荷量を感知する。伝導する電荷の量は、画素
センサが受けた光の強さを表す。一般的に基板は、ＣＭ
ＯＳ（相補型ＭＯＳ）型、ＢｉＣＭＯＳ型又はバイポー
ラ型のいずれでもよい。基板は、電荷結合素子を含む様
々なタイプの基板技術を含むことができる。
きに電荷を伝導する。基板４０は、一般に、センス回路
と信号処理回路とを含む。センス回路は、画素センサに
伝導する電荷量を感知する。伝導する電荷の量は、画素
センサが受けた光の強さを表す。一般的に基板は、ＣＭ
ＯＳ（相補型ＭＯＳ）型、ＢｉＣＭＯＳ型又はバイポー
ラ型のいずれでもよい。基板は、電荷結合素子を含む様
々なタイプの基板技術を含むことができる。
【００１９】一般に、相互接続構造４２は、標準的なＣ
ＭＯＳ相互接続構造である。この相互接続構造を形成す
る構造及び方法は、電子集積回路の製造分野において周
知である。相互接続構造４２は、金属をエッチング等の
処理によって除去し所望の形状とした構造や一重又は二
重の金属線打ち込み構造（又は象眼構造）でもよい。
ＭＯＳ相互接続構造である。この相互接続構造を形成す
る構造及び方法は、電子集積回路の製造分野において周
知である。相互接続構造４２は、金属をエッチング等の
処理によって除去し所望の形状とした構造や一重又は二
重の金属線打ち込み構造（又は象眼構造）でもよい。
【００２０】画素相互接続構造４３は、高性能画素セン
サ構造に信頼性と構造上の利点とを提供する。画素電極
４４は、相互接続構造４２上にある金属パッド上ではな
くシリコンの上に形成されるため、画素相互接続構造は
薄い画素電極４４の形成を考慮に入れている。画素相互
接続構造４３は、画素電極４４を相互接続構造４２に電
気接続する。画素相互接続構造４３は、一般に、酸化シ
リコン又は窒化シリコンで形成される。
サ構造に信頼性と構造上の利点とを提供する。画素電極
４４は、相互接続構造４２上にある金属パッド上ではな
くシリコンの上に形成されるため、画素相互接続構造は
薄い画素電極４４の形成を考慮に入れている。画素相互
接続構造４３は、画素電極４４を相互接続構造４２に電
気接続する。画素相互接続構造４３は、一般に、酸化シ
リコン又は窒化シリコンで形成される。
【００２１】導電性ビア５２、５４は、画素相互接続構
造４３を貫通し、画素電極４４を基板４０に電気接続す
る。第３の導電性ビア５６は、画素相互接続構造４３を
貫通し、透明導電体５０と基板４０との間に確実な電気
接続を提供する。典型的な場合には、導電性ビア５２、
５４、５６は、タングステンで形成される。タングステ
ンは高い縦横比の穴を埋めることができるので、一般に
製造の際にタングステンが使用される。すなわち、タン
グステンを使用して、細く且つ比較的長い相互接続を形
成することができる。典型的な場合には、導電性ビア５
２、５４、５６は、化学気相成長（ＣＶＤ）法を利用し
て形成される。導電性ビア５２、５４、５６を形成する
ために使用できる他の材料には、銅、アルミニウムやそ
の他の任意の導電性材料がある。
造４３を貫通し、画素電極４４を基板４０に電気接続す
る。第３の導電性ビア５６は、画素相互接続構造４３を
貫通し、透明導電体５０と基板４０との間に確実な電気
接続を提供する。典型的な場合には、導電性ビア５２、
５４、５６は、タングステンで形成される。タングステ
ンは高い縦横比の穴を埋めることができるので、一般に
製造の際にタングステンが使用される。すなわち、タン
グステンを使用して、細く且つ比較的長い相互接続を形
成することができる。典型的な場合には、導電性ビア５
２、５４、５６は、化学気相成長（ＣＶＤ）法を利用し
て形成される。導電性ビア５２、５４、５６を形成する
ために使用できる他の材料には、銅、アルミニウムやそ
の他の任意の導電性材料がある。
【００２２】画素電極４４と基板４０の間に画素相互接
続構造４３を有することには、いくつかの構造上の利点
がある。この構造により、相互接続回路を確実に埋める
よう覆うことができる。第１に、導電性ビア５２、５
４、５６は画素電極の真下に配置されるため、横方向の
空間が節約される。第２に、この構造により、最小の直
径を有する導電性ビア５２、５４、５６を形成すること
ができる。一般に、導電性ビア５２、５４、５６を形成
するにはＣＶＤ法が最も良い方法である。タングステン
のＣＶＤ法によれば、小さい直径のビアを形成すること
ができる。しかし、ＣＶＤ法によりタングステンによる
ビアを形成するのに必要な温度は、画素電極を形成する
多くの材料が（たとえば、アモルファスシリコン）耐え
ることができる温度よりも高い。基板４０の上側に画素
相互接続構造４３を形成し、画素相互接続構造４３上に
画素電極４４を形成することにより、画素電極４４の形
成よりも先に導電性ビア５２、５４、５６を形成するこ
とができ、従って、画素電極４４は、導電性ビア５２、
５４、５６の形成に必要な高い温度にさらされない。
続構造４３を有することには、いくつかの構造上の利点
がある。この構造により、相互接続回路を確実に埋める
よう覆うことができる。第１に、導電性ビア５２、５
４、５６は画素電極の真下に配置されるため、横方向の
空間が節約される。第２に、この構造により、最小の直
径を有する導電性ビア５２、５４、５６を形成すること
ができる。一般に、導電性ビア５２、５４、５６を形成
するにはＣＶＤ法が最も良い方法である。タングステン
のＣＶＤ法によれば、小さい直径のビアを形成すること
ができる。しかし、ＣＶＤ法によりタングステンによる
ビアを形成するのに必要な温度は、画素電極を形成する
多くの材料が（たとえば、アモルファスシリコン）耐え
ることができる温度よりも高い。基板４０の上側に画素
相互接続構造４３を形成し、画素相互接続構造４３上に
画素電極４４を形成することにより、画素電極４４の形
成よりも先に導電性ビア５２、５４、５６を形成するこ
とができ、従って、画素電極４４は、導電性ビア５２、
５４、５６の形成に必要な高い温度にさらされない。
【００２３】内側金属部分４５は、薄い導電材料を含ま
なければならない。内側金属部分４５は、例えば、特性
を変えるようにドープ処理した半導体層、アルミニウ
ム、チタン、窒化チタン、銅、タングステンなどで形成
することができる。内側金属部分４５は、薄く（約５０
０オングストローム）且つ平滑でなければならない。内
側金属部分４５の面の粗さは、内側金属部分４５上に形
成された画素電極４４の厚さよりも実質上小さくなるよ
う十分に平滑でなければならない。平滑さの要求を満た
すために、内側金属部分４５の研磨が必要なこともあ
る。
なければならない。内側金属部分４５は、例えば、特性
を変えるようにドープ処理した半導体層、アルミニウ
ム、チタン、窒化チタン、銅、タングステンなどで形成
することができる。内側金属部分４５は、薄く（約５０
０オングストローム）且つ平滑でなければならない。内
側金属部分４５の面の粗さは、内側金属部分４５上に形
成された画素電極４４の厚さよりも実質上小さくなるよ
う十分に平滑でなければならない。平滑さの要求を満た
すために、内側金属部分４５の研磨が必要なこともあ
る。
【００２４】内側金属部分４５は、任意選択され得る。
しかしながら、内側金属部分４５は、画素電極４４の形
成に使用される材料よりも低い抵抗を有する。従って、
内側金属部分４５は、より良好な集電特性を提供する。
しかしながら、内側金属部分４５は、画素電極４４の形
成に使用される材料よりも低い抵抗を有する。従って、
内側金属部分４５は、より良好な集電特性を提供する。
【００２５】画素電極４４は、ほぼドープした半導体か
ら形成される。ドープした半導体は、アモルファスシリ
コンのＮ型層でもよい。画素電極４４は、動作中にバイ
アスがかけられたときに画素電極４４が完全に空乏化し
ないように十分に厚く且つ高濃度にドープされていなけ
ればならない。画素電極４４には、一般にリンがドープ
される。
ら形成される。ドープした半導体は、アモルファスシリ
コンのＮ型層でもよい。画素電極４４は、動作中にバイ
アスがかけられたときに画素電極４４が完全に空乏化し
ないように十分に厚く且つ高濃度にドープされていなけ
ればならない。画素電極４４には、一般にリンがドープ
される。
【００２６】画素電極４４は、一般に、プラズマ化学気
相成長法（ＰＥＣＶＤ法）を使用して成膜される。ＰＥ
ＣＶＤ法は、リンを含むガスを使用して行われる。リン
を含むガスは、ＰＨ3（ホスフィン）でもよい。アモル
ファスシリコン画素電極を形成するときは、シリコンを
含むガスが入れられる。
相成長法（ＰＥＣＶＤ法）を使用して成膜される。ＰＥ
ＣＶＤ法は、リンを含むガスを使用して行われる。リン
を含むガスは、ＰＨ3（ホスフィン）でもよい。アモル
ファスシリコン画素電極を形成するときは、シリコンを
含むガスが入れられる。
【００２７】ＰＩＮダイオード能動画素センサを形成す
るときには、典型的にはアモルファスシリコンのＮ型層
が使用される。しかしながら、ダイオード能動画素セン
サは、ＮＩＰ型のセンサ構造を含んでもよい。この場
合、画素電極４４はＰ型層で形成され、図２のＰ型層４
８がＮ型層に置換される。
るときには、典型的にはアモルファスシリコンのＮ型層
が使用される。しかしながら、ダイオード能動画素セン
サは、ＮＩＰ型のセンサ構造を含んでもよい。この場
合、画素電極４４はＰ型層で形成され、図２のＰ型層４
８がＮ型層に置換される。
【００２８】Ｉ層４６は、ほぼ水素化したアモルファス
シリコンで形成される。Ｉ層４６は、ＰＥＣＶＤ法又は
反応性スパッタリング法を使用して成膜することができ
る。ＰＥＣＶＤ法は、シリコンを含むガスを含むように
して行われなければならない。成膜は、薄膜内に水素を
維持できるような十分低い温度で行わなければならな
い。Ｉ層４６は、厚さ約１μｍである。
シリコンで形成される。Ｉ層４６は、ＰＥＣＶＤ法又は
反応性スパッタリング法を使用して成膜することができ
る。ＰＥＣＶＤ法は、シリコンを含むガスを含むように
して行われなければならない。成膜は、薄膜内に水素を
維持できるような十分低い温度で行わなければならな
い。Ｉ層４６は、厚さ約１μｍである。
【００２９】本発明は、透明導電体５０との間の電気接
続パスとされ得るＩ層４６を含む。Ｉ層は、電極４４と
透明導電体５０との間に電気抵抗の大きなパスを含む。
端側の電極（導電性ビア５４に電気接続された電極）４
４は、電極４４の端縁と透明導電体５０との間の距離４
７が最大になるように配置しなければならない。端側の
電極４４と透明導電体５０との間の電気抵抗の大きなパ
スにおける抵抗値は、距離４７に直接依存する。この部
分の抵抗が大きくなると、抵抗の大きなパスを流れる漏
れ電流の量が最小になる。
続パスとされ得るＩ層４６を含む。Ｉ層は、電極４４と
透明導電体５０との間に電気抵抗の大きなパスを含む。
端側の電極（導電性ビア５４に電気接続された電極）４
４は、電極４４の端縁と透明導電体５０との間の距離４
７が最大になるように配置しなければならない。端側の
電極４４と透明導電体５０との間の電気抵抗の大きなパ
スにおける抵抗値は、距離４７に直接依存する。この部
分の抵抗が大きくなると、抵抗の大きなパスを流れる漏
れ電流の量が最小になる。
【００３０】Ｐ型層４８は、ほぼアモルファスシリコン
から形成される。典型的には、Ｐ型層４８には、ホウ素
がドープされる。Ｐ型層４８は、ＰＥＣＶＤ法を使用す
ることにより成膜することができる。ＰＥＣＶＤ法は、
ホウ素を含むガスを使用して行われる。ホウ素を含むガ
スは、Ｂ2Ｈ6（ジボラン）でよい。アモルファスシリコ
ンＰ型層４８を形成するときは、シリコンを含むガスを
含む。Ｐ型層４８の厚さは、一般にＰ型層４８が短波長
（例えば青色）光をあまりに多く吸収しないように制御
しなければならない。
から形成される。典型的には、Ｐ型層４８には、ホウ素
がドープされる。Ｐ型層４８は、ＰＥＣＶＤ法を使用す
ることにより成膜することができる。ＰＥＣＶＤ法は、
ホウ素を含むガスを使用して行われる。ホウ素を含むガ
スは、Ｂ2Ｈ6（ジボラン）でよい。アモルファスシリコ
ンＰ型層４８を形成するときは、シリコンを含むガスを
含む。Ｐ型層４８の厚さは、一般にＰ型層４８が短波長
（例えば青色）光をあまりに多く吸収しないように制御
しなければならない。
【００３１】本発明による他の１つの実施形態では、Ｐ
型層４８を含まない。Ｐ型層は、透明導電体５０内の材
料の組成を適切に選択し、画素電極４４形成の際のドー
プレベルを適切に選択することによってなくすことがで
きる。この実施形態の場合は、透明導電体５０は、画素
センサのＩ層４６の端面と相互接続構造４２との間だけ
でなく、画素センサのＩ層４６の上面と相互接続構造４
２の間に電気的相互接続を提供する。
型層４８を含まない。Ｐ型層は、透明導電体５０内の材
料の組成を適切に選択し、画素電極４４形成の際のドー
プレベルを適切に選択することによってなくすことがで
きる。この実施形態の場合は、透明導電体５０は、画素
センサのＩ層４６の端面と相互接続構造４２との間だけ
でなく、画素センサのＩ層４６の上面と相互接続構造４
２の間に電気的相互接続を提供する。
【００３２】前述したように、画素電極４４、Ｉ層４６
及びＰ型層４８は、ほぼアモルファスシリコンからな
る。しかしながら、画素電極４４、Ｉ層４６及びＰ型層
４８は、アモルファスカーボン、アモルファスシリコン
カーバイド、アモルファスゲルマニウム又はアモルファ
スシリコンゲルマニウムで形成してもよい。この例示が
全てではないことを理解されたい。
及びＰ型層４８は、ほぼアモルファスシリコンからな
る。しかしながら、画素電極４４、Ｉ層４６及びＰ型層
４８は、アモルファスカーボン、アモルファスシリコン
カーバイド、アモルファスゲルマニウム又はアモルファ
スシリコンゲルマニウムで形成してもよい。この例示が
全てではないことを理解されたい。
【００３３】透明導電体５０は、画素センサのＰ型層４
８及びＩ層４６と、相互接続構造４２との間の導電接続
を提供する。画素センサが受けた光は透明導電体５０を
通過しなければならない。一般に、透明導電体５０は、
インジウム酸化スズ（ＩＴＯ）からなる。しかしなが
ら、透明導電体５０は、窒化チタン、薄いケイ化物、又
はいくつかの種類の遷移金属窒化物又は遷移金属酸化物
で形成することもできる。
８及びＩ層４６と、相互接続構造４２との間の導電接続
を提供する。画素センサが受けた光は透明導電体５０を
通過しなければならない。一般に、透明導電体５０は、
インジウム酸化スズ（ＩＴＯ）からなる。しかしなが
ら、透明導電体５０は、窒化チタン、薄いケイ化物、又
はいくつかの種類の遷移金属窒化物又は遷移金属酸化物
で形成することもできる。
【００３４】透明導電体５０に使用する材料の種類の選
択と、透明導電体５０の望ましい厚さの決定とによっ
て、画素センサが受ける光の光学反射を最小にすること
ができる。画素センサが受ける光の反射を最小にするこ
とは、画素センサが検出する光の量を最適化するのに役
立つ。
択と、透明導電体５０の望ましい厚さの決定とによっ
て、画素センサが受ける光の光学反射を最小にすること
ができる。画素センサが受ける光の反射を最小にするこ
とは、画素センサが検出する光の量を最適化するのに役
立つ。
【００３５】透明導電体５０は、スパッタリング法によ
って成膜させることができる。スパッタリング法による
成膜は、集積回路製造技術において周知である。
って成膜させることができる。スパッタリング法による
成膜は、集積回路製造技術において周知である。
【００３６】透明導電体５０の上に保護層が形成される
こともある。保護層は、機械的保護と電気的絶縁を提供
し、ある程度の反射防止特性を提供することができる。
こともある。保護層は、機械的保護と電気的絶縁を提供
し、ある程度の反射防止特性を提供することができる。
【００３７】変形例となる他の実施形態では、ショット
キーダイオードセンサを含む。ショットキーダイオード
センサは、いくつかの異なる構成を含む。第１の変形例
となるショットキーダイオードの構成では、導電性金属
からなる電極４４を含む。更にこの構成は、Ｉ層４６と
Ｐ型層４８を含む。第２の変形例となるショットキーダ
イオードの構成は、導電性金属からなる電極４４、及び
Ｐ型層４８を置換する透明導電体層又は（アモルファス
シリコン等の）透明な珪化物を有する。第３の変形例と
なるショットキーダイオードの構成は、Ｎ型層からなる
電極４４と、透明導電体層に置き換えられるＰ型層とを
含む。第３の変形例の構成による透明導電体層は、適切
な仕事関数に基づく必要がある。ショットキー構造に使
用されても良い導電性金属には、クロム、白金、アルミ
ニウム及びチタンがある。
キーダイオードセンサを含む。ショットキーダイオード
センサは、いくつかの異なる構成を含む。第１の変形例
となるショットキーダイオードの構成では、導電性金属
からなる電極４４を含む。更にこの構成は、Ｉ層４６と
Ｐ型層４８を含む。第２の変形例となるショットキーダ
イオードの構成は、導電性金属からなる電極４４、及び
Ｐ型層４８を置換する透明導電体層又は（アモルファス
シリコン等の）透明な珪化物を有する。第３の変形例と
なるショットキーダイオードの構成は、Ｎ型層からなる
電極４４と、透明導電体層に置き換えられるＰ型層とを
含む。第３の変形例の構成による透明導電体層は、適切
な仕事関数に基づく必要がある。ショットキー構造に使
用されても良い導電性金属には、クロム、白金、アルミ
ニウム及びチタンがある。
【００３８】図３乃至図８は、図２に示した実施形態を
実現するために実施され得る処理工程を示す。
実現するために実施され得る処理工程を示す。
【００３９】図３は、標準的な相互接続構造４２と画素
相互接続構造４３とがその上に形成された基板を示す。
この相互接続構造を形成する構造と方法は、電子集積回
路の製造分野において周知である。相互接続構造４２
は、金属をエッチング処理等の方法により除去し所望の
形状とした構造或いは一重又は二重の金属線打ち込み構
造を有してもよい。画素相互接続構造４３は、一般に、
シリコン酸化物又はシリコン窒化物で形成される。
相互接続構造４３とがその上に形成された基板を示す。
この相互接続構造を形成する構造と方法は、電子集積回
路の製造分野において周知である。相互接続構造４２
は、金属をエッチング処理等の方法により除去し所望の
形状とした構造或いは一重又は二重の金属線打ち込み構
造を有してもよい。画素相互接続構造４３は、一般に、
シリコン酸化物又はシリコン窒化物で形成される。
【００４０】画素相互接続構造４３は、導電性ビア５
２、５４、５６を含む。一般に、導電性ビア５２、５
４、５６は、タングステンで形成される。製造において
タングステンが高い縦横比の穴を充填することができる
ため、一般にタングステンが使用される。即ち、タング
ステンを使用して、細く比較的長い相互接続を形成する
ことができる。典型的には、導電性ビア５２、５４、５
６は化学気相成長（ＣＶＤ）法を使用して形成される。
導電性ビア５２、５４、５６を形成するために使用でき
る他の材料には、銅、アルミニウムやその他の任意の導
電性材料がある。
２、５４、５６を含む。一般に、導電性ビア５２、５
４、５６は、タングステンで形成される。製造において
タングステンが高い縦横比の穴を充填することができる
ため、一般にタングステンが使用される。即ち、タング
ステンを使用して、細く比較的長い相互接続を形成する
ことができる。典型的には、導電性ビア５２、５４、５
６は化学気相成長（ＣＶＤ）法を使用して形成される。
導電性ビア５２、５４、５６を形成するために使用でき
る他の材料には、銅、アルミニウムやその他の任意の導
電性材料がある。
【００４１】図４は、相互接続構造４２上に成膜された
画素電極４４と内側金属部分４５を示す。最初に、相互
接続構造４２上に画素電極層と内側金属層が成膜され
る。次に、画素電極層と内側金属層が、所定のパターン
に従ってエッチングされ、画素電極４４と内側金属部分
４５が形成される。個々の画素電極４４及び内側金属部
分４５がは画素センサの各々に対応して形成される。
画素電極４４と内側金属部分４５を示す。最初に、相互
接続構造４２上に画素電極層と内側金属層が成膜され
る。次に、画素電極層と内側金属層が、所定のパターン
に従ってエッチングされ、画素電極４４と内側金属部分
４５が形成される。個々の画素電極４４及び内側金属部
分４５がは画素センサの各々に対応して形成される。
【００４２】画素電極４４は、Ｎ型層部分で実現するこ
とができる。他の例によれば、画素電極４４を窒化チタ
ンなどの導電性窒化物で実現することができる。
とができる。他の例によれば、画素電極４４を窒化チタ
ンなどの導電性窒化物で実現することができる。
【００４３】画素電極４４は、典型的にはＰＥＣＶＤ法
を使用して付着される。ＰＥＣＶＤ法は、リンを含むガ
スで行われる。リンを含むガスは、ＰＨ3でよい。アモ
ルファスシリコン画素電極４４を形成するときは、Ｓｉ
2Ｈ6（ジシラン）やＳｉＨ4（モノシラン）などのシリ
コンを含むガスが使用される。所定の画素電極パターン
は、成膜された画素電極材料のウェットエッチング又は
ドライエッチングにより形成される。
を使用して付着される。ＰＥＣＶＤ法は、リンを含むガ
スで行われる。リンを含むガスは、ＰＨ3でよい。アモ
ルファスシリコン画素電極４４を形成するときは、Ｓｉ
2Ｈ6（ジシラン）やＳｉＨ4（モノシラン）などのシリ
コンを含むガスが使用される。所定の画素電極パターン
は、成膜された画素電極材料のウェットエッチング又は
ドライエッチングにより形成される。
【００４４】図５は、複数の画素電極４４上に成膜され
たＩ層４６とＰ型層４８とを示す。Ｉ層４６は、一般
に、ＰＥＣＶＤ法又は反応スパッタリング法を使用して
成膜される。ＰＥＣＶＤ法は、シリコンを含むガスを使
用しなければならない。成膜は、水素が薄膜内に維持さ
れるような十分低い温度でなければならない。また、Ｐ
型層４８は、ＰＥＣＶＤ法を使用して成膜することがで
きる。ＰＥＣＶＤ法は、ホウ素を含むガスを使用して行
われる。ホウ素を含むガスは、Ｂ2Ｈ6でよい。アモルフ
ァスシリコンＰ型層４８を形成するときは、シリコンを
含むガスが使用される。
たＩ層４６とＰ型層４８とを示す。Ｉ層４６は、一般
に、ＰＥＣＶＤ法又は反応スパッタリング法を使用して
成膜される。ＰＥＣＶＤ法は、シリコンを含むガスを使
用しなければならない。成膜は、水素が薄膜内に維持さ
れるような十分低い温度でなければならない。また、Ｐ
型層４８は、ＰＥＣＶＤ法を使用して成膜することがで
きる。ＰＥＣＶＤ法は、ホウ素を含むガスを使用して行
われる。ホウ素を含むガスは、Ｂ2Ｈ6でよい。アモルフ
ァスシリコンＰ型層４８を形成するときは、シリコンを
含むガスが使用される。
【００４５】図６は、導電性ビア５６へのアクセスを提
供するためエッチングされたＰ型層４６及びＩ層４４を
示す。導電性ビア５６は、画素センサのアレイにバイア
スをかけるために使用される基板４０上の基準電圧（又
は基準電位）に電気的に接続される。
供するためエッチングされたＰ型層４６及びＩ層４４を
示す。導電性ビア５６は、画素センサのアレイにバイア
スをかけるために使用される基板４０上の基準電圧（又
は基準電位）に電気的に接続される。
【００４６】図７は、Ｐ型層４８、Ｉ層４６、及び導電
性ビア５６の間の電気接続を提供するＰ型層４８上に成
膜された透明導電体５０の層を示す。一般に、透明導電
体５０はインジウム酸化スズで形成される。しかしなが
ら、透明導電体５０は、窒化チタン、薄いケイ化物、又
はいくつかの種類の遷移金属窒化物又は遷移金属酸化物
で形成することもできる。
性ビア５６の間の電気接続を提供するＰ型層４８上に成
膜された透明導電体５０の層を示す。一般に、透明導電
体５０はインジウム酸化スズで形成される。しかしなが
ら、透明導電体５０は、窒化チタン、薄いケイ化物、又
はいくつかの種類の遷移金属窒化物又は遷移金属酸化物
で形成することもできる。
【００４７】透明導電体５０の層は、一般に、反応性ス
パッタリングによって成膜される。しかしながら、蒸着
法によっても透明導電体５０の層を成長させることがで
きる。透明導電体５０の層を窒化チタンで形成する場合
は、典型的にはＣＶＤ法又はスパッタリング法を使用し
て透明導電体５０の層を成膜させなければならない。
パッタリングによって成膜される。しかしながら、蒸着
法によっても透明導電体５０の層を成長させることがで
きる。透明導電体５０の層を窒化チタンで形成する場合
は、典型的にはＣＶＤ法又はスパッタリング法を使用し
て透明導電体５０の層を成膜させなければならない。
【００４８】図８は、所定のパターンによってエッチン
グされた透明導電体層５０及び画素相互接続構造４３を
示す。このエッチングによって、相互接続構造４０のボ
ンディングパッド６５へのアクセスが可能になる。
グされた透明導電体層５０及び画素相互接続構造４３を
示す。このエッチングによって、相互接続構造４０のボ
ンディングパッド６５へのアクセスが可能になる。
【００４９】前述したように、透明導電体５０上に保護
層を形成しても良い。保護層は、機械的保護と電気的絶
縁を提供し、ある程度の反射防止特性を提供することが
できる。
層を形成しても良い。保護層は、機械的保護と電気的絶
縁を提供し、ある程度の反射防止特性を提供することが
できる。
【００５０】本発明の特定の実施形態について説明した
が、本発明は、そのような説明し例示した部分の特定の
形態又は構成に制限されるものではない。本発明は、特
許請求の範囲によってのみ制限される。
が、本発明は、そのような説明し例示した部分の特定の
形態又は構成に制限されるものではない。本発明は、特
許請求の範囲によってのみ制限される。
【００５１】本発明を上述の実施形態に即して説明する
と、本発明は、基板［４０］、基板［４０］に隣接する
相互接続構造［４２、４３］、 該相互接続構造［４
２、４３］と隣接してそれぞれ個々の画素電極［４４］
を含む少なくとも１つの光学センサ、少なくとも１つの
画素電極［４４］の上に形成されるＩ層［４６］、及び
該Ｉ層［４６］の上に形成される透明電極［５０］を有
し、該透明電極[５０]の内側面は前記Ｉ層［４６］及び
前記相互接続構造［４２、４３］への電気的パスを形成
するよう構成される。
と、本発明は、基板［４０］、基板［４０］に隣接する
相互接続構造［４２、４３］、 該相互接続構造［４
２、４３］と隣接してそれぞれ個々の画素電極［４４］
を含む少なくとも１つの光学センサ、少なくとも１つの
画素電極［４４］の上に形成されるＩ層［４６］、及び
該Ｉ層［４６］の上に形成される透明電極［５０］を有
し、該透明電極[５０]の内側面は前記Ｉ層［４６］及び
前記相互接続構造［４２、４３］への電気的パスを形成
するよう構成される。
【００５２】好ましくは、前記画素電極［４４］の各々
が、Ｎ型層を含む。
が、Ｎ型層を含む。
【００５３】好ましくは、前記相互接続構造［４２、４
３］が、画素電極［４４］を基板［４０］に電気的に相
互接続するよう構成される。
３］が、画素電極［４４］を基板［４０］に電気的に相
互接続するよう構成される。
【００５４】好ましくは、前記Ｉ層［４６］及び前記画
素電極［４４］のそれぞれは、アモルファスシリコンを
含む。
素電極［４４］のそれぞれは、アモルファスシリコンを
含む。
【００５５】好ましくは、前記Ｉ層［４６］と前記透明
電極［５０］との間に形成されるＰ型層［４８］を更に
有し、これにより前記透明電極［５０］の前記内側面
は、前記Ｐ型層、前記Ｉ層［４６］、及び前記相互接続
構造［４２、４３］に電気的に接続されるよう構成され
る。
電極［５０］との間に形成されるＰ型層［４８］を更に
有し、これにより前記透明電極［５０］の前記内側面
は、前記Ｐ型層、前記Ｉ層［４６］、及び前記相互接続
構造［４２、４３］に電気的に接続されるよう構成され
る。
【００５６】好ましくは、前記Ｐ型層［４８］は、アモ
ルファスシリコンを含む。
ルファスシリコンを含む。
【００５７】好ましくは、前記透明電極［５０］の前記
内側面は、タングステンから成る接続部又はタングステ
ンプラグ［５６］を使用して相互接続構造［４２、４
３］に電気接続される。
内側面は、タングステンから成る接続部又はタングステ
ンプラグ［５６］を使用して相互接続構造［４２、４
３］に電気接続される。
【００５８】好ましくは、前記透明電極［５０］は、イ
ンジウム酸化スズを含む。
ンジウム酸化スズを含む。
【００５９】好ましくは、前記基板［４０］上には、Ｃ
ＭＯＳ相互接続構造が提供される。
ＭＯＳ相互接続構造が提供される。
【００６０】好ましくは、前記基板［４０］は、前記能
動画素センサが光を受けることにより前記能動画素セン
サによって蓄積された電荷を検出する能動回路を含む。
動画素センサが光を受けることにより前記能動画素セン
サによって蓄積された電荷を検出する能動回路を含む。
【００６１】
【発明の効果】本発明の能動画素センサは、基板、基板
に隣接する相互接続構造、相互接続構造と隣接してそれ
ぞれ個々の画素電極を含む少なくとも１つの光学セン
サ、少なくとも１つの画素電極の上に形成されるＩ層、
及びＩ層の上に形成される透明電極を有し、透明電極の
内側面はＩ層及び相互接続構造への電気的パスを形成す
るよう構成されることを特徴とするので、確実な電気的
接続を実現でき、よって動作の信頼性を高めることがで
きる。
に隣接する相互接続構造、相互接続構造と隣接してそれ
ぞれ個々の画素電極を含む少なくとも１つの光学セン
サ、少なくとも１つの画素電極の上に形成されるＩ層、
及びＩ層の上に形成される透明電極を有し、透明電極の
内側面はＩ層及び相互接続構造への電気的パスを形成す
るよう構成されることを特徴とするので、確実な電気的
接続を実現でき、よって動作の信頼性を高めることがで
きる。
【図１】従来技術となるイメージセンサ・アレイの断面
図である。
図である。
【図２】本発明の実施形態を示す図である。
【図３】基板上に標準的な相互接続構造と画素相互接続
構造を形成した基板の図である。
構造を形成した基板の図である。
【図４】画素相互接続構造に成膜された画素電極を示す
図である。
図である。
【図５】複数の画素電極上に成膜されたＩ層とＰ型層を
示す図である。
示す図である。
【図６】導電性ビアへのアクセスを可能にするように選
択的にエッチングされたＰ型層とＩ層を示す図である。
択的にエッチングされたＰ型層とＩ層を示す図である。
【図７】Ｐ型層とＩ層の間で電気接続を提供するＰ型層
に成膜された透明導電体層と、相互接続構造を示す図で
ある。
に成膜された透明導電体層と、相互接続構造を示す図で
ある。
【図８】所定のパターンでエッチングされた透明導電体
層と画素相互接続構造を示す図である。
層と画素相互接続構造を示す図である。
４０ 基板 ４２ 相互接続構造 ４３ 画素相互接続構造 ４４ 画素電極 ４６ Ｉ層 ４８ Ｐ型層 ５０ 透明電極 ５２ タングステン接続部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミン・カオ アメリカ合衆国カリフォルニア州マウンテ ン・ビュウ ロウレル・ウエイ101 (72)発明者 ディートリッチ・ダブリュー・ヴォック アメリカ合衆国カリフォルニア州メンロ・ パーク ロブル・アベニュー 960−シー (72)発明者 フレデリック・エー・パーナー アメリカ合衆国カリフォルニア州パロアル ト ラモーナ・ストリート 3234 (72)発明者 シン・スン アメリカ合衆国カリフォルニア州サンノゼ ノウス・スター・コート 1956 (72)発明者 シャウミン・マ アメリカ合衆国カリフォルニア州サニーベ イル ガビラン・アベニュー 944 (72)発明者 ゲイリー・ダブリュー・レイ アメリカ合衆国カリフォルニア州マウンテ ン・ビュウ ブレントン・コート 131− エー
Claims (10)
- 【請求項１】基板、基板に隣接する相互接続構造、 該
相互接続構造と隣接してそれぞれ個々の画素電極を含む
少なくとも１つの光学センサ、少なくとも１つの画素電
極の上に形成されるＩ層、及び該Ｉ層の上に形成される
透明電極を有し、該透明電極の内側面は前記Ｉ層及び前
記相互接続構造への電気的パスを形成するよう構成され
ることを特徴とする能動画素センサ。 - 【請求項２】前記画素電極の各々が、Ｎ型層を含むこと
を特徴とする請求項１に記載の能動画素センサ。 - 【請求項３】前記相互接続構造が、画素電極を基板に電
気的に相互接続するよう構成されることを特徴とする請
求項１に記載の能動画素センサ。 - 【請求項４】前記Ｉ層及び前記画素電極のそれぞれは、
アモルファスシリコンを含むことを特徴とする請求項１
に記載の能動画素センサ。 - 【請求項５】前記Ｉ層と前記透明電極との間に形成され
るＰ型層を更に有し、これにより前記透明電極の前記内
側面は、前記Ｐ型層、前記Ｉ層、及び前記相互接続構造
に電気的に接続されるよう構成されることを特徴とする
請求項１に記載の能動画素センサ。 - 【請求項６】前記Ｐ型層は、アモルファスシリコンを含
むことを特徴とする請求項５に記載の能動画素センサ。 - 【請求項７】前記透明電極の前記内側面は、タングステ
ンから成る接続部を使用して相互接続構造に電気接続さ
れることを特徴とする請求項１に記載の能動画素セン
サ。 - 【請求項８】前記透明電極は、インジウム酸化スズを含
むことを特徴とする請求項１に記載の能動画素センサ。 - 【請求項９】前記基板上には、ＣＭＯＳ相互接続構造が
提供されることを特徴とする請求項１に記載の能動画素
センサ。 - 【請求項１０】前記基板は、前記能動画素センサが光を
受けることにより前記能動画素センサによって蓄積され
た電荷を検出する能動回路を含むことを特徴とする請求
項１に記載の能動画素センサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US174,718 | 1998-10-19 | ||
| US09/174,718 US6018187A (en) | 1998-10-19 | 1998-10-19 | Elevated pin diode active pixel sensor including a unique interconnection structure |
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|---|---|
| JP2000133792A true JP2000133792A (ja) | 2000-05-12 |
| JP2000133792A5 JP2000133792A5 (ja) | 2007-01-25 |
| JP4788932B2 JP4788932B2 (ja) | 2011-10-05 |
Family
ID=22637230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27617399A Expired - Lifetime JP4788932B2 (ja) | 1998-10-19 | 1999-09-29 | 相互接続構造を含む能動画素センサ |
Country Status (4)
| Country | Link |
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| US (1) | US6018187A (ja) |
| EP (1) | EP0996164B1 (ja) |
| JP (1) | JP4788932B2 (ja) |
| DE (1) | DE69932132T2 (ja) |
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