JP4788932B2 - 相互接続構造を含む能動画素センサ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、概略ＰＩＮフォトダイオード能動画素センサに関し、特に、本発明は、高性能ＰＩＮダイオードセンサ及び集積回路のための特徴的な相互接続構造に関する。
【０００２】
【従来の技術】
イメージセンサ又は光感応センサのアレイは、イメージセンサが受けた光の強さを検出する。イメージセンサは、ほぼイメージセンサが受けた光の強さに比例した振幅を有する電子信号を生成する。イメージセンサは、光学画像を一組の電子信号に変換することができる。この電子信号は、イメージセンサが受けた光の色の強さを表すことができる。画像処理を可能にするために、電子信号は調整されてサンプリング可能となる。
【０００３】
イメージセンサと信号処理回路との集積化は、その集積化によって画像処理システムの小型化と簡略化が可能になるためにますます重要になってきている。イメージセンサをアナログ及びディジタル信号処理回路と共に集積化することにより、電子画像システムを低価格で且つ小型にし、消費電力を少なくすることができる。
【０００４】
沿革的には、イメージセンサは主に電荷結合素子（ＣＣＤ）であった。ＣＣＤは比較的小さく、高いフィルファクタを提供することができる。しかしながら、ＣＣＤは、ディジタル及びアナログ回路と共に集積化することがきわめて困難である。更に、ＣＣＤは大量の電力を消費し、画像スミアリング問題の影響を受ける。
【０００５】
ＣＣＤセンサの代わりに、能動画素センサが使用できる。能動画素センサは、標準的なＣＭＯＳプロセスを使用して製造することができる。従って、能動画素センサは、ディジタル及びアナログ信号処理回路と共に容易に集積化可能である。更に、ＣＭＯＳ回路は、電力消費量が少ない。
【０００６】
図１は、従来技術となるイメージセンサのアレイの断面を示す。このイメージセンサのアレイは、基板１０上に配置されたＰＩＮダイオードセンサを含む。相互接続構造１２は、ＰＩＮダイオードのＮ型層１４に電気的に接続される。Ｎ型層１４の上にＩ層（又はイントリンシック層）１６が形成される。Ｉ層１６の上にＰ型層１８が形成される。Ｐ型層１８、Ｉ層１６及びＮ型層１４が、ＰＩＮダイオードセンサのアレイを構成する。第１の導電性ビア２０は第１のダイオードセンサを基板１０に接続し、第２の導電性ビア２２は、第２のダイオードセンサを基板１０に電気接続する。ダイオードセンサのアレイ上に透明導電体層（又は透明電極）２４が配置される。透明導電体層２４には導電性リード２６が接続される。導電性リード２６は、ＰＩＮダイオードセンサアレイのＰ型層１８を、選択した電位にバイアスすることができるようバイアス電圧に接続される。
【０００７】
図１のイメージセンサ構造の制約は、導電性リード２６と透明導電体層２４との電気接続である。透明導電体層２４は、ＰＩＮダイオードにバイアスをかけることができるように導電性でなければならず、且つＰＩＮダイオードが光を受けることができるように透明でなければならない。一般に、透明導電体層２４を形成するために使用しなければならないようなタイプの材料にワイヤボンディング接続することはきわめて困難である。従って、導電性リード２６は、ある種のクランプ又は支持構造物を利用して透明導電体層２４に取り付けなければならない。その結果、電気接続の信頼性が低下し、製造コストも高くなる。
【０００８】
透明導電体層が基板上に発生する画素センサバイアス電圧に確実に電気接続されるような能動画素センサを基板と隣接して形成することが望ましい。
【０００９】
【課題を解決するための手段】
本発明は、透明導電体層が基板上にある画素センサ・バイアス電圧に確実に電気接続されるように基板と隣接して形成される高性能能動画素センサを提供する。基板は、画像処理回路を含むＣＭＯＳ基板でよい。
【００１０】
本発明の第１の実施態様では、能動画素センサが含まれる。能動画素センサは、基板を含む。基板に隣接して相互接続構造が形成される。相互接続構造に隣接して少なくとも１つの光センサが形成される。各光センサは、独立した画素電極を含む。画素電極の上にはＩ層が形成される。Ｉ層の上には透明電極が形成され、その結果透明電極の内側面が、Ｉ層と相互接続構造とに電気接続される。
【００１１】
本発明の第２の実施態様は、第１の実施態様に類似する。第２の実施態様は、Ｎ型層からなる画素電極を含む。
【００１２】
本発明の第３の実施態様は、第２の実施態様に類似する。第３の実施態様は、それぞれアモルファスシリコンで形成されるＩ層と画素電極を含む。
【００１３】
本発明の第４の実施態様は、第１の実施態様に類似するが、Ｉ層と透明電極の間に形成されるＰ型層を更に含む。透明電極の内側面は、Ｐ型層、Ｉ層及び相互接続構造に電気接続される。
【００１４】
本発明の第５の実施態様は、第４の実施態様に類似するが、アモルファスシリコンで形成されるＰ型層を更に含む。
【００１５】
本発明のその他の態様及び利点は、本発明の原理を例示する添付図面及び関連する以下の詳細な説明から明らかになるであろう。
【００１６】
【発明の実施の形態】
説明のために図示されるように、本発明は、画素センサと基板との間に接続を確実且つ容易に形成するところの、基板に隣接した高性能画素センサで実現される。
【００１７】
図２は、本発明の第１の実施形態を示す。この実施形態は、基板４０を含む。
基板４０に隣接して相互接続構造４２が形成される。相互接続構造４２に隣接して画素相互接続構造４３が形成される。画素相互接続構造４３に隣接して画素電極４４及び内側金属部分４５が形成される。画素センサアレイの各画素センサは、個別の画素電極４４と内側金属部分４５とを含む。画素電極４４に隣接してＩ層４６が形成される。Ｉ層４６に隣接してＰ型層４８が形成される。Ｐ型層４８に隣接して透明導電体（又は透明電極）５０が形成される。第１の画素センサの画素電極４４は、第１の導電性ビア５２を介して基板４０に電気接続される。第２の画素センサの画素電極４４は、第２の導電性ビア５４を介して基板４０に電気接続される。透明導電体５０は、第３の導電性ビア５６を介して基板４０に電気接続される。
【００１８】
画素センサは、画素センサが光を受けたときに電荷を伝導する。基板４０は、一般に、センス回路と信号処理回路とを含む。センス回路は、画素センサに伝導する電荷量を感知する。伝導する電荷の量は、画素センサが受けた光の強さを表す。一般的に基板は、ＣＭＯＳ（相補型ＭＯＳ）型、ＢｉＣＭＯＳ型又はバイポーラ型のいずれでもよい。基板は、電荷結合素子を含む様々なタイプの基板技術を含むことができる。
【００１９】
一般に、相互接続構造４２は、標準的なＣＭＯＳ相互接続構造である。この相互接続構造を形成する構造及び方法は、電子集積回路の製造分野において周知である。相互接続構造４２は、金属をエッチング等の処理によって除去し所望の形状とした構造や一重又は二重の金属線打ち込み構造（又は象眼構造）でもよい。
【００２０】
画素相互接続構造４３は、高性能画素センサ構造に信頼性と構造上の利点とを提供する。画素電極４４は、相互接続構造４２上にある金属パッド上ではなくシリコンの上に形成されるため、画素相互接続構造は薄い画素電極４４の形成を考慮に入れている。画素相互接続構造４３は、画素電極４４を相互接続構造４２に電気接続する。画素相互接続構造４３は、一般に、酸化シリコン又は窒化シリコンで形成される。
【００２１】
導電性ビア５２、５４は、画素相互接続構造４３を貫通し、画素電極４４を基板４０に電気接続する。第３の導電性ビア５６は、画素相互接続構造４３を貫通し、透明導電体５０と基板４０との間に確実な電気接続を提供する。典型的な場合には、導電性ビア５２、５４、５６は、タングステンで形成される。タングステンは高い縦横比の穴を埋めることができるので、一般に製造の際にタングステンが使用される。すなわち、タングステンを使用して、細く且つ比較的長い相互接続を形成することができる。典型的な場合には、導電性ビア５２、５４、５６は、化学気相成長（ＣＶＤ）法を利用して形成される。導電性ビア５２、５４、５６を形成するために使用できる他の材料には、銅、アルミニウムやその他の任意の導電性材料がある。
【００２２】
画素電極４４と基板４０の間に画素相互接続構造４３を有することには、いくつかの構造上の利点がある。この構造により、相互接続回路を確実に埋めるよう覆うことができる。第１に、導電性ビア５２、５４、５６は画素電極の真下に配置されるため、横方向の空間が節約される。第２に、この構造により、最小の直径を有する導電性ビア５２、５４、５６を形成することができる。一般に、導電性ビア５２、５４、５６を形成するにはＣＶＤ法が最も良い方法である。タングステンのＣＶＤ法によれば、小さい直径のビアを形成することができる。しかし、ＣＶＤ法によりタングステンによるビアを形成するのに必要な温度は、画素電極を形成する多くの材料が（たとえば、アモルファスシリコン）耐えることができる温度よりも高い。基板４０の上側に画素相互接続構造４３を形成し、画素相互接続構造４３上に画素電極４４を形成することにより、画素電極４４の形成よりも先に導電性ビア５２、５４、５６を形成することができ、従って、画素電極４４は、導電性ビア５２、５４、５６の形成に必要な高い温度にさらされない。
【００２３】
内側金属部分４５は、薄い導電材料を含まなければならない。内側金属部分４５は、例えば、特性を変えるようにドープ処理した半導体層、アルミニウム、チタン、窒化チタン、銅、タングステンなどで形成することができる。内側金属部分４５は、薄く（約５００オングストローム）且つ平滑でなければならない。内側金属部分４５の面の粗さは、内側金属部分４５上に形成された画素電極４４の厚さよりも実質上小さくなるよう十分に平滑でなければならない。平滑さの要求を満たすために、内側金属部分４５の研磨が必要なこともある。
【００２４】
内側金属部分４５は、任意選択され得る。しかしながら、内側金属部分４５は、画素電極４４の形成に使用される材料よりも低い抵抗を有する。従って、内側金属部分４５は、より良好な集電特性を提供する。
【００２５】
画素電極４４は、ほぼドープした半導体から形成される。ドープした半導体は、アモルファスシリコンのＮ型層でもよい。画素電極４４は、動作中にバイアスがかけられたときに画素電極４４が完全に空乏化しないように十分に厚く且つ高濃度にドープされていなければならない。画素電極４４には、一般にリンがドープされる。
【００２６】
画素電極４４は、一般に、プラズマ化学気相成長法（ＰＥＣＶＤ法）を使用して成膜される。ＰＥＣＶＤ法は、リンを含むガスを使用して行われる。リンを含むガスは、ＰＨ3（ホスフィン）でもよい。アモルファスシリコン画素電極を形成するときは、シリコンを含むガスが入れられる。
【００２７】
ＰＩＮダイオード能動画素センサを形成するときには、典型的にはアモルファスシリコンのＮ型層が使用される。しかしながら、ダイオード能動画素センサは、ＮＩＰ型のセンサ構造を含んでもよい。この場合、画素電極４４はＰ型層で形成され、図２のＰ型層４８がＮ型層に置換される。
【００２８】
Ｉ層４６は、ほぼ水素化したアモルファスシリコンで形成される。Ｉ層４６は、ＰＥＣＶＤ法又は反応性スパッタリング法を使用して成膜することができる。ＰＥＣＶＤ法は、シリコンを含むガスを含むようにして行われなければならない。成膜は、薄膜内に水素を維持できるような十分低い温度で行わなければならない。Ｉ層４６は、厚さ約１μｍである。
【００２９】
本発明は、透明導電体５０との間の電気接続パスとされ得るＩ層４６を含む。Ｉ層は、電極４４と透明導電体５０との間に電気抵抗の大きなパスを含む。端側の電極（導電性ビア５４に電気接続された電極）４４は、電極４４の端縁と透明導電体５０との間の距離４７が最大になるように配置しなければならない。端側の電極４４と透明導電体５０との間の電気抵抗の大きなパスにおける抵抗値は、距離４７に直接依存する。この部分の抵抗が大きくなると、抵抗の大きなパスを流れる漏れ電流の量が最小になる。
【００３０】
Ｐ型層４８は、ほぼアモルファスシリコンから形成される。典型的には、Ｐ型層４８には、ホウ素がドープされる。Ｐ型層４８は、ＰＥＣＶＤ法を使用することにより成膜することができる。ＰＥＣＶＤ法は、ホウ素を含むガスを使用して行われる。ホウ素を含むガスは、Ｂ2Ｈ6（ジボラン）でよい。アモルファスシリコンＰ型層４８を形成するときは、シリコンを含むガスを含む。Ｐ型層４８の厚さは、一般にＰ型層４８が短波長（例えば青色）光をあまりに多く吸収しないように制御しなければならない。
【００３１】
本発明による他の１つの実施形態では、Ｐ型層４８を含まない。Ｐ型層は、透明導電体５０内の材料の組成を適切に選択し、画素電極４４形成の際のドープレベルを適切に選択することによってなくすことができる。この実施形態の場合は、透明導電体５０は、画素センサのＩ層４６の端面と相互接続構造４２との間だけでなく、画素センサのＩ層４６の上面と相互接続構造４２の間に電気的相互接続を提供する。
【００３２】
前述したように、画素電極４４、Ｉ層４６及びＰ型層４８は、ほぼアモルファスシリコンからなる。しかしながら、画素電極４４、Ｉ層４６及びＰ型層４８は、アモルファスカーボン、アモルファスシリコンカーバイド、アモルファスゲルマニウム又はアモルファスシリコンゲルマニウムで形成してもよい。この例示が全てではないことを理解されたい。
【００３３】
透明導電体５０は、画素センサのＰ型層４８及びＩ層４６と、相互接続構造４２との間の導電接続を提供する。画素センサが受けた光は透明導電体５０を通過しなければならない。一般に、透明導電体５０は、酸化インジウムスズ（ＩＴＯ）からなる。しかしながら、透明導電体５０は、窒化チタン、薄いケイ化物、又はいくつかの種類の遷移金属窒化物又は遷移金属酸化物で形成することもできる。
【００３４】
透明導電体５０に使用する材料の種類の選択と、透明導電体５０の望ましい厚さの決定とによって、画素センサが受ける光の光学反射を最小にすることができる。画素センサが受ける光の反射を最小にすることは、画素センサが検出する光の量を最適化するのに役立つ。
【００３５】
透明導電体５０は、スパッタリング法によって成膜させることができる。スパッタリング法による成膜は、集積回路製造技術において周知である。
【００３６】
透明導電体５０の上に保護層が形成されることもある。保護層は、機械的保護と電気的絶縁を提供し、ある程度の反射防止特性を提供することができる。
【００３７】
変形例となる他の実施形態では、ショットキーダイオードセンサを含む。ショットキーダイオードセンサは、いくつかの異なる構成を含む。第１の変形例となるショットキーダイオードの構成では、導電性金属からなる電極４４を含む。更にこの構成は、Ｉ層４６とＰ型層４８を含む。第２の変形例となるショットキーダイオードの構成は、導電性金属からなる電極４４、及びＰ型層４８を置換する透明導電体層又は（アモルファスシリコン等の）透明な珪化物を有する。第３の変形例となるショットキーダイオードの構成は、Ｎ型層からなる電極４４と、透明導電体層に置き換えられるＰ型層とを含む。第３の変形例の構成による透明導電体層は、適切な仕事関数に基づく必要がある。ショットキー構造に使用されても良い導電性金属には、クロム、白金、アルミニウム及びチタンがある。
【００３８】
図３乃至図８は、図２に示した実施形態を実現するために実施され得る処理工程を示す。
【００３９】
図３は、標準的な相互接続構造４２と画素相互接続構造４３とがその上に形成された基板を示す。この相互接続構造を形成する構造と方法は、電子集積回路の製造分野において周知である。相互接続構造４２は、金属をエッチング処理等の方法により除去し所望の形状とした構造或いは一重又は二重の金属線打ち込み構造を有してもよい。画素相互接続構造４３は、一般に、シリコン酸化物又はシリコン窒化物で形成される。
【００４０】
画素相互接続構造４３は、導電性ビア５２、５４、５６を含む。一般に、導電性ビア５２、５４、５６は、タングステンで形成される。製造においてタングステンが高い縦横比の穴を充填することができるため、一般にタングステンが使用される。即ち、タングステンを使用して、細く比較的長い相互接続を形成することができる。典型的には、導電性ビア５２、５４、５６は化学気相成長（ＣＶＤ）法を使用して形成される。導電性ビア５２、５４、５６を形成するために使用できる他の材料には、銅、アルミニウムやその他の任意の導電性材料がある。
【００４１】
図４は、画素相互接続構造４３上に成膜された画素電極４４と内側金属部分４５を示す。最初に、画素相互接続構造４３上に画素電極層と内側金属層が成膜される。次に、画素電極層と内側金属層が、所定のパターンに従ってエッチングされ、画素電極４４と内側金属部分４５が形成される。個々の画素電極４４及び内側金属部分４５は画素センサの各々に対応して形成される。
【００４２】
画素電極４４は、Ｎ型層部分で実現することができる。他の例によれば、画素電極４４を窒化チタンなどの導電性窒化物で実現することができる。
【００４３】
画素電極４４は、典型的にはＰＥＣＶＤ法を使用して付着される。ＰＥＣＶＤ法は、リンを含むガスで行われる。リンを含むガスは、ＰＨ3でよい。アモルファスシリコン画素電極４４を形成するときは、Ｓｉ2Ｈ6（ジシラン）やＳｉＨ4（モノシラン）などのシリコンを含むガスが使用される。所定の画素電極パターンは、成膜された画素電極材料のウェットエッチング又はドライエッチングにより形成される。
【００４４】
図５は、複数の画素電極４４上に成膜されたＩ層４６とＰ型層４８とを示す。Ｉ層４６は、一般に、ＰＥＣＶＤ法又は反応スパッタリング法を使用して成膜される。ＰＥＣＶＤ法は、シリコンを含むガスを使用しなければならない。成膜は、水素が薄膜内に維持されるような十分低い温度でなければならない。また、Ｐ型層４８は、ＰＥＣＶＤ法を使用して成膜することができる。ＰＥＣＶＤ法は、ホウ素を含むガスを使用して行われる。ホウ素を含むガスは、Ｂ2Ｈ6でよい。アモルファスシリコンＰ型層４８を形成するときは、シリコンを含むガスが使用される。
【００４５】
図６は、導電性ビア５６へのアクセスを提供するためエッチングされたＰ型層４６及びＩ層４４を示す。導電性ビア５６は、画素センサのアレイにバイアスをかけるために使用される基板４０上の基準電圧（又は基準電位）に電気的に接続される。
【００４６】
図７は、Ｐ型層４８、Ｉ層４６、及び導電性ビア５６の間の電気接続を提供する、Ｐ型層４８上に成膜された透明導電体５０の層を示す。一般に、透明導電体５０は酸化インジウムスズで形成される。しかしながら、透明導電体５０は、窒化チタン、薄いケイ化物、又はいくつかの種類の遷移金属窒化物又は遷移金属酸化物で形成することもできる。
【００４７】
透明導電体５０の層は、一般に、反応性スパッタリングによって成膜される。しかしながら、蒸着法によっても透明導電体５０の層を成長させることができる。透明導電体５０の層を窒化チタンで形成する場合は、典型的にはＣＶＤ法又はスパッタリング法を使用して透明導電体５０の層を成膜させなければならない。
【００４８】
図８は、所定のパターンによってエッチングされた透明導電体層５０及び画素相互接続構造４３を示す。このエッチングによって、相互接続構造４２のボンディングパッド６５へのアクセスが可能になる。
【００４９】
前述したように、透明導電体５０上に保護層を形成しても良い。保護層は、機械的保護と電気的絶縁を提供し、ある程度の反射防止特性を提供することができる。
【００５０】
本発明の特定の実施形態について説明したが、本発明は、そのような説明し例示した部分の特定の形態又は構成に制限されるものではない。本発明は、特許請求の範囲によってのみ制限される。
【００５１】
本発明を上述の実施形態に即して説明すると、本発明は、基板［４０］、基板［４０］に隣接する相互接続構造［４２、４３］、 該相互接続構造［４２、４３］と隣接してそれぞれ個々の画素電極［４４］を含む少なくとも１つの光学センサ、少なくとも１つの画素電極［４４］の上に形成されるＩ層［４６］、及び該Ｉ層［４６］の上に形成される透明電極［５０］を有し、該透明電極[５０]の内側面は前記Ｉ層［４６］及び前記相互接続構造［４２、４３］への電気的パスを形成するよう構成される。
【００５２】
好ましくは、前記画素電極［４４］の各々が、Ｎ型層を含む。
【００５３】
好ましくは、前記相互接続構造［４２、４３］が、画素電極［４４］を基板［４０］に電気的に相互接続するよう構成される。
【００５４】
好ましくは、前記Ｉ層［４６］及び前記画素電極［４４］のそれぞれは、アモルファスシリコンを含む。
【００５５】
好ましくは、前記Ｉ層［４６］と前記透明電極［５０］との間に形成されるＰ型層［４８］を更に有し、これにより前記透明電極［５０］の前記内側面は、前記Ｐ型層、前記Ｉ層［４６］、及び前記相互接続構造［４２、４３］に電気的に接続されるよう構成される。
【００５６】
好ましくは、前記Ｐ型層［４８］は、アモルファスシリコンを含む。
【００５７】
好ましくは、前記透明電極［５０］の前記内側面は、タングステンから成る接続部又はタングステンプラグ［５６］を使用して相互接続構造［４２、４３］に電気接続される。
【００５８】
好ましくは、前記透明電極［５０］は、酸化インジウムスズを含む。
【００５９】
好ましくは、前記基板［４０］上には、ＣＭＯＳ相互接続構造が提供される。
【００６０】
好ましくは、前記基板［４０］は、前記能動画素センサが光を受けることにより前記能動画素センサによって蓄積された電荷を検出する能動回路を含む。
【００６１】
【発明の効果】
本発明の能動画素センサは、基板、基板に隣接する相互接続構造、相互接続構造と隣接してそれぞれ個々の画素電極を含む少なくとも１つの光学センサ、少なくとも１つの画素電極の上に形成されるＩ層、及びＩ層の上に形成される透明電極を有し、透明電極の内側面はＩ層及び相互接続構造への電気的パスを形成するよう構成されることを特徴とするので、確実な電気的接続を実現でき、よって動作の信頼性を高めることができる。
【図面の簡単な説明】
【図１】従来技術となるイメージセンサ・アレイの断面図である。
【図２】本発明の実施形態を示す図である。
【図３】基板上に標準的な相互接続構造と画素相互接続構造を形成した基板の図である。
【図４】画素相互接続構造に成膜された画素電極を示す図である。
【図５】複数の画素電極上に成膜されたＩ層とＰ型層を示す図である。
【図６】導電性ビアへのアクセスを可能にするように選択的にエッチングされたＰ型層とＩ層を示す図である。
【図７】Ｐ型層とＩ層の間で電気接続を提供するＰ型層に成膜された透明導電体層と、相互接続構造を示す図である。
【図８】所定のパターンでエッチングされた透明導電体層と画素相互接続構造を示す図である。
【符号の説明】
４０ 基板
４２ 相互接続構造
４３ 画素相互接続構造
４４ 画素電極
４６ Ｉ層
４８ Ｐ型層
５０ 透明電極
５２ タングステン接続部
【発明の属する技術分野】
本発明は、概略ＰＩＮフォトダイオード能動画素センサに関し、特に、本発明は、高性能ＰＩＮダイオードセンサ及び集積回路のための特徴的な相互接続構造に関する。
【０００２】
【従来の技術】
イメージセンサ又は光感応センサのアレイは、イメージセンサが受けた光の強さを検出する。イメージセンサは、ほぼイメージセンサが受けた光の強さに比例した振幅を有する電子信号を生成する。イメージセンサは、光学画像を一組の電子信号に変換することができる。この電子信号は、イメージセンサが受けた光の色の強さを表すことができる。画像処理を可能にするために、電子信号は調整されてサンプリング可能となる。
【０００３】
イメージセンサと信号処理回路との集積化は、その集積化によって画像処理システムの小型化と簡略化が可能になるためにますます重要になってきている。イメージセンサをアナログ及びディジタル信号処理回路と共に集積化することにより、電子画像システムを低価格で且つ小型にし、消費電力を少なくすることができる。
【０００４】
沿革的には、イメージセンサは主に電荷結合素子（ＣＣＤ）であった。ＣＣＤは比較的小さく、高いフィルファクタを提供することができる。しかしながら、ＣＣＤは、ディジタル及びアナログ回路と共に集積化することがきわめて困難である。更に、ＣＣＤは大量の電力を消費し、画像スミアリング問題の影響を受ける。
【０００５】
ＣＣＤセンサの代わりに、能動画素センサが使用できる。能動画素センサは、標準的なＣＭＯＳプロセスを使用して製造することができる。従って、能動画素センサは、ディジタル及びアナログ信号処理回路と共に容易に集積化可能である。更に、ＣＭＯＳ回路は、電力消費量が少ない。
【０００６】
図１は、従来技術となるイメージセンサのアレイの断面を示す。このイメージセンサのアレイは、基板１０上に配置されたＰＩＮダイオードセンサを含む。相互接続構造１２は、ＰＩＮダイオードのＮ型層１４に電気的に接続される。Ｎ型層１４の上にＩ層（又はイントリンシック層）１６が形成される。Ｉ層１６の上にＰ型層１８が形成される。Ｐ型層１８、Ｉ層１６及びＮ型層１４が、ＰＩＮダイオードセンサのアレイを構成する。第１の導電性ビア２０は第１のダイオードセンサを基板１０に接続し、第２の導電性ビア２２は、第２のダイオードセンサを基板１０に電気接続する。ダイオードセンサのアレイ上に透明導電体層（又は透明電極）２４が配置される。透明導電体層２４には導電性リード２６が接続される。導電性リード２６は、ＰＩＮダイオードセンサアレイのＰ型層１８を、選択した電位にバイアスすることができるようバイアス電圧に接続される。
【０００７】
図１のイメージセンサ構造の制約は、導電性リード２６と透明導電体層２４との電気接続である。透明導電体層２４は、ＰＩＮダイオードにバイアスをかけることができるように導電性でなければならず、且つＰＩＮダイオードが光を受けることができるように透明でなければならない。一般に、透明導電体層２４を形成するために使用しなければならないようなタイプの材料にワイヤボンディング接続することはきわめて困難である。従って、導電性リード２６は、ある種のクランプ又は支持構造物を利用して透明導電体層２４に取り付けなければならない。その結果、電気接続の信頼性が低下し、製造コストも高くなる。
【０００８】
透明導電体層が基板上に発生する画素センサバイアス電圧に確実に電気接続されるような能動画素センサを基板と隣接して形成することが望ましい。
【０００９】
【課題を解決するための手段】
本発明は、透明導電体層が基板上にある画素センサ・バイアス電圧に確実に電気接続されるように基板と隣接して形成される高性能能動画素センサを提供する。基板は、画像処理回路を含むＣＭＯＳ基板でよい。
【００１０】
本発明の第１の実施態様では、能動画素センサが含まれる。能動画素センサは、基板を含む。基板に隣接して相互接続構造が形成される。相互接続構造に隣接して少なくとも１つの光センサが形成される。各光センサは、独立した画素電極を含む。画素電極の上にはＩ層が形成される。Ｉ層の上には透明電極が形成され、その結果透明電極の内側面が、Ｉ層と相互接続構造とに電気接続される。
【００１１】
本発明の第２の実施態様は、第１の実施態様に類似する。第２の実施態様は、Ｎ型層からなる画素電極を含む。
【００１２】
本発明の第３の実施態様は、第２の実施態様に類似する。第３の実施態様は、それぞれアモルファスシリコンで形成されるＩ層と画素電極を含む。
【００１３】
本発明の第４の実施態様は、第１の実施態様に類似するが、Ｉ層と透明電極の間に形成されるＰ型層を更に含む。透明電極の内側面は、Ｐ型層、Ｉ層及び相互接続構造に電気接続される。
【００１４】
本発明の第５の実施態様は、第４の実施態様に類似するが、アモルファスシリコンで形成されるＰ型層を更に含む。
【００１５】
本発明のその他の態様及び利点は、本発明の原理を例示する添付図面及び関連する以下の詳細な説明から明らかになるであろう。
【００１６】
【発明の実施の形態】
説明のために図示されるように、本発明は、画素センサと基板との間に接続を確実且つ容易に形成するところの、基板に隣接した高性能画素センサで実現される。
【００１７】
図２は、本発明の第１の実施形態を示す。この実施形態は、基板４０を含む。
基板４０に隣接して相互接続構造４２が形成される。相互接続構造４２に隣接して画素相互接続構造４３が形成される。画素相互接続構造４３に隣接して画素電極４４及び内側金属部分４５が形成される。画素センサアレイの各画素センサは、個別の画素電極４４と内側金属部分４５とを含む。画素電極４４に隣接してＩ層４６が形成される。Ｉ層４６に隣接してＰ型層４８が形成される。Ｐ型層４８に隣接して透明導電体（又は透明電極）５０が形成される。第１の画素センサの画素電極４４は、第１の導電性ビア５２を介して基板４０に電気接続される。第２の画素センサの画素電極４４は、第２の導電性ビア５４を介して基板４０に電気接続される。透明導電体５０は、第３の導電性ビア５６を介して基板４０に電気接続される。
【００１８】
画素センサは、画素センサが光を受けたときに電荷を伝導する。基板４０は、一般に、センス回路と信号処理回路とを含む。センス回路は、画素センサに伝導する電荷量を感知する。伝導する電荷の量は、画素センサが受けた光の強さを表す。一般的に基板は、ＣＭＯＳ（相補型ＭＯＳ）型、ＢｉＣＭＯＳ型又はバイポーラ型のいずれでもよい。基板は、電荷結合素子を含む様々なタイプの基板技術を含むことができる。
【００１９】
一般に、相互接続構造４２は、標準的なＣＭＯＳ相互接続構造である。この相互接続構造を形成する構造及び方法は、電子集積回路の製造分野において周知である。相互接続構造４２は、金属をエッチング等の処理によって除去し所望の形状とした構造や一重又は二重の金属線打ち込み構造（又は象眼構造）でもよい。
【００２０】
画素相互接続構造４３は、高性能画素センサ構造に信頼性と構造上の利点とを提供する。画素電極４４は、相互接続構造４２上にある金属パッド上ではなくシリコンの上に形成されるため、画素相互接続構造は薄い画素電極４４の形成を考慮に入れている。画素相互接続構造４３は、画素電極４４を相互接続構造４２に電気接続する。画素相互接続構造４３は、一般に、酸化シリコン又は窒化シリコンで形成される。
【００２１】
導電性ビア５２、５４は、画素相互接続構造４３を貫通し、画素電極４４を基板４０に電気接続する。第３の導電性ビア５６は、画素相互接続構造４３を貫通し、透明導電体５０と基板４０との間に確実な電気接続を提供する。典型的な場合には、導電性ビア５２、５４、５６は、タングステンで形成される。タングステンは高い縦横比の穴を埋めることができるので、一般に製造の際にタングステンが使用される。すなわち、タングステンを使用して、細く且つ比較的長い相互接続を形成することができる。典型的な場合には、導電性ビア５２、５４、５６は、化学気相成長（ＣＶＤ）法を利用して形成される。導電性ビア５２、５４、５６を形成するために使用できる他の材料には、銅、アルミニウムやその他の任意の導電性材料がある。
【００２２】
画素電極４４と基板４０の間に画素相互接続構造４３を有することには、いくつかの構造上の利点がある。この構造により、相互接続回路を確実に埋めるよう覆うことができる。第１に、導電性ビア５２、５４、５６は画素電極の真下に配置されるため、横方向の空間が節約される。第２に、この構造により、最小の直径を有する導電性ビア５２、５４、５６を形成することができる。一般に、導電性ビア５２、５４、５６を形成するにはＣＶＤ法が最も良い方法である。タングステンのＣＶＤ法によれば、小さい直径のビアを形成することができる。しかし、ＣＶＤ法によりタングステンによるビアを形成するのに必要な温度は、画素電極を形成する多くの材料が（たとえば、アモルファスシリコン）耐えることができる温度よりも高い。基板４０の上側に画素相互接続構造４３を形成し、画素相互接続構造４３上に画素電極４４を形成することにより、画素電極４４の形成よりも先に導電性ビア５２、５４、５６を形成することができ、従って、画素電極４４は、導電性ビア５２、５４、５６の形成に必要な高い温度にさらされない。
【００２３】
内側金属部分４５は、薄い導電材料を含まなければならない。内側金属部分４５は、例えば、特性を変えるようにドープ処理した半導体層、アルミニウム、チタン、窒化チタン、銅、タングステンなどで形成することができる。内側金属部分４５は、薄く（約５００オングストローム）且つ平滑でなければならない。内側金属部分４５の面の粗さは、内側金属部分４５上に形成された画素電極４４の厚さよりも実質上小さくなるよう十分に平滑でなければならない。平滑さの要求を満たすために、内側金属部分４５の研磨が必要なこともある。
【００２４】
内側金属部分４５は、任意選択され得る。しかしながら、内側金属部分４５は、画素電極４４の形成に使用される材料よりも低い抵抗を有する。従って、内側金属部分４５は、より良好な集電特性を提供する。
【００２５】
画素電極４４は、ほぼドープした半導体から形成される。ドープした半導体は、アモルファスシリコンのＮ型層でもよい。画素電極４４は、動作中にバイアスがかけられたときに画素電極４４が完全に空乏化しないように十分に厚く且つ高濃度にドープされていなければならない。画素電極４４には、一般にリンがドープされる。
【００２６】
画素電極４４は、一般に、プラズマ化学気相成長法（ＰＥＣＶＤ法）を使用して成膜される。ＰＥＣＶＤ法は、リンを含むガスを使用して行われる。リンを含むガスは、ＰＨ3（ホスフィン）でもよい。アモルファスシリコン画素電極を形成するときは、シリコンを含むガスが入れられる。
【００２７】
ＰＩＮダイオード能動画素センサを形成するときには、典型的にはアモルファスシリコンのＮ型層が使用される。しかしながら、ダイオード能動画素センサは、ＮＩＰ型のセンサ構造を含んでもよい。この場合、画素電極４４はＰ型層で形成され、図２のＰ型層４８がＮ型層に置換される。
【００２８】
Ｉ層４６は、ほぼ水素化したアモルファスシリコンで形成される。Ｉ層４６は、ＰＥＣＶＤ法又は反応性スパッタリング法を使用して成膜することができる。ＰＥＣＶＤ法は、シリコンを含むガスを含むようにして行われなければならない。成膜は、薄膜内に水素を維持できるような十分低い温度で行わなければならない。Ｉ層４６は、厚さ約１μｍである。
【００２９】
本発明は、透明導電体５０との間の電気接続パスとされ得るＩ層４６を含む。Ｉ層は、電極４４と透明導電体５０との間に電気抵抗の大きなパスを含む。端側の電極（導電性ビア５４に電気接続された電極）４４は、電極４４の端縁と透明導電体５０との間の距離４７が最大になるように配置しなければならない。端側の電極４４と透明導電体５０との間の電気抵抗の大きなパスにおける抵抗値は、距離４７に直接依存する。この部分の抵抗が大きくなると、抵抗の大きなパスを流れる漏れ電流の量が最小になる。
【００３０】
Ｐ型層４８は、ほぼアモルファスシリコンから形成される。典型的には、Ｐ型層４８には、ホウ素がドープされる。Ｐ型層４８は、ＰＥＣＶＤ法を使用することにより成膜することができる。ＰＥＣＶＤ法は、ホウ素を含むガスを使用して行われる。ホウ素を含むガスは、Ｂ2Ｈ6（ジボラン）でよい。アモルファスシリコンＰ型層４８を形成するときは、シリコンを含むガスを含む。Ｐ型層４８の厚さは、一般にＰ型層４８が短波長（例えば青色）光をあまりに多く吸収しないように制御しなければならない。
【００３１】
本発明による他の１つの実施形態では、Ｐ型層４８を含まない。Ｐ型層は、透明導電体５０内の材料の組成を適切に選択し、画素電極４４形成の際のドープレベルを適切に選択することによってなくすことができる。この実施形態の場合は、透明導電体５０は、画素センサのＩ層４６の端面と相互接続構造４２との間だけでなく、画素センサのＩ層４６の上面と相互接続構造４２の間に電気的相互接続を提供する。
【００３２】
前述したように、画素電極４４、Ｉ層４６及びＰ型層４８は、ほぼアモルファスシリコンからなる。しかしながら、画素電極４４、Ｉ層４６及びＰ型層４８は、アモルファスカーボン、アモルファスシリコンカーバイド、アモルファスゲルマニウム又はアモルファスシリコンゲルマニウムで形成してもよい。この例示が全てではないことを理解されたい。
【００３３】
透明導電体５０は、画素センサのＰ型層４８及びＩ層４６と、相互接続構造４２との間の導電接続を提供する。画素センサが受けた光は透明導電体５０を通過しなければならない。一般に、透明導電体５０は、酸化インジウムスズ（ＩＴＯ）からなる。しかしながら、透明導電体５０は、窒化チタン、薄いケイ化物、又はいくつかの種類の遷移金属窒化物又は遷移金属酸化物で形成することもできる。
【００３４】
透明導電体５０に使用する材料の種類の選択と、透明導電体５０の望ましい厚さの決定とによって、画素センサが受ける光の光学反射を最小にすることができる。画素センサが受ける光の反射を最小にすることは、画素センサが検出する光の量を最適化するのに役立つ。
【００３５】
透明導電体５０は、スパッタリング法によって成膜させることができる。スパッタリング法による成膜は、集積回路製造技術において周知である。
【００３６】
透明導電体５０の上に保護層が形成されることもある。保護層は、機械的保護と電気的絶縁を提供し、ある程度の反射防止特性を提供することができる。
【００３７】
変形例となる他の実施形態では、ショットキーダイオードセンサを含む。ショットキーダイオードセンサは、いくつかの異なる構成を含む。第１の変形例となるショットキーダイオードの構成では、導電性金属からなる電極４４を含む。更にこの構成は、Ｉ層４６とＰ型層４８を含む。第２の変形例となるショットキーダイオードの構成は、導電性金属からなる電極４４、及びＰ型層４８を置換する透明導電体層又は（アモルファスシリコン等の）透明な珪化物を有する。第３の変形例となるショットキーダイオードの構成は、Ｎ型層からなる電極４４と、透明導電体層に置き換えられるＰ型層とを含む。第３の変形例の構成による透明導電体層は、適切な仕事関数に基づく必要がある。ショットキー構造に使用されても良い導電性金属には、クロム、白金、アルミニウム及びチタンがある。
【００３８】
図３乃至図８は、図２に示した実施形態を実現するために実施され得る処理工程を示す。
【００３９】
図３は、標準的な相互接続構造４２と画素相互接続構造４３とがその上に形成された基板を示す。この相互接続構造を形成する構造と方法は、電子集積回路の製造分野において周知である。相互接続構造４２は、金属をエッチング処理等の方法により除去し所望の形状とした構造或いは一重又は二重の金属線打ち込み構造を有してもよい。画素相互接続構造４３は、一般に、シリコン酸化物又はシリコン窒化物で形成される。
【００４０】
画素相互接続構造４３は、導電性ビア５２、５４、５６を含む。一般に、導電性ビア５２、５４、５６は、タングステンで形成される。製造においてタングステンが高い縦横比の穴を充填することができるため、一般にタングステンが使用される。即ち、タングステンを使用して、細く比較的長い相互接続を形成することができる。典型的には、導電性ビア５２、５４、５６は化学気相成長（ＣＶＤ）法を使用して形成される。導電性ビア５２、５４、５６を形成するために使用できる他の材料には、銅、アルミニウムやその他の任意の導電性材料がある。
【００４１】
図４は、画素相互接続構造４３上に成膜された画素電極４４と内側金属部分４５を示す。最初に、画素相互接続構造４３上に画素電極層と内側金属層が成膜される。次に、画素電極層と内側金属層が、所定のパターンに従ってエッチングされ、画素電極４４と内側金属部分４５が形成される。個々の画素電極４４及び内側金属部分４５は画素センサの各々に対応して形成される。
【００４２】
画素電極４４は、Ｎ型層部分で実現することができる。他の例によれば、画素電極４４を窒化チタンなどの導電性窒化物で実現することができる。
【００４３】
画素電極４４は、典型的にはＰＥＣＶＤ法を使用して付着される。ＰＥＣＶＤ法は、リンを含むガスで行われる。リンを含むガスは、ＰＨ3でよい。アモルファスシリコン画素電極４４を形成するときは、Ｓｉ2Ｈ6（ジシラン）やＳｉＨ4（モノシラン）などのシリコンを含むガスが使用される。所定の画素電極パターンは、成膜された画素電極材料のウェットエッチング又はドライエッチングにより形成される。
【００４４】
図５は、複数の画素電極４４上に成膜されたＩ層４６とＰ型層４８とを示す。Ｉ層４６は、一般に、ＰＥＣＶＤ法又は反応スパッタリング法を使用して成膜される。ＰＥＣＶＤ法は、シリコンを含むガスを使用しなければならない。成膜は、水素が薄膜内に維持されるような十分低い温度でなければならない。また、Ｐ型層４８は、ＰＥＣＶＤ法を使用して成膜することができる。ＰＥＣＶＤ法は、ホウ素を含むガスを使用して行われる。ホウ素を含むガスは、Ｂ2Ｈ6でよい。アモルファスシリコンＰ型層４８を形成するときは、シリコンを含むガスが使用される。
【００４５】
図６は、導電性ビア５６へのアクセスを提供するためエッチングされたＰ型層４６及びＩ層４４を示す。導電性ビア５６は、画素センサのアレイにバイアスをかけるために使用される基板４０上の基準電圧（又は基準電位）に電気的に接続される。
【００４６】
図７は、Ｐ型層４８、Ｉ層４６、及び導電性ビア５６の間の電気接続を提供する、Ｐ型層４８上に成膜された透明導電体５０の層を示す。一般に、透明導電体５０は酸化インジウムスズで形成される。しかしながら、透明導電体５０は、窒化チタン、薄いケイ化物、又はいくつかの種類の遷移金属窒化物又は遷移金属酸化物で形成することもできる。
【００４７】
透明導電体５０の層は、一般に、反応性スパッタリングによって成膜される。しかしながら、蒸着法によっても透明導電体５０の層を成長させることができる。透明導電体５０の層を窒化チタンで形成する場合は、典型的にはＣＶＤ法又はスパッタリング法を使用して透明導電体５０の層を成膜させなければならない。
【００４８】
図８は、所定のパターンによってエッチングされた透明導電体層５０及び画素相互接続構造４３を示す。このエッチングによって、相互接続構造４２のボンディングパッド６５へのアクセスが可能になる。
【００４９】
前述したように、透明導電体５０上に保護層を形成しても良い。保護層は、機械的保護と電気的絶縁を提供し、ある程度の反射防止特性を提供することができる。
【００５０】
本発明の特定の実施形態について説明したが、本発明は、そのような説明し例示した部分の特定の形態又は構成に制限されるものではない。本発明は、特許請求の範囲によってのみ制限される。
【００５１】
本発明を上述の実施形態に即して説明すると、本発明は、基板［４０］、基板［４０］に隣接する相互接続構造［４２、４３］、 該相互接続構造［４２、４３］と隣接してそれぞれ個々の画素電極［４４］を含む少なくとも１つの光学センサ、少なくとも１つの画素電極［４４］の上に形成されるＩ層［４６］、及び該Ｉ層［４６］の上に形成される透明電極［５０］を有し、該透明電極[５０]の内側面は前記Ｉ層［４６］及び前記相互接続構造［４２、４３］への電気的パスを形成するよう構成される。
【００５２】
好ましくは、前記画素電極［４４］の各々が、Ｎ型層を含む。
【００５３】
好ましくは、前記相互接続構造［４２、４３］が、画素電極［４４］を基板［４０］に電気的に相互接続するよう構成される。
【００５４】
好ましくは、前記Ｉ層［４６］及び前記画素電極［４４］のそれぞれは、アモルファスシリコンを含む。
【００５５】
好ましくは、前記Ｉ層［４６］と前記透明電極［５０］との間に形成されるＰ型層［４８］を更に有し、これにより前記透明電極［５０］の前記内側面は、前記Ｐ型層、前記Ｉ層［４６］、及び前記相互接続構造［４２、４３］に電気的に接続されるよう構成される。
【００５６】
好ましくは、前記Ｐ型層［４８］は、アモルファスシリコンを含む。
【００５７】
好ましくは、前記透明電極［５０］の前記内側面は、タングステンから成る接続部又はタングステンプラグ［５６］を使用して相互接続構造［４２、４３］に電気接続される。
【００５８】
好ましくは、前記透明電極［５０］は、酸化インジウムスズを含む。
【００５９】
好ましくは、前記基板［４０］上には、ＣＭＯＳ相互接続構造が提供される。
【００６０】
好ましくは、前記基板［４０］は、前記能動画素センサが光を受けることにより前記能動画素センサによって蓄積された電荷を検出する能動回路を含む。
【００６１】
【発明の効果】
本発明の能動画素センサは、基板、基板に隣接する相互接続構造、相互接続構造と隣接してそれぞれ個々の画素電極を含む少なくとも１つの光学センサ、少なくとも１つの画素電極の上に形成されるＩ層、及びＩ層の上に形成される透明電極を有し、透明電極の内側面はＩ層及び相互接続構造への電気的パスを形成するよう構成されることを特徴とするので、確実な電気的接続を実現でき、よって動作の信頼性を高めることができる。
【図面の簡単な説明】
【図１】従来技術となるイメージセンサ・アレイの断面図である。
【図２】本発明の実施形態を示す図である。
【図３】基板上に標準的な相互接続構造と画素相互接続構造を形成した基板の図である。
【図４】画素相互接続構造に成膜された画素電極を示す図である。
【図５】複数の画素電極上に成膜されたＩ層とＰ型層を示す図である。
【図６】導電性ビアへのアクセスを可能にするように選択的にエッチングされたＰ型層とＩ層を示す図である。
【図７】Ｐ型層とＩ層の間で電気接続を提供するＰ型層に成膜された透明導電体層と、相互接続構造を示す図である。
【図８】所定のパターンでエッチングされた透明導電体層と画素相互接続構造を示す図である。
【符号の説明】
４０ 基板
４２ 相互接続構造
４３ 画素相互接続構造
４４ 画素電極
４６ Ｉ層
４８ Ｐ型層
５０ 透明電極
５２ タングステン接続部
Claims (10)
- 基板と、
前記基板に隣接する相互接続構造体であって、前記基板に電気的に接続された少なくとも第１及び第２の導電性ビアを含む、相互接続構造体と、
前記相互接続構造体に隣接する少なくとも１つの光学センサであって、該光学センサのそれぞれが個々の画素電極と個々の内側部分とを含み、該個々の内側部分は、前記画素電極と前記相互接続構造体との間に形成され、かつ、前記画素電極と前記第１の導電性ビアとを電気的に接続し、また、前記画素電極及び前記内側部分は、高濃度にドープされた半導体層から形成され、かつ、前記内側部分は前記画素電極の抵抗よりも低い抵抗を有する、少なくとも１つの光学センサと、
前記画素電極の上に形成されるＩ層と、
前記Ｉ層の上に形成される透明電極であって、該透明電極の内側面が前記Ｉ層及び前記第２の導電性ビアに電気的に接続される、透明電極と、
を備える能動画素センサ。 - 前記画素電極の各々が、Ｎ型層からなる、請求項１に記載の能動画素センサ。
- 前記第１の導電性ビアが、前記内側部分を前記基板に電気的に相互接続する、請求項１に記載の能動画素センサ。
- 前記Ｉ層及び前記画素電極のそれぞれが、アモルファスシリコンからなる、請求項１に記載の能動画素センサ。
- 前記Ｉ層と前記透明電極との間に形成されたＰ型層を更に含み、前記透明電極の前記内側面が、前記Ｐ型層、前記Ｉ層、及び前記第２の導電性ビアに電気的に接続される、請求項１に記載の能動画素センサ。
- 前記Ｐ型層が、アモルファスシリコンからなる、請求項５に記載の能動画素センサ。
- 前記第１及び第２の導電性ビアはタングステンからなり、前記透明電極の前記内側面が、前記第２の導電性ビアを介して前記基板に電気的に接続される、請求項１に記載の能動画素センサ。
- 前記透明電極が、酸化インジウムスズからなる、請求項１に記載の能動画素センサ。
- 前記基板がＣＭＯＳ基板からなる、請求項１に記載の能動画素センサ。
- 前記基板は、前記光学センサが光を受けることにより前記光学センサによって蓄積された電荷を検出する能動回路を含む、請求項１に記載の能動画素センサ。
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