KR20000029456A - 이미지센서및그제조방법 - Google Patents

Abstract

본 발명의 이미지 센서는 픽셀(2)들의 어레이를 포함하고, 각 픽셀(2)은 핀 또는 nip 광다이오드(P)를 구비한다. 픽셀 그룹의 상기 광다이오드의 적어도 진성 반도체층은 그러한 픽셀들 사이에서 공유되며 에지 누설 전류를 감소시키는 배리어 역할을 한다. 한 그룹의 픽셀은 픽셀들의 로우일 수도 있고, 상기 어레이의 모든 픽셀들일 수도 있다.

Description

이미지 센서 및 그 제조 방법{Image sensor and its manufacture}

최근 이미지 센서 어레이를 제조하는데 있어서 복잡성을 줄이는 것에 관심이 집중되고 있다. 예를 들어, 어레이를 제조하는데 필요한 공정 단계의 수가 감소되면 향상된 수율을 얻을 수 있다. 박막 기술을 이용하여 형성된 픽셀들의 어레이의 경우에는, 제조 공정에 필요한 정확한 마스크의 수가 특히 중요하다.

이러한 사항들로 인해 다이오드에 기초한(idode-based) 픽셀 구성이 관심을 끌고 있다. 예를 들면, 각각의 로우 및 컬럼 콘덕터 사이에 직렬로 연결된 광다이오드와 스위칭 다이오드를 포함하는 픽셀 구성이 공지되어 있다. 또한 미국특허 제 4,797,560호에 기술되어 있는 바와 같이, 스택형 픽셀 구성의 제조에 대해서도 제안되었는데, 이것에 의해 마스크 패턴을 단순화할 수 있으며 고해상도 화상 센서를 제조할 수도 있다.

박막 다이오드에서 직면하게되는 한가지 문제점은 다이오드를 가로지르는 n 형 반도체와 p 형 반도체 재료 사이의 에지 누설 전류이다. 이 누설 전류는 각 픽셀의 크기가 감소됨에 따라서 상당히 증가하게 된다.

본 발명은 이미지 센서에 관한 것으로서, 특히 광-반응 다이오드를 각각 구비한 픽셀들의 어레이를 포함하는 타입의 이미지 센서에 관한 것이다. 본 발명은 또한 그러한 이미지 센서를 제조하는 방법에 관한 것이다.

도 1은 본 발명에 따른 이미지 센서의 제 1 실시예의 평면도.

도 2는 도 1의 라인 Ⅱ-Ⅱ를 따라 절취한 단면도.

도 3은 도 1의 라인 Ⅲ-Ⅲ을 따라 절취한 단면도.

도 4는 본 발명에 따른 이미지 센서의 다른 실시예의 평면도.

도 5는 도 4의 라인 Ⅴ-Ⅴ를 따라 절취한 단면도.

본 발명의 목적은 다이오드에 기초한 화상 센서 어레이를 제조하는데 있어서 그 복잡성을 줄이고, 박막 다이오드에서의 누설 전류 효과의 문제점을 해결하는 것이다.

본 발명에 따르면, 공통 기판상에 제공된 광반응 픽셀의 어레이를 포함하는 이미지 센서로서, 각각의 픽셀이 제 1 도핑 타입의 제 1 반도체 영역과, 상기 제 1 반도체 영역 상의 진성 반도체 영역과, 상기 진성 반도체 영역 상의 상기 제 1 도핑 타입과 상반되는 도핑 타입의 제 2 반도체 영역을 포함하는 이미지 센서에 있어서, 상기 진성 반도체 영역은 한 그룹의 픽셀 내의 광다이오드들 사이에서 연장되는 것을 특징으로 하는 이미지 센서를 제공하는 것이다.

상세한 설명 및 청구범위에서, 관련 광다이오드를 가지는 각 픽셀에 대한 내용을 참고하면 픽셀들 사이에 공유되는 광다이오드층에 대하여 이해할 수 있을 것이다. 상기 픽셀의 광다이오드는 각 픽셀에 대응하는 기판 영역 상에 광다이오드층을 포함한다.

광전도 타입의 센서 매트릭스의 픽셀들 사이에 있는 반도체층을 공유하는 방법이 제안되었는데, 여기서 광전도형 반도체 재료는 픽셀 전극들 사이에 삽입된다. 미국특허 제 5,132,541호는 이러한 타입의 장치를 개시하고 있다.

본 발명의 이미지 센서에서, 픽셀 그룹의 광다이오드의 진성 반도체층은 상기 픽셀들 사이에서 공유된다. 상기 공유된 진성 반도체층은 n형 및 p형(두 개의 상반되는 도핑 타입) 반도체 재료 사이에 배리어를 제공하는데, 왜냐하면, 상기 공유된 층이 상기 픽셀 광다이오드의 에지를 넘어 연장되기 때문이다. 따라서 에지 누설 전류가 감소되고, 상기 반도체층의 패터닝이 단순화될 수 있다.

각 픽셀은 상기 기판 상에 분리된 영역을 차지하는 스위칭 다이오드 및 광다이오드를 포함할 수도 있다. 그러면, 상기 진성 반도체층은 픽셀들의 로우 내의 광다이오드들 사이에서 연장될 수도 있다. 따라서, 상기 진성 반도체층은 각각의 로우 콘덕터 상에 제공될 수도 있고, 상기 로우 내의 각 픽셀이 차지하는 영역이 최대화될 수 있다.

양호하게는 상기 제 1 및 제 2 반도체 영역이 픽셀들의 로우 내의 인접 광다이오드들 사이에서 연장된다. 그러면, 전체 다이오드 구조는 박막 에칭 공정동안 단일 마스크를 이용하여 패턴될 수 있다.

또한 진성 반도체층이 어레이의 모든 픽셀들의 광다이오드들 사이에서 연장될 수도 있다. 이것은 상기 반도체층의 패터닝을 더 단순화한다. 양호하게는 하나의 컬럼 픽셀의 광다이오드의 제 2 반도체 영역이 픽셀들의 각각의 다른 컬럼의 제 2 반도체 영역으로부터 분리된다. 이것은 픽셀들의 컬럼들 사이의 크로스-토크를 감소시킨다. 이런 방식으로, 상기 광다이오드의 반도체 영역이 픽셀들의 컬럼과 관련된 컬럼 콘덕터를 이용하여 패턴될 수도 있다.

상기 진성 반도체 영역은 부분적으로 에칭되어, 상기 진성 반도체 영역의 상위 부분이 상기 제 2 반도체 영역에 대응하도록 패턴되고, 상기 진성 반도체 영역의 하위 부분이 상기 어레이의 모든 픽셀의 광다이오드들 사이에서 연장되될 수도 있다. 상기 진성 반도체 영역의 부분적인 에칭에 의해, 픽셀들의 컬럼들 사이를 분리시킬 수 있으며 상기 픽셀 광다이오드 내의 에지 누설 전류를 감소시키는 이점을 유지할 수 있다.

양호하게는 각 픽셀이 바닥 접촉부, 상기 바닥 접촉부 상에 위치하는 상기 광다이오드, 상기 제 2 반도체 영역과 동일 모양을 가지며 각 픽셀의 상기 제 2 반도체 영역을 덮고 있는 상기 광다이드 상에 위치한 커패시터를 포함한다. 그러면, 상기 커패시터는 각 픽셀의 제 2 반도체 영역에 대한 마스크와 동일한 마스크를 이용하여 에칭되며, 이 마스크는 효과적으로 상기 컬럼 콘덕터를 포함할 수도 있다.

상기 커패시터는 양호하게는 각 픽셀의 제 2 반도체 영역 상에 위치한 유전층 및 상기 유전층 상의 최상부 접촉층을 포함한다. 이런 방식으로, 상기 광다이오드 구조와 상기 커패시터 유전체 사이에 픽셀들의 각 컬럼 내의 광다이오드를 상호접속하는 금속 접촉부가 존재하지 않게 된다. 대신에, 상기 도핑된 제 2 반도체 영역 내의 측면 전도가 낮아서 각 컬럼 내의 광다이오드는 각각 분리된다.

상기 이미지 센서는 픽셀 영역과 주변 회로 영역을 포함할 수도 있고, 상기 커패시터들은 상기 픽셀 영역 상에만 형성된다. 따라서, 다이오드가 상기 주변 회로 영역에 형성되고, 이렇게 하면 다이오드에 기초된 제어 회로가 형성될 수 있다.

상기 픽셀 영역과 주변 회로 영역 사이에 광다이오드 또는 커패시터층이 없이 상기 바닥 접촉부에 대한 접근이 가능한 영역이 제공될 수도 있으며, 그러면, 상기 최상위 접촉층은 주변 회로의 다이오드들 사이의 접속을 한정할 수 있다.

본 발명의 픽셀 광다이오드가 양호한 방법을 이용하여 형성될 때, 상기 광다이오드는 도핑된 바닥 콘덕터 상에 위치한 진성 비정질 규소층을 포함하고, 상기 도핑된 콘덕터는 상기 제 1 도핑 타입의 반도체 영역을 한정하는 상기 진성 반도체층에 도핑된 영역을 형성하고, 또한 상기 광다이오드는 상기 진성 반도체층 상의 상기 제 2 도핑 타입의 반도체층을 포함한다. 이런 방법으로, 제 1 반도체층의 패터닝이 필요치않게 되고, 따라서, 제 1 도핑 타입 영역이 도핑된 콘덕터의 위치에서만 형성된다.

본 발명은 또한 광다이오드를 각각 포함하는 픽셀들의 어레이를 포함하는 이미지 센서를 제조하는 방법을 포함하며, 상기 방법은

절연 기판 상에 전도성 바닥 접촉층을 증착하고, 제 1 에칭 단계에서 상기 접촉층을 패터닝하는 단계와,

상기 패턴된 바닥 접촉층 상에 반도체층과 커패시터 유전층을 증착하여 전체 어레이 상의 광다이오드-커패시터 픽셀 구조를 한정하는 단계와,

상기 반도체 및 커패시터 유전층 상에 최상위 접촉층을 증착하고, 제 2 에칭 단계에서 최상위 접촉층을 패터닝하는 단계를 포함한다.

본 발명의 방법에서, 픽셀 어레이를 제조하는데 단지 두개의 필수적인 에칭 단계만 요구된다.

상기 광다이오드층은 상기 패턴된 바닥 접촉층 상에 제공되고, 상기 커패시터 유전층은 상기 광다이오드층 상에 제공된다.

상기 반도체층은 제 1 도핑 타입의 바닥층, 진성 반도체층, 제 1 도핑 타입과 상반되는 제 2 도핑 타입의 최상위층을 포함할 수도 있다. 상기 패턴된 바닥 접촉층이 도핑될 수도 있으며, 그러면 상기 반도체층은 진성 반도체층과 상기 제 2 도핑 타입으로 도핑된 최상위층만 포함하고, 상기 바닥 접촉층의 도핑은 상기 패턴된 바닥 접촉층 상에 상기 진성 반도체층의 국부 도핑을 유발한다. 어느 경우에든, 커패시터 유전체층은 패턴된 최상위 접촉층을 마스크로 이용하여 제 3 에칭 단계에서 에칭될 수 있다. 따라서 이런 에칭 단계는 자동조정되며 부가적인 마스크 조정 문제가 발생되지 않는다. 이 제 3 에칭 단계는 또한 진성 반도체층으로 에칭하여 진성 반도체층의 일부를 제거하는데 이용될 수도 있다.

이하, 첨부한 도면을 참조하여, 실시예로서 본 발명을 상세히 설명한다.

도 1은 본 발명에 따른 이미지 센서 픽셀 구조의 제 1 실시예의 평면도이다. 상기 이미지 센서는 관련 로우 및 컬럼 콘덕터(4, 6)를 가지는 로우 및 컬럼 픽셀(2)을 포함한다. 상기 픽셀(2)은 도면에 나타내지는 않았지만, 로우 드라이브 회로에 의해 상기 로우 콘덕터(4)에 인가된 로우 펄스에 의해 어드레스된다. 또한 도면에 도시되어 있지는 않지만, 컬럼 판독 회로를 이용하는 상기 관련 컬럼 콘덕터(6) 수단에 의해 신호들이 상기 픽셀(2)로부터 판독된다. 당업자들은 이미지 센서를 동작하는 다른 기술에 대하여 잘 알고 있을 것이므로, 동작 구성에 대한 상세한 설명은 생략한다.

상기 픽셀(2)들은 공통 기판상에서 픽셀 어레이를 형성한다. 또한, 로우 드라이버 회로 및/또는 컬럼 판독 회로 부분들이 상기 공통 기판상에 형성될 수도 있다. 예를 들면, 상기 두 회로 중 어느 한 회로가 상기 픽셀 어레이의 기판상에 집적될 수 있는 멀티플렉서, 정전기 방지 다이오드, 또는 변조 회로를 포함할 수도 있다.

다양한 픽셀 구성이 공지되어 있는데, 도 1에 도시된 픽셀 어레이에서는, 각각의 이미지 센서 픽셀(2)이 각각의 로우 콘덕터(4)와 컬럼 콘덕터(6) 사이에 직렬 접속된 감광 다이오드(P) 및 스위칭 다이오드(D)를 포함한다.

본 발명에 따르면, 도 1의 예는 광다이오드가 각 로우내의 모든 픽셀들 간에 공유되도록 한정하는 층들을 나타내고 있다. 이런 식으로, 각 픽셀의 광다이오드 영역이 최대화되어 상기 이미지 센서 픽셀의 집광 효율을 개선시킬 수 있다. 각 픽셀은 각각의 스위칭 다이오드(D)를 가지며, 상기 스위칭 다이오드의 한 단자는 상기 광다이오드층의 상부와 접촉하고, 다른 한 단자는 상기 컬럼 콘덕터(6)와 접촉한다.

상기 광다이오드 구조를 한정하는 비정질 규소층들의 높은 저항 때문에 로우 내의 픽셀들 사이의 간섭은 제한된다. 따라서, 각 픽셀 영역 내의 전하 분포는 로우 내의 픽셀들에 저장된 전하들 사이의 간섭을 방지한다.

이제, 도 1에 도시된 픽셀 구성을 생성하는 공정과, 사용 가능한 재료의 몇몇 예들을 설명한다. 당업자들은 다양한 가능성을 알고 있을 것이므로, 완전한 공정 단계는 상세히 설명하지 않는다. 도 1의 라인 Ⅱ-Ⅱ 및 Ⅲ-Ⅲ을 따라 절취한 단면도인 도 2 및 3을 참조한다.

픽셀(2)은 공통 기판(8), 예를 들면, 유리 기판 상에 제공된다. 로우 콘덕터(4)는 기판(8) 상에, 예를 들면, 크롬 또는 다른 금속 트랙의 형태로 제공된다. 이것은, 예를 들어, 스퍼터링 공정을 이용하여 전체 기판(8) 상에 금속 베이스층(10)을 증착하고, 이어서 상기 로우 콘덕터(4)를 한정하는 트랙을 형성하도록 상기 층을 습식 에칭하므로서 얻어진다. 동시에, 베이스 접촉부(5)(도 1 참조)는 스위칭 다이오드(D)를 한정한다.

각 픽셀의 광다이오드(P)는 로우 콘덕터(4) 상에 배치되고 광다이오드 구조를 한정하는 비정질 규소층을 포함한다. 예를 들면, 상기 광다이오드는 상기 로우 콘덕터(4) 상에 배치된 n형 반도체층(Pn), 상기 n 형 층상에 배치된 진성 반도체층(Pi), 상기 진성 반도체층 상에 배치된 p형 반도체층(Pp)을 포함한다.

상기 광다이오드(P)의 비정질 규소층은 예를 들어, PECVD 공정을 이용한 베이스 금속층(10) 상의 배치에 의해 한정된다. 상기 광다이오드(P)를 한정하는 상기 비정질 규소층은 또한 하기의 설명으로부터 알 수 있듯이, 상기 스위칭 다이오드(D)를 한정하고, 상기 스위칭 다이오드(D)는 입사광으로부터 보호되어 감광성을 가지지 않는다. 그 다음에 상기 어레이는 비정질 규소층의 일부를 제거하여 상기 광다이오드(P) 및 스위칭 다이오드(D) 구조를 한정하는 건식 에칭 공정을 거친다. 상기 광다이오드(P)는 상기 로우 내에 최대 영역을 차지하며, 상기 스위칭 다이오드(D)는 최소 실용 사이즈로 제한된다. 상기 스위칭 다이오드(D)는 상기 베이스 접촉부(5) 상에 형성되어, 서로로부터 분리되며 상기 광다이오드층으로부터 분리된다.

그 다음에 예를 들면, 규화질소의 패시베이션층(12)이 전체 어레이 상에 증착되어 다이오드 스택의 에지를 패시베이션한다. 이것은 상기 광다이오드(P)에 특히 중요하다. 상기 패시베이션층은 각각의 스위칭 다이오드의 상부 및 상기 공유된 광다이오드의 상부까지 접촉홀(13)(접촉홀은 각각의 픽셀 영역에 제공됨)을 제공하도록 패턴되므로, 상기 두 구조는 상호접속될 수 있다. 또한 접촉홀(14)이 상기 스위칭 다이오드 베이스 접촉부(5) 상에 제공된다. 최상부 금속층(15)은 상기 어레이 상에 증착되어 상기 스위칭 다이오드(D) 및 광다이오드(P) 간의 상호접속부 및 상기 컬럼 콘덕터(6)를 한정하도록 패턴된다. 상기 스위칭 다이오드(D) 위에 놓여있는 상호접속부(7)는 상기 스위칭 다이오드(D)를 위한 광보호막 역할을 하며, 따라서 감광 특징을 나타내지 않는다.

도 1 내지 3에 도시된 어레이를 형성하는데 필요한 공정은 네개의 마스킹 단계를 필요로 한다. 이들은 금속 로우 콘덕터(4) 및 스위칭 다이오드(D)를 위한 접촉 패드(5)를 한정하기 위한 제 1 마스크, 광다이오드 및 스위칭 다이오드를 한정하도록 비정질 실리콘 영역을 에칭하기 위한 제 2 마스크, 상기 패시베이션층까지 접촉홀을 패턴하기 위한 제 3 마스크, 컬럼 콘덕터(6) 및 다이오드 상호접속부(7)를 한정하기 위한 제 4 마스크이다.

분리된 픽셀들에 비해서, 도 1 내지 3에 도시된 상기 구조는 광 수용 광다이오드 표면이 차지하는 각 픽셀의 면적을 증가시키며, 또한 에지 누설 전류가 발생될 수 있는 다이오드 스택 에지의 수를 감소시킨다. 그러나, 상기 패시베이션층(12)은 상기 픽셀 스택의 에지 하부의 에지 누설 전류를 제거할 수 없다. 또한, 상기 기판의 분리된 부분 상에 스위칭 다이오드 및 광다이오드를 배치하면 각 픽셀에 대한 집광 영역이 다소 감소된다.

상기 에지 누설 전류를 실질적으로 제거하기 위하여, 하기에 기술되어 있는 바와 같이, 상기 어레이의 모든 픽셀들 사이에서 공유되는 적어도 하나의 층을 가지는 광다이오드 구조를 제공할 수 있다.

상기 집광 영역을 개선하기 위하여, 적층된 픽셀 구조가 제공될 수도 있는데, 다이오드-다이오드 픽셀의 경우에, 상기 광다이오드와 상기 스위칭 다이오드는 상기 기판상에서 서로 포개진다. 그러면 상기 스위칭 다이오드 구조가 또한 픽셀들 사이에서 공유되고, 따라서 각각의 스위칭 다이오드를 제공하기 위하여 선택적인 에칭이 요구되는 문제점이 발생한다. 배면 조명이 또한 요구되는데, 그렇지 않으면 상기 스위칭 다이오드는 상기 광다이오드들로부터 광을 차폐한다. 상기 스위칭 다이오드는 투명하면 안되는데, 그렇지 않으면 입사광에 반응하게 되어 상기 픽셀들의 스위칭 특성을 변화시키기 때문이다.

픽셀들의 로우들 간에, 또는 어레이의 모든 픽셀들 간에 공유된 광다이오드를 가지는 적층된 스위칭 다이오드-광다이오드 픽셀을 고려할 수도 있지만, 양호한 장치는 적층된 광다이오드-커패시터 픽셀 장치에 의존하며, 여기서 각각의 픽셀은 광다이오드 및 각각의 로우와 컬럼 콘덕터 사이에 직렬로 접속된 전하 저장 커패시터를 포함한다. 어레이의 모든 픽셀들 사이에 공유된 광다이오드층을 갖는 상기 장치는 도 4에 평면도로 도시되어 있다.

광다이오드-커패시터의 동작은 당업자들에게 공지되어 있다. 한가지 특별한 장점은 하기의 설명으로부터 알 수 있듯이 투명한 커패시터층을 제공할 수 있다는 것이다.

도 4에는, 어레이의 픽셀 영역(20)과 주변 회로 영역(22)이 모두 도시되어 있다. 상기 픽셀 영역(20)은 공통 기판 상에 배치된 로우 콘덕터(4)를 포함한다. 도 4의 실시예에서, 광다이오드(P)의 반도체층은 상기 어레이의 모든 픽셀들 사이에서 공유된다. 따라서, 상기 픽셀 영역(20)은 상기 기판 상에 배치된 로우 콘덕터(4)와, 상기 로우(4) 상에서 연속적인 층을 형성하는 광다이오드(P)를 한정하는 비정질 규소층과, 상기 광다이오드층 상에서 컬럼 콘덕터(6)와 접촉하는 커패시터 유전층(C)을 포함한다. 상기 커패시터 유전층(C)은 주변 회로 영역(22)에는 존재하지 않으며, 따라서 다이오드에 기초한 회로들이 상기 픽셀 어레이를 제조하는데 사용된 층과 동일한 층을 사용하여 제조될 수도 있다.

연속적인 다이오드 구조를 제공하는데는 픽셀 신호가 실질적으로 분리되도록 하는 방법이 요구된다. 이러한 분리를 제공할 수 있는 다양한 장치가 있는데, 이들중 몇몇은 다음에 기술된다.

도 5는 도 4의 라인 Ⅴ-Ⅴ을 따라 절취한 단면도로서, 픽셀 어레이의 양호한 구성을 나타낸다. 상기 양호한 실시예에서, 로우 콘덕터(4)는 크롬 니트라이드층으로부터 한정되는데, 상기 크롬 니트라이드층은 포토리소그래픽 공정 및 에칭 공정을 이용하여 증착 및 패턴된다. 상기 크롬 니트라이드가 에칭되어 소정 패턴의 로우 콘덕터를 형성한 후, 상기 크롬 니트라이드는 PH(인화 수소)의 RF 글로우 방전에 조사된다. 상기 인화 수소 플라즈마 조사의 결과, 인 불순물이 크롬 니트라이드 패턴의 표면에 점착되지만, 유리 기판에는 그다지 점착되지 않는다.

그러면 그 다음의 광다이오드층은 단지 도핑된 크롬 니트라이드 콘덕터 상에 위치한 진성 비정질 반도체층(24) 및 상기 진성 반도체층 상의 p형 반도체층(26)만 포함한다. 상기 진성 반도체층(26)을 증착하는 동안, 크롬 니트라이드의 표면으로부터 인의 확산으로 인해 n형 영역이 상기 크롬 니트라이드 패턴 근방의 비정질 실리콘 막에 형성된다. 계속해서, n형으로 도핑된 반도체 재료의 분리된 아일랜드(island)를 한정하기 위한 더 이상의 어떠한 에칭도 필요없이 n형으로 도핑된 비정질 실리콘 영역이 상기 진성 반도체층에 형성된다. 두 개의 비정질 규소층이 공지된 기술에 의해 전체 어레이 상에 증착되며, 분리된 픽셀 어레이와 상기 어레이 상의 주변 회로 부분들을 한정하는데 거친 패터닝(예를 들면, 근접 프린터(proximity printer)를 이용하여)이 이용될 수도 있다. 도 4에 도시된 것과 같이, 상기 픽셀 어레이와 주변 회로 사이에는 양호한 간격이 남아있다.

따라서, 도 5에 도시된 바와 같이, 상기 로우 콘덕터(4)를 한정하는 크롬 니트라이드 베이스 금속층(10)은 상기 광다이오드 구조(P)의 진성 반도체층(24)으로 덮혀진다. 상기 크롬 니트라이드 로우 콘덕터(4) 근방의 진성 반도체층(24)의 국부적인 n형 도핑은 도시하지 않았다.

상기 진성 반도체층(24) 및 상기 p형 층(26)은 함께 광다이오드 구조(P)를 한정하고, 커패시터 유전체(C)는 중간 전도성 접합없이 상기 p형 층(26) 상에 증착된다. 상기 커패시터 유전층(C)은 예를 들면, 수소화실리콘 니트라이드이고 상기 기판의 주변 회로 영역으로부터 커패시터 유전체를 제거하기 위해 거친 패터닝이 다시 이용될 수 있다. 또한 기계적인 마스크를 이용하여 상기 기판의 주변 회로 부분 상에 유전층(C)의 증착을 방지할 수도 있다.

마지막으로, 종래의 증착 및 리소그래피 기술을 이용하여, 상기 최상부 금속 콘덕터가 증착되어 패터닝된다. 예를 들면, 최상부 금속층(14)은 인듐 주석 산화물(ITO)층일 수도 있는데, 이것은 상기 커패시터와 최상부 접촉부가 투명하도록 하여 상기 기판 상에서 상기 이미지 센서 픽셀의 조명을 가능하게 한다.

도 5에서, p형 반도체층(26)과 커패시터 유전체(C)는 컬럼 콘덕터(6) 아래의 스택을 한정하도록 에칭되어 있다. 상기 컬럼 콘덕터(6)는 상기 커패시터와 p형 반도체층(26)의 실리콘 니트라이드 유전체(C)를 제거하는 건식 에칭 공정을 위한 마스크로서 사용될 수도 있다. 또한, 상기 건식 에칭 공정은 상기 진성 반도체층(24)을 부분 에칭하여, 도 5에 도시된 채널(28)을 한정하는데 이용될 수도 있다. 이런 방식으로, 각각의 분리된 p형 반도체 영역이 각 픽셀의 컬럼에 제공되지만, 상기 진성 반도체층(24)의 나머지 부분은 상기 n형 반도체 영역과 p형 반도체층(26) 사이에서 발생하는 에지 누설 효과를 방지한다.

전술한 공정은 두 개의 정확한 마스킹 및 에칭 단계, 즉 로우 콘덕터를 한정하는 제 1 단계와 컬럼 콘덕터를 한정하는 제 2 단계에 의존한다. 따라서, 어레이를 제조하는데 필요한 필수적인 공정 단계의 수가 상당히 감소한다. 또한, 패턴된 실리콘 니트라이드(또는 다른) 패시베이션층이 필효하지 않기 때문에, 어레이를 생성하는 마스크 단계들의 수도 감소한다.

전술한 바와 같이, 각 픽셀의 광다이오드(P)와 커패시터(C) 사이에 금속 접촉층이 제공되지 않는다. 따라서, p형 반도체층(26)과 커패시터 유전체(C)가 컬럼 내의 모든 픽셀들 사이에서 공유된다 하더라도, p형 반도체층(26)의 아주 높은 측면(lateral) 저항 때문에, 컬럼내의 각 각 픽셀의 커패시터(C) 상에 기억된 전하 신호들 간의 인터페이스는 무시될 수 있다. 상기 고 저항으로 인해, 컬럼 콘덕터 아래의 p형 반도체층(26)까지 에칭할 필요가 없으며, 커패시터 유전체(C)를 에칭할 필요는 없다. 또한, 도핑된 로우 콘덕터(4)가 진성 반도체층(24)에 기초하여 로우형의 n형 반도체 영역을 한정하더라도, 종래의 n-i-p 다이오드 구조가 종래의 크롬 바닥 금속 접속부 상의 전체 어레이 상에 증착될 수도 있다.

도 4 및 5에 도시된 픽셀 배열에서 상기 광다이오드층 상의 커패시터층은 도핑된 콘덕터가 상기 광다이오드 구조의 n형 반도체층을 형성할 수 있도록 배열되어야 한다. 그러나, 상기 커패시터 유전층은 상기 로우 콘덕터 상의 기판 상에 제공될 수도 있으며, 종래의 광다이오드층(n-i-p 또는 p-i-n)이 상기 커패시터 유전체 상에 증착될 수도 있다.

또한 도 4 및 5에 도시된 실시예는 주변 회로(22) 내의 다이오드들 사이에 상호접속이 가능하게 한다. 전술한 바와 같이, 이 목적을 위한 영역이 상기 픽셀 어레이(20)와 반도체 다이오드층을 갖지 않는 주변 회로 영역(22) 사이에 제공된다. 상기 영역은 상기 로우 콘덕터(4)와 접촉할 수 있다. 로우(R1)가 주변 회로 다이오드를 통하여 로우(R3)에 접속되는 일례가 도 4에 도시되어 있다. 컬럼 콘덕터(6)를 한정하는 최상부 금속층은 또한 로우(R3)를 덮는 접속 트랙(30)을 한정한다. 상기 접속 트랙(30)이 로우(R2)를 뛰어넘어 로우(R1) 상의 다이오드의 최상부와 접촉하도록 하기 위하여, 상기 접속 트랙(30)은 상기 로우 콘덕터(4)들 사이에서 이들과 평행하게 연장하여 상기 픽셀 어레이의 접속 영역(32)으로 연장된다. 상기 접속 트랙(30)은 상기 로우 콘덕터(R2)를 통과하며, 상기 픽셀 어레이의 접속부(32)를 덮는 진성 반도체층(24)의 나머지 부분에 의해 상기 로우 콘덕터(R2)로부터 분리된다. 상기 접속 트랙(30)은 상기 로우 콘덕터들(4) 사이에서 이들과 평행하게 진행하여 다시 상기 주변 회로 영역(22)으로 돌아가서 로우(R1) 상의 다이오드 스택의 최상부와 접촉한다. 이러한 타입의 접속은 주변 회로 영역(22)에서 다이오드를 이용하는 구동 회로에 요구되며, 전술한 장치는 주변 회로의 다이오드들 사이의 간단한 접속을 제공한다.

전술한 바와 같이, 컬럼 콘덕터(6)와 접속 트랙(30)을 한정하는 최상부 금속 접속부는 기판 위에서 조사된 이미지 센서에 대하여 투명하다. 투명한 ITO를 최상부 금속 접속부로서 사용할 때 직면하게 되는 한가지 문제점은 어레이의 반도체 영역의 에지 상의 ITO 스텝과 같은 스텝 커버리지(step coverage)의 문제점이다. 이 스텝 커버리지 문제는 접속 트랙(30) 또는 어레이의 외부 에지의 컬럼 콘덕터(6)에서 나타날 수도 있다. 이 문제에 대한 한가지 해결책은 반도체층의 에지를 테이퍼형으로 하는 것인데, 이것은 픽셀 어레이(20)와 주변 회로 영역(22)을 한정할 때 습식 에칭 공정을 이용하면 된다. 대안으로는, 배면 조명을 이용하여 기판 상에 ITO 컬럼을 배치하고 전체 구조를 효과적으로 반전시킴으로서, 스텝 커버리지 문제를 일으키기 쉬운 ITO 최상부 콘덕터를 사용하지 않는 것이다. 진성 반도체층의 도핑된 반도체 영역을 제공하기 위해 ITO 콘덕터를 도핑하는 것이 가능한데, 이러한 기술은 1989년 10월 16-18일, 일본 교토에서 개최된 제 9회 국제 디스플레이 리서치 협회의 회보인 일본 디스플레이 '89 제 506-509 페이지에 발행된 참고 문헌 "큰 기판 상에 α-Si TFT를 제조하기 위한 저항 접촉 형성 방법"에 기술되어 있다. 또한 붕소 이온을 ITO 콘덕터에 점착함으로서 p형 도핑을 제공할 수 있다. 이 경우, 최상부 접촉부는 더 이상 배면 조명된 이미지 센서에 대하여 투명할 필요가 없는 로우 콘덕터를 포함하며, 따라서 스텝 커버리지 문제가 없이 증착될 수 있는 크롬 또는 알루미늄으로 형성될 수 있다.

도 4 및 5를 참조하여 기술한 바닥 금속 콘덕터를 도핑하는 기술은 도 1 내지 3의 실시예에도 마찬가지로 적용될 수 있으며, 역으로 도 1 내지 3의 세 개의 분리된 층다이오드가 도 4 및 5의 실시예에 이용될 수도 있다. 광다이오드 구조의 바닥의 도핑을 발생시키는 도핑된 콘덕터는 만약 붕소 또는 다른 억셉터 이온이 기판 상의 금속 콘덕터와 결합된다면, p-i-n 다이오드를 제조하는데에도 이용될 수 있다.

본 명세서로부터 다른 변형들이 있을 수 있다. 그러한 변형들은 전기 또는 전자 회로의 설계 및 이용, 그리고 그 구성요소에 있어서 이미 공지된 특징들과 본 명세서에 기술된 특징들의 대안 또는 그 특징들에 덧붙여 사용될 수 있는 다른 특징들을 포함할 수도 있다. 본 출원에서의 특허청구범위는 이러한 특징들의 특정한 조합에 대하여 명시하고 있지만, 본 출원의 개시 범위는, 그것이 본원의 어느 한 청구범위에서 청구된 것과 동일한 발명에 관한 것이든, 그리고 그것이 본 발명이 해결하고자 하는 것과 동일한 임의의 또는 모든 기술적 문제들을 해결하든간에, 어떠한 신규한 특징 또는 본 명세서에 함축적으로 또는 명시적으로 개시된 특징들의 신규한 조합 또는 당업자에게 명백한 하나 이상의 특징들을 일반화한 것들을 포함한다. 따라서, 본 출원 또는 이로부터 유도된 다른 어떠한 출원이 진행중인 동안, 이와 같은 특징들 또는 이러한 특징들의 조합으로 새로운 청구범위가 명시될 수 있음을 주지하라.

Claims (16)

1. 공통 기판상에 제공된 광반응 픽셀들의 어레이를 포함하는 이미지 센서로서, 각각의 픽셀이 제 1 도핑 타입의 제 1 반도체 영역과, 상기 제 1 반도체 영역 상의 진성 반도체 영역과, 상기 진성 반도체 영역 상의 상기 제 1 도핑 타입과 상반되는 도핑 타입의 제 2 반도체 영역을 가진 광다이오드를 포함하는 이미지 센서에 있어서,

   상기 진성 반도체 영역은 한 그룹의 픽셀 내의 광다이오드들 사이에 설치되어 있는 것을 특징으로 하는 이미지 센서.
2. 제 1항에 있어서, 각각의 픽셀은 스위칭 다이오드와 광다이오드를 포함하고, 상기 스위칭 다이오드와 광다이오드는 상기 기판 상의 분리된 영역들을 점유하는 이미지 센서.
3. 제 2항에 있어서, 상기 픽셀들은 로우 및 컬럼으로 배열되고, 복수의 픽셀 그룹이 제공되며, 각각의 픽셀 그룹은 픽셀들의 각각의 로우를 포함하고, 상기 제 1 및 제 2 반도체 영역은 또한 픽셀들의 각각의 로우 내의 광다이오드들 사이에 설치되어 있는 이미지 센서.
4. 제 1항에 있어서, 상기 진성 반도체층은 상기 어레이의 모든 픽셀들의 광다이오드들 사이에 설치되어 있는 이미지 센서.
5. 제 4항에 있어서, 상기 픽셀들은 로우 및 컬럼으로 배열되고, 한 컬럼의 상기 광다이오드들의 제 2 반도체 영역은 각각의 다른 컬럼의 광다이오드들의 제 2 반도체 영역으로부터 분리되는 이미지 센서.
6. 제 5항에 있어서, 상기 진성 반도체 영역은 부분적으로 에칭되어, 상기 진성 반도체 영역의 상위 부분은 상기 제 2 반도체 영역에 대응하도록 패턴되고, 상기 진성 반도체 영역의 하위 부분은 상기 어레이의 모든 픽셀의 광다이오드들 사이에 설치되어 있는 이미지 센서.
7. 제 5항 또는 6항에 있어서, 각 픽셀은 바닥 접촉부와, 상기 바닥 접촉부 상에 위치하는 상기 광다이오드, 상기 제 2 반도체 영역과 동일 모양을 가지며 상기 제 2 반도체 영역 위에 놓여 있는 상기 광다이드 상에 위치한 커패시터와, 각 픽셀의 제 2 반도체 영역 상에 위치한 유전층과, 상기 유전층 상의 최상부 접촉층을 포함하는 이미지 센서.
8. 제 7항에 있어서, 픽셀 영역 및 주변 회로 영역이 상기 기판 상에 제공되고, 상기 커패시터는 단지 픽셀 영역 상에만 형성되는 이미지 센서.
9. 제 8항에 있어서, 상기 픽셀 영역과 주변 회로 영역 사이에 광다이오드 또는 커패시터층이 없이 상기 바닥 접촉부에 대한 접근이 가능한 영역이 제공되고, 상기 최상부 접촉층은 주변 회로의 다이오드들 사이의 접속을 한정하는 이미지 센서.
10. 제 1항 내지 제 9항중 어느 한 항에 있어서, 상기 광다이오드는 도핑된 바닥 콘덕터 상에 위치한 진성 비정질 규소층을 포함하고, 상기 도핑된 콘덕터에 의해 상기 제 1 도핑 타입의 영역이 상기 진성 비정질 규소층에 형성되고, 또한 상기 광다이오드는 상기 진성 반도체층 상의 상기 제 2 도핑 타입의 반도체층을 포함하는 이미지 센서.
11. 광다이오드를 각각 포함하는 픽셀들의 어레이를 포함하는 이미지 센서 제조 방법에 있어서,

    절연 기판 상에 전도성 바닥 접촉층을 증착하고, 제 1 에칭 단계에서 상기 전도성 바닥 접촉층을 패터닝하는 단계와,

    상기 패턴된 바닥 접촉층 상에 반도체층과 커패시터 유전층을 증착하여 전체 어레이 상의 광다이오드-커패시터 픽셀 구조를 한정하는 단계와,

    상기 반도체층 및 커패시터 유전층 상에 최상부 접촉층을 증착하고, 제 2 에칭 단계에서 최상부 접촉층을 패터닝하는 단계를 포함하는 이미지 센서 제조 방법.
12. 제 11항에 있어서, 상기 광다이오드층은 상기 패턴된 바닥 접촉층 상에 제공되고, 상기 커패시터 유전층은 상기 광다이오드층 상에 제공되는 이미지 센서 제조 방법.
13. 제 12항에 있어서, 상기 반도체층은 제 1 도핑 타입의 바닥층, 진성 반도체층, 제 1 도핑 타입과 상반되는 제 2 도핑 타입의 최상부층을 포함하는 이미지 센서 제조 방법.
14. 제 13항에 있어서, 상기 패턴된 접촉 바닥층은 도핑되고, 상기 반도체층은 진성 반도체층과 상기 제 2 도핑 타입으로 도핑된 최상부층을 포함하고, 상기 바닥 접촉층의 도핑에 의해 상기 진성 반도체층이 국부적으로 도핑되어 상기 패턴된 바닥 접촉층 상에 제 1 도핑 타입의 바닥 반도체층을 형성하는 이미지 센서 제조 방법.
15. 제 12항 내지 14항중 어느 한 항에 있어서, 상기 커패시터 유전층은 패턴된 최상부 접촉층을 마스크로서 이용하여 제 3 에칭 단계에서 에칭되는 이미지 센서 제조 방법.
16. 제 15항에 있어서, 상기 반도체층의 최상부층과 상기 진성 반도체층의 깊이 부분은 또한 제 3 에칭 단계에서 에칭되는 이미지 센서 제조 방법.