JP2001501039A - イメージセンサ及びその製造 - Google Patents

Abstract

(57)【要約】 イメージセンサは画素（２）のアレイを具え、各画素（２）は、ｐｉｎ又はｎｉｐホトダイオードＰを有する。少なくとも画素のグループのホトダイオードの真性半導体層をこれら画素間で共有し、それは、エッジ漏れ電流を減少させる陣壁として作用する。画素のグループを画素の行又はアレイの全ての画素とすることができる。

Description

【発明の詳細な説明】 イメージセンサ及びその製造 本発明は、イメージセンサ、特に、画素のアレイを具え、各画素が感光ダイオ ードを有するタイプのイメージセンサに関するものである。また、本発明は、こ のようなイメージセンサの製造方法に関するものである。 近年、イメージセンサアレイの製造の複雑さを減少させることに非常に関心が 持たれている。例えば、アレイの製造に要求される工程ステップ数を減少させる 場合、生産量が向上する。薄膜技術を用いて形成した画素アレイの場合、製造工 程に要求される正確なマスクの数は特に重要である。 これらの点によって、ダイオードに基づく画素形態に興味が示される。例えば 、既知の画素形態は、各行及び列導体間で直列なホトダイオード及びスイッチン グダイオードを具える。マスクパターンを簡単にするとともに高解像度のイメー ジセンサを製造できるようになる米国特許出願明細書第４７９７５６０号に示し ているように、積層型画素形態を製造することが提案されている。 薄膜ダイオードが直面する問題の一つは、ダイオード構造のエッジを横切るｎ 型半導体材料とｐ型半導体材料との間のエッジ漏れ電流である。この漏れ電流は 、個々の画素の寸法を減少させるに従って顕著になる。 本発明は、ダイオードに基づくイメージセンサアレイの製造の複雑さを更に減 少させるとともに、薄膜ダイオードのエッジ漏れ電流の影響の問題を解決するこ とも目的とするものである。 本発明によれば、共通基板上に設けた感光性画素のアレイを具え、各画素がホ トダイオードを具え、このホトダイオードが、第１ドーピング型の第１半導体領 域と、この第１半導体領域上の真性半導体領域と、この真性半導体領域上に第２ の逆のドーピング型の第２半導体領域とを有する、イメージセンサにおいて、前 記真性半導体領域が、画素のグループ内のホトダイオード間に延在することを特 徴とするイメージセンサを設ける。 明細書及び請求の範囲において、関連のホトダイオードを有する各画素に対す る任意の符号は、画素間で共有されたホトダイオード層の状況において理解すべ きである。画素のホトダイオードは、各画素に対応する基板の領域上のホトダイ オード層を具える。 光伝導型のセンサマトリックスの画素間で半導体層を共有し、その光伝導材料 を画素電極間に挟むことがことが提案されている。米国特許出願明細書第５１３ ２５４１号はこのタイプの配置を開示する。 本発明のイメージセンサにおいて、画素群のホトダイオードの真性半導体層は これら画素間で共有される。共有された真性半導体層は、ｎ型及びｐ型（二つの 互いに反するドーピングタイプ）の半導体材料間に障壁を設ける。その理由は、 この共有された層が画素のホトダイオードのエッジを超えて延在するからである 。これによってエッジ漏れ電流が減少し、半導体層の簡単なパターン化を可能に する。 各画素は、スイッチングダイオード及びホトダイオードを具え、スイッチング ダイオード及びホトダイオードは、基板上の個別の領域を占有する。この際、真 性半導体層は、画素の行内のホトダイオード間に延在する。したがって、真性半 導体層を、行導体の各々の上に設けることができ、行内の各画素によって占有さ れる領域を最小にすることができる。好適には、第１及び第２半導体領域も、画 素の行内の隣接するホトダイオード間に延在する。この場合、全体のダイオード 構造を、薄膜エッチングプロセス中に単一マスクを用いてパターン化することが できる。 真性半導体層は、アレイの全ての画素のホトダイオード間に延在することがで きる。これによって、半導体層のパターン化が更に簡単になる。好適には、画素 のある列のホトダイオードの第２半導体領域を、画素の他の列のホトダイオード の第２半導体領域から分離する。これによって画素の列間のクロストークを減少 させる。このようにして、ホトダイオードの第２半導体領域を、画素の列に関連 した列導体を用いてパターン化することができる。 真性半導体領域を部分的にエッチングして、真性半導体領域の上部を、第２半 導体領域に対応するようにパターン化するとともに、真性半導体領域の下部がア レイの全ての画素のホトダイオード間に延在するようにすることができる。この ように真性半導体領域を部分的にエッチングすることによって、画素の列間の分 離を行うことができるだけでなく、画素のホトダイオード内のエッジ漏れ電流を 減少させるという利点を維持する。 好適には、各画素はボトムコンタクト部を具え、ホトダイオードをそのボトム コンタクト部に配置し、キャパシタをホトダイオード上に配置し、キャパシタは 、各画素の第２半導体領域と同一の形状を有し、キャパシタを第２半導体領域の 上に配置する。この場合、キャパシタを、各画素の第２半導体領域に対するもの と同一のマスクを用いたエッチングすることができ、このマスクは、列導体を実 際に具えることができる。 好適には、キャパシタは、各画素の第２半導体領域の上に配置された誘電体層 と、誘電体層の上に配置されたトップコンタクト部とを具える。このようにして 、画素の各列内のホトダイオードを相互接続しないので、ホトダイオード構造と キャパシタ誘電体との間に金属コンタクト部が存在しない。代わりに、ドープさ れた第２半導体領域内の横方向の導電率が低くなって、各列内のホトダイオード が互いに分離される。 イメージセンサは、画素領域及び周辺回路領域を具え、キャパシタを画素領域 上のみに形成する。したがって、ダイオードは周辺回路領域内に形成され、これ によって、ダイオードに基づく制御回路を形成することができる。ベースコンタ クト部にアクセスすることができるホトダイオード層又はキャパシタ層のない領 域を、画素領域と周辺回路領域との間に設けることができ、この場合、トップコ ンタクト部は、周辺回路のダイオード間に接続部を規定する。 本発明の画素のホトダイオードを、好適な方法を用いて形成する場合、ホトダ イオードは、ドープされたボトム導体上に配置された真性アモルファスシリコン 層を具え、これによって、ドープされた導体が、第１ドーピングタイプの半導体 領域を規定する真性層にドープ領域を形成し、かつ、真性半導体層上に第２の逆 のドーピングタイプの半導体層を形成する。このように、第１ドーピングタイプ の領域がドープ導体の場所のみに形成されるので、第１半導体層のパターン化は 要求されない。 本発明は、各々がホトダイオードを具える画素のアレイを具えるイメージセン サの製造方法であって、 絶縁基板上に導電性ボトムコンタクト層を配置し、前記コンタクト層を、第１ エッチングステップを用いてパターン化し、 パターン化されたボトムコンタクト層上に半導体層及びキャパシタ誘電体層を 配置して、アレイの上全体にホトダイオード−キャパシタ画素構造を規定し、 前記半導体層及びキャパシタ誘電体層上にトップコンタクト層を配置し、前記 トップコンタクト層を、第２エッチングステップを用いてパターン化することを 特徴とするイメージセンサの製造方法に関するものである。 本発明の方法において、画素アレイを製造するのに要求される二つの主要なエ ッチングステップのみ存在する。 好適には、ホトダイオード層を、パターン化されたボトムコンタクト層上に設 け、キャパシタ誘電体層をホトダイオード層上に設ける。 半導体層は、第１ドーピング型のボトム層と、真性層と、第２の逆のドーピン グ型のトップ層を具える。パターン化されたボトムコンタクト層をドープするこ ともでき、この場合、半導体層は、真性半導体層及び第２ドーピング型のトップ 層のみを具え、ボトムコンタクト層をドープすることによって、パターン化され たボトムコンタクト層上の真性半導体層が局所的にドーピングされる。いずれの 場合も、キャパシタ誘電体層を、パターン化されたトップコンタクト層をマスク として用いることによって第３エッチングステップでエッチングすることができ る。したがって、このエッチングステップは自己位置合わせされ、他の任意のマ スク整合の問題を発生させない。この第３エッチングステップを用いて真性半導 体層をエッチングし、真性層の一部を除去することもできる。 本発明を、添付図面を参照しながら例示的に説明する。 図１は、本発明によるイメージセンサの第１の実施の形態の平面図を示す。 図２は、図１のラインII−II沿いの断面を示す。 図３は、図１のラインIII−III沿いの断面を示す。 図４は、本発明によるイメージセンサの他の実施の形態の平面図を示す。 図５は、図４のラインＶ−Ｖ沿いの断面を示す。 図１は、本発明によるイメージセンサの画素構成の第１の実施の形態の平面図 を示す。イメージセンサは、関連の行及び列導体４，６を有する画素２の行及び 列を具える。画素２は、図示しない行駆動回路によって行導体４に供給される行 パルスによってアドレス指定される。信号は、図示しない列読出し回路を用いて 関連の列導体６によって画素２から読み出される。当業者は、イメージセンサを 作動させる種々の技術を理解し、あり得る動作形態を詳細に説明しない。 画素２は、共通基板上に形成され、協同して画素アレイを形成する。また、行 駆動回路及び／又は列読出し回路の一部を共通基板上に形成することもできる。 例えば、いずれかの回路が、マルチプレクサ、静電気保護ダイオード、又は変調 回路を有することができ、それを、画素アレイの基板上に集積することができる 。 種々の画素形態が既知であり、図１に示した画素アレイにおいて、各イメージ センサの画素２は、行導体４と列導体６との間でそれぞれ直列接続した感光ダイ オードＰ及びスイッチングダイオードＤを具える。 本発明によれば、図１の例は、各行の全ての画素間で共有すべきホトダイオー ドＰを規定する層を示す。このようにして、各画素のホトダイオード領域を最小 にして、イメージセンサの画素の集光効率を向上させることができる。各画素は それ自体のスイッチングダイオードＤを有し、その一端が、ホトダイオード層の 上部に接触し、他端が、その上の列導体６に接触する。 行内の画素間の妨害は、ホトダイオード構造を規定するアモルファスシリコン 層の高抵抗によって制限される。その結果、各画素領域内の電荷分布によって、 行内の画素に蓄積された電荷間の妨害を防止する。 図１に示した画素形態に製造することができる工程及び使用すべきあり得る材 料の例の一部を説明する。当業者は種々の可能性を理解することかできるので、 全工程ステップを詳細に説明しない。各々が図１のラインII−II及びIII−IIIに 沿った断面を示す図２及び３を参照する。 画素２を、共通基板８、例えばガラス基板上に設ける。行導体４を、基板８上 に、例えば、クロム又は他の金属トラックの形態で設ける。これを、基板８上に 金属基板層１０を配置することによって、例えば、スパッタリング工程後に層を ウエットエッチングして行導体４を規定するトラックを形成することによって達 成する。同時に、基板導体５（図１参照）を、スイッチングダイオードＤに対し て規定する。 各画素を規定するホトダイオードＰを行導体４の上に配置し、それは、ホトダ イオード構造を規定するアモルファスシリコン層を具える。例えば、ホトダイオ ードは、行導体４の上に配置したｎ型半導体層Ｐｎと、ｎ型層の上に配置した真 性半導体層Ｐｉと、真性半導体層上に配置したｐ型半導体層Ｐｐとを具える。 ホトダイオードＰのアモルファスシリコン層を、例えばＰＥＣＶＤプロセスを 用いてベースメタル層１０の上に配置することによって規定する。ホトダイオー ドＰを規定するアモルファスシリコン層はスイッチングダイオードＤも規定する が、以下の記載から明らかなように、スイッチングダイオードＤを、感光性を除 去するために入射光から遮蔽する。アレイに対して、アモルファスシリコン層の 一部を除去してドライエッチング工程を施して、ホトダイオードＰ及びスイッチ ングダイオードＤの構造を規定する。ホトダイオードＰは行内の最大領域を占有 し、スイッチングダイオードＤを、実質的に最小のサイズに制限する。スイッチ ングダイオードＤをベースコンタクト５上に形成して、互いに及びホトダイオー ド層から分離する。 その後、例えば窒化珪素のパッシベーション層１２をアレイの上に配置して、 ダイオードスタックのエッジを不動態化する。これは、ホトダイオードＰに対し て特に重要である。パッシベーション層をパターン化して、コンタクトホール１ ３を各スイッチングダイオードの上部及び共有されたダイオードの上部に設け（ コンタクトホールを各画素領域に対して設ける。）、その結果、二つのダイオー ド構造を相互接続することができる。コンタクトホール１４をスイッチングダイ オードのベースコンタクト５上に設けることもできる。最上部の金属層１５を、 アレイ上に配置するとともにパターン化して、スイッチングダイオードＤとホト ダイオードＰとの間の相互接続部を規定し、かつ、列導体６を規定する。スイッ チングダイオードＤの上にある相互接続部７はスイッチングダイオードＤに対す る光シールドとして作用し、その結果、これらは感光性を示さない。 図１〜３に示したアレイを形成するのに要求される工程は、四つのマスキング ステップを必要とする。これらは、スイッチングダイオードＤに対する金属行導 体４及びコンタクトパッド５を規定する第１マスク、ホトダイオード及びスイッ チングダイオード領域を規定するアモルファスシリコン層をエッチングする第２ マスク、パッシベーション層にコンタクトホールをパターン化する第３マスク並 びに列導体６及びダイオード相互接続部７を規定する第４マスクである。 個別の画素と比較して、図１〜３に示した構造は、ホトダイオードの受光面に よって占有される各画素の領域を増大させるとともに、エッジ漏れ電流が生じる おそれがあるダイオードスタックエッジの数を減少させる。しかしながら、パッ シベーション層１２は、画素スタックのエッジに流れるエッジ漏れ電流を減少さ せることができない。さらに、基板の個別の部分にスイッチングダイオード及び ホトダイオードを配置することによって、各画素のあり得る集光領域が幾分減少 する。 エッジ漏れ電流を十分に除去するために、ホトダイオード構造に、アレイの全 ての画素間で共有される少なくとも一つの層を設け、それを、後に説明する実施 の形態から明らかにする。 集光領域を増大させるために、堆積された画素構造を設けることができ、ダイ オード−ダイオード画素の場合、ホトダイオード及びスイッチングダイオードを 基板上で互いに配置する。この際、スイッチングダイオード構造が画素間で共有 されるという問題が発生し、その結果、個別のスイッチングダイオードを設ける ために選択的なエッチングが要求される。スイッチングダイオードがホトダイオ ードからの光を遮蔽するので、背面照明も要求される。スイッチングダイオード が、画素の切替特性を変更する入射光に感応するので、スイッチングダイオード を透明にすることができない。 画素の行間又はアレイの全ての画素間で共有されたホトダイオードを用いて、 堆積されたスイッチングダイオード−ホトダイオード画素を考察することができ るとしても、好適な配置は、堆積されたホトダイオード−キャパシタ画素配置に あり、この場合、各画素は、各行及び列導体間に直列接続したホトダイオード及 び電荷蓄積キャパシタを具える。この配置を、図４において平面図で示し、これ は、アレイの全ての画素間で共有されたホトダイオード層を有する。 ホトダイオード−キャパシタの動作は当業者には既知である。ある特定の利点 は、以下の説明から明らかなように透明キャパシタ層を提供することができるこ とである。 図４において、アレイの画素領域２０と周辺回路領域２２の両方を示す。画素 領域２０は、共通基板上に配置された行導体４も具える。図４の実施の形態にお いて、ホトダイオードＰの半導体層は、アレイの全ての画素間で共有される。し たがって、画素領域２０は、基板上に配置された行導体４と、行４上に連続的な 層を形成するホトダイオードＰを規定するアモルファスシリコン層と、ホトダイ オード層上に存在するとともに列導体６に接触したキャパシタ誘電体層Ｃとを具 える。キャパシタ誘電体層Ｃは周辺回路領域２２には存在せず、その結果、画素 アレイを製造するのに用いたのと同一層を用いてダイオードに基づく回路を製造 することができる。 連続的な半導体ダイオード構造を設けるには、画素信号が十分に分離されるよ うにする手段を必要とする。このような分離を行うための種々の配置が可能であ り、種々の可能性のうちの一部を以下説明する。 図５は、図４のラインＶ−Ｖに沿った断面を示し、画素アレイの好適な構成を 表す。この好適な実施の形態において、行導体４を、既知のホトリソグラフィッ ク及びエッチング工程を用いて配置し及びパターン化した窒化クロム層から規定 する。窒化クロムをエッチングして行導体の所望のパターンを形成した後、窒化 クロムを、ＰＨ₃（ホスフィン）のＲＦグロー放電に露出する。このホスフィン プラズマ露出の結果、リンのドーパントを、窒化クロムパターンの表面に接着す るが、ガラス基板上にはほとんど接着しない。 この際、次のホトダイオード層は、ドープされた窒化クロム導体上に配置され た真性アモルファス半導体層２４と、この真性アモルファス半導体層上のｐ型半 導体層２６とを具える。真性半導体層２６の配置中、ｎ型領域を、窒化クロム表 面からリンを拡散することによって窒化クロムパターンに隣接するアモルファス シリコン膜に形成する。次いで、負にドープしたアモルファスシリコンの領域を 、負にドープした半導体材料の個別の島を規定するために任意のエッチングを必 要とすることなく真性半導体層に形成する。二つのアモルファスシリコン層を、 既知の技術によってアレイの上に配置し、粗いパターン化を用いて（例えば、近 接プリンタを用いて）、個別の画素アレイ及びアレイ上の周辺回路部を規定する 。 好適には、図４に示したように画素アレイと周辺回路との間にスペースを設ける 。 したがって、図５に示すように、行導体４を規定する窒化クロムのベースメタ ル層１０は、ホトダイオード構造Ｐの真性半導体層２４によって直接被覆される 。窒化クロムの行導体４に隣接する真性半導体層２４の局所的なｎ型ドーピング を示さない。 真性半導体層２４及びｐ型層２６は協同してホトダイオード構造Ｐを規定し、 キャパシタ誘電体層Ｃを、中間導電接合部を有することなくｐ型層２６上に配置 する。キャパシタ誘電体層Ｃを、例えば水素添加（ｈｙｄｒｏｇｅｎａｔｅｄ） 窒化珪素とし、粗いパターン化を用いて、基板の周辺回路領域からキャパシタ誘 電体を除去する。また、機械的なマスクによって、基板の周辺回路部上に誘電体 層Ｃが配置されるのを防止することができる。 最後に、通常の配置及びリソグラフィ技術を用いて金属導体を最上部に配置し 及びそれをパターン化する。例えば、最上部の金属層１４をインジウム錫酸化物 の層とし、これによってキャパシタ及び最上のコンタクト部を透明にすることが でき、その結果、上記基板からイメージセンサの画素を照明することができる。 ＩＴＯをウェットエッチングして列導体を規定することができる。 図５において、列導体６の下にスタックを規定するためにエッチングしたｐ型 半導体層２６及びキャパシタ誘電体Ｃを示す。列導体６を、キャパシタの窒化珪 素誘電体Ｃ及びｐ型半導体層２６を除去するドライエッチングプロセスに対する マスクとして用いることができる。さらに、このドライエッチングプロセスを実 行して、真性半導体層２４を部分的にエッチングし、図５に示したようなチャネ ル２８を規定する。このようにして、個別に分離されたｐ型半導体領域を画素の 各列に対して設けるが、真性半導体層２４の残りの部分は、ｎ型半導体領域とｐ 型半導体層２６との間に発生するエッジの漏れの影響を防止する。 上記工程は、二つの正確なマスキング及びエッチング段階：行導体を規定する 第１のもの及び列導体を規定する第２のものに依存する。その結果、アレイを製 造するのに必要な重要な工程ステップの数を著しく減少させる。さらに、パター ン化された窒化珪素（又は他の）パッシベーション層を必要としないので、アレ イを製造するためのマスクステップの総数も減少する。 既に説明したように、各画素のホトダイオードＰとキャパシタＣとの間にメタ ルコンタクト層を設けない。その結果、ｐ型半導体層２６とキャパシタ誘電体Ｃ を列内の全ての画素間で共有したとしても、ｐ型半導体層２６の側面抵抗（ｌａ ｔｅｒａｌ ｒｅｓｉｓｔａｎｃｅ）が非常に高いので、列の各画素のキャパシ タＣに蓄積された電荷信号間の妨害は無視される。実際には、このような高抵抗 の結果、列導体６からｐ型半導体層２６及びキャパシタ誘電体Ｃをエッチングす る必要がない。さらに、ドープされた行導体４が、真性半導体層２４に基づく行 形状のｎ型半導体領域を規定するとしても、通常のｎ−ｉ−ｐダイオード構造を 、通常のクロムボトム（ｃｈｒｏｍｉｕｍ ｂｏｔｔｏｍ）メタルコンタクト上 でアレイ上全体に亘って配置することができる。 図４及び５に示した画素配置のホトダイオード層上のキャパシタ層の配置は、 ドープされた導体によってホトダイオード構造のｎ型半導体層を形成できるよう にするために要求される。しかしながら、キャパシタ誘電体層を、行導体上の基 板上に代わりに設けるとともに、通常のホトダイオード層（ｎ−ｉ−ｐ又はｐ− ｉ−ｎ）をキャパシタ誘電体上に配置することができる。 図４及び５に示した実施の形態によって、周辺回路２２のダイオード間に相互 接続部を形成することもできる。このために、既に説明したように、半導体ダイ オード層を有しない領域を、画素アレイ２０と周辺回路領域２２との間に設ける 。この領域によって、行道態４に対するコンタクト部を形成することかできる。 周辺回路のダイオードを通じて行Ｒ１を行Ｒ３に接続すべき例を図４に示す。列 導体６を規定する最上部の金属層は、行Ｒ３の真上に存在する接続トラック３０ も規定する。接続トラック３０が行Ｒ２を飛び越して行Ｒ１上のダイオードの最 上部に接触することができるようにするために、接続トラック３０は、画素アレ イの接続領域３２に対して、行導体４に平行に延在し及びその間に延在する。接 続トラック３０は、行導体Ｒ２上を通過し、画素アレイの接続部３２を被覆する 真性半導体層２４の残りの部分によって行導体Ｒ２から分離している。接続導体 ３０は、行導体４に並列に延在し及びその間に延在するとともに、周辺回路領域 ２２まで戻って延在して、行Ｒ１の上のダイオードスタックの最上部に接触する 。このタイプの接続は、周辺回路領域２２のダイオードを用いた回路を実現する こ とが要求され、上記配置は、周辺回路のダイオード間に簡単な相互接続を提供す る。 既に説明したように、列導体６及び接続トラック３０を規定する最上部のメタ ルコンタクトを、好適には上記基板から照明されるイメージセンサに対して透明 にする。透明なＩＴＯを最上部のメタルコンタクトとして用いる場合に直面する 問題は、アレイの半導体領域のエッジ上のＩＴＯステップのようなステップ範囲 の問題である。このステップ範囲の問題は、アレイの外側エッジの接続トラック ３０又は列導体６に直面するおそれがある。この問題の解決の一つは、半導体層 のエッジにテーパを設けることであり、これは、画素アレイ２０及び周辺回路領 域２２を規定するときにウェットエッチングプロセスを用いることによって可能 になる。代案は、ステップ範囲の問題を起こす傾向にあるＩＴＯの最上部の導体 の使用を背面照明に依存するとともにＩＴＯ列を基板上に直接配置することによ って回避することであり、これによって全構造を有効に転化する。ＩＴＯ導体に ドーピングしてドープされた半導体領域を真性層に設けることができ、このよう な技術は、１９８９年１０月に日本の京都で開催された９ｔｈ Ｉｎｔｅｒｎａ ｔｉｏｎａｌ Ｄｉｓｐｌａｙ Ｒｅｓｅａｒｃｈ Ｃｏｎｆｅｒｅｎｃｅの会 報であるＪａｐａｎ ｄｉｓｐｌａｙ’ ８９の５０６〜５０９ページにＹｕｋ ａｗａ等によって発表された会議の文献“Ａｎ Ｏｈｍｉｃ Ｃｏｎｔａｃｔ Ｆｏｒｍａｔｉｏｎ Ｍｅｔｈｏｄ ｆｏｒ Ｆａｂｒｉｃａｔｉｎｇ α−Ｓ ｉ ＴＦＴｓ ｏｎ Ｌａｒｇｅ Ｓｉｚｅ Ｓｕｂｓｔｒａｔｅｓ”に記載さ れている。ホウ素イオンをＩＴＯ導体に添加することによってｐ型ドーピングを 行うことも可能である。この場合、最上部のコンタクトは行導体を具え、それは 、背面照明されたイメージセンサに対してもはや透明である必要がなく、したが って、それらを、ステップ範囲の問題なく配置することができるクロム及び／又 はアルミニウムから形成することができる。 当然、図４及び５を参照して説明したようなボトムメタル導体をドーピングす る技術を、図１〜３の実施の形態に同様に適用することができ、逆に言えば、図 １〜３の三つの分離した層のダイオードを、図４及び５の実施の形態に用いるこ とができる。ホウ素又は他のアクセプタイオンを、基板上の金属導体に関連させ る場合、ホトダイオード構造の底部のドーピングを行うドープされた導体を用い て、ｐ−ｉ−ｎダイオードを製造することもできる。 本発明は、上記実施の形態に限定されるものではなく、幾多の変更及び変形が 可能である。

Claims (1)

1. 【特許請求の範囲】 １．共通基板上に設けた感光性画素のアレイを具え、各画素がホトダイオードを 具え、このホトダイオードが、第１ドーピング型の第１半導体領域と、この第 １半導体領域上の真性半導体領域と、この真性半導体領域上に第２の逆のドー ピング型の第２半導体領域とを有する、イメージセンサにおいて、前記真性半 導体領域が、画素のグループ内のホトダイオード間に延在することを特徴とす るイメージセンサ。 ２．各画素がスイッチングダイオード及びホトダイオードを有し、これらスイッ チングダイオード及びホトダイオードが前記基板上の個別の領域を占有するこ とを特徴とする請求の範囲１記載のイメージセンサ。 ３．前記画素を行及び列に配置し、複数のグループの画素を設け、各グループの 画素が画素の各行を具え、前記第１及び第２半導体領域が前記画素の各行内の ホトダイオード間に延在することを特徴とする請求の範囲２記載のイメージセ ンサ。 ４．前記真性半導体層が、前記アレイの全ての画素のホトダイオード間に延在す ることを特徴とする請求の範囲１記載のイメージセンサ。 ５．前記画素を行及び列に配置し、ある列のホトダイオードの第２半導体領域を 、それ以外の列のホトダイオードの第２半導体領域から分離したことを特徴と する請求の範囲４記載のイメージセンサ。 ６．前記真性半導体領域を部分的にエッチングして、前記真性半導体領域の上部 が前記第２半導体領域に対応するようにパターン化し、前記真性半導体領域の 下部が前記アレイの全ての画素のホトダイオード間に延在することを特徴とす る請求の範囲５記載のイメージセンサ。 ７．各画素がボトムコンタクトを具え、前記ホトダイオードをそのボトムコンタ クト上に配置し、キャパシタを前記ホトダイオード上に配置し、そのキャパシ タが前記第２半導体領域と同一形状を有するとともに前記第２半導体領域上に 存在し、各画素の第２半導体領域上に配置された誘電体層と、その誘電体層上 のトップコンタクト層とを具えることを特徴とする請求の範囲５又は６記載の イメージセンサ。 ８．画素領域及び周辺回路領域を前記基板上に設け、前記キャパシタを前記画素 領域上のみに形成したことを特徴とする請求の範囲７記載のイメージセンサ。 ９．ホトダイオード又はキャパシタ層のない領域を前記画素領域と周辺回路領域 との間に設けて、前記ボトムコンタクトにアクセスできるようにし、前記トッ プコンタクト層が、前記周辺回路のダイオード間に接続部を規定することを特 徴とする請求の範囲８記載のイメージセンサ。 １０．前記ホトダイオードが、前記第１ドーピング型の領域を形成するドープさ れたボトム導体上に配置された真性アモルファスシリコン層と、その真性半導 体層上に前記第２ドーピングタイプの半導体層とを具えることを特徴とする請 求の範囲１から９のうちのいずれかに記載のイメージセンサ。 １１．各々がホトダイオードを具える画素のアレイを具えるイメージセンサの製 造方法であって、 絶縁基板上に導電性ボトムコンタクト層を配置し、前記コンタクト層を、第 １エッチングステップを用いてパターン化し、 パターン化されたボトムコンタクト層上に半導体層及びキャパシタ誘電体層 を配置して、アレイの上全体にホトダイオード−キャパシタ画素構造を規定し 、 前記半導体層及びキャパシタ誘電体層上にトップコンタクト層を配置し、前 記トップコンタクト層を、第２エッチングステップを用いてパターン化するこ とを特徴とするイメージセンサの製造方法。 １２．前記ホトダイオード層を、前記パターン化されたボトムコンタクト層上に 配置し、前記キャパシタ誘電体層を、前記ホトダイオード層上に配置すること を特徴とする請求の範囲１１記載のイメージセンサの製造方法。 １３．前記半導体層が、第１ドーピングタイプのボトム層と、第２の逆のドーピ ング型のトップ層とを具えることを特徴とする請求の範囲１２記載のイメージ センサの製造方法。 １４．前記パターン化されたコンタクトボトム層をドープし、前記半導体層が、 真性半導体層と、前記第２ドーピングタイプにドープしたトップ層とを具え、 前記ボトムコンタクト層にドーピングすることによって、前記真性半導体層の 局所的なドーピングが、前記パターン化したボトムコンタクト層上に前記第１ ドーピング型のボトム半導体層を形成することを特徴とする請求の範囲１３記 載のイメージセンサの製造方法。 １５．前記キャパシタ誘電体層を、前記パターン化されたトップコンタクト層を マスクとして用いる第３エッチングステップによってエッチングすることを特 徴とする請求の範囲１２から１４のうちのいずれかに記載のイメージセンサの 製造方法。 １６．前記半導体層のトップ層及び前記真性半導体層の深さの一部も前記第３エ ッチングステップを用いてエッチングすることを特徴とする請求の範囲１５記 載のイメージセンサ。