KR100556511B1

KR100556511B1 - 이미지 센서 및 그의 제조

Info

Publication number: KR100556511B1
Application number: KR1019997000424A
Authority: KR
Inventors: 버드네일크리스토퍼; 프렌치이얀더글라스; 멕가르베이브라이언패트릭
Original assignee: 코닌클리케 필립스 일렉트로닉스 엔.브이.
Priority date: 1997-05-21
Filing date: 1998-03-12
Publication date: 2006-03-06
Also published as: US20010055829A1; WO1998053501A2; EP0937309A2; US6054746A; KR20000029456A; US6534333B2; WO1998053501A3; JP2001501039A; GB9710301D0

Abstract

본 발명의 이미지 센서는 픽셀(2)들의 어레이를 포함하고, 각 픽셀(2)은 핀 또는 nip 광다이오드(P)를 포함한다. 픽셀들의 그룹의 광다이오드들의 적어도 진성 반도체 층은 그러한 픽셀들 사이에서 공유되며 에지 누설 전류를 감소시키는 배리어 역할을 한다. 픽셀들의 하나의 그룹은 픽셀들의 행일 수 있고, 어레이의 모든 픽셀들일 수 있다.

이미지 센서, 광반응 픽셀, 광다이오드, 어레이, 에지 누설 전류

Description

이미지 센서 및 그의 제조{Image sensor and its manufacture}

본 발명은 이미지 센서들에 관한 것으로서, 특히 픽셀들의 어레이를 포함하는 유형의 이미지 센서들에 관한 것이고, 각각의 픽셀은 광-반응 다이오드(photo-responsive diode)를 포함한다. 본 발명은 또한 그러한 이미지 센서를 제조하는 방법에 관한 것이다.

최근 이미지 센서 어레이를 제조하는데 있어서 복잡성을 줄이는 것에 관심이 집중되고 있다. 예를 들어, 어레이를 제조하는데 필요한 공정 단계들의 수가 감소되면 향상된 수율(yield)을 얻는다. 박막 기술을 이용하여 형성된 픽셀들의 어레이의 경우에는, 제조 공정에 필요한 정확한 마스크(mask)들의 수가 특히 중요하다.

이러한 사항들로 인해 다이오드에 기초한(diode-based) 픽셀 구성들이 관심을 끌고 있다. 예를 들면, 알려진 픽셀 구성은 각각의 행 및 열 도체들 사이에 직렬로 연결된 광다이오드와 스위칭 다이오드를 포함한다. 또한 미국특허 제 4,797,560호에 기술되어 있는 바와 같이, 스택형(stacked) 픽셀 구성의 제조에 대해서도 제안되었는데, 이것에 의해 마스크 패턴들을 단순화할 수 있으며 고해상도 화상 센서를 제조할 수 있다.

박막 다이오드들에서 직면하게되는 한가지 문제점은 다이오드 구조의 에지를 가로지르는 n 형 반도체와 p 형 반도체 재료 사이의 에지 누설 전류(edge leakage current)이다. 이 누설 전류는 각 픽셀들의 크기들이 감소됨에 따라서 더욱더 중요하게 된다.

본 발명의 목적은 다이오드에 기초한 화상 센서 어레이를 제조하는데 있어서 그 복잡성을 줄이고, 또한 박막 다이오드들에서의 에지 누설 전류 영향들의 문제점을 해결하는 것이다.

본 발명에 따르면, 공통 기판상에 제공된 광반응 픽셀들의 어레이를 포함하는 이미지 센서가 제공되고, 각각의 픽셀이 제 1 도핑 유형의 제 1 반도체 영역과, 제 1 반도체 영역 상의 진성 반도체 영역(intrinsic semiconductor region)과, 진성 반도체 영역 상의 제 2의 상반되는 도핑 유형의 제 2 반도체 영역을 가지는 광다이오드를 포함하는 이미지 센서에 있어서, 진성 반도체 영역은 픽셀들의 그룹 내의 광다이오드들 사이에서 확장되는 것을 특징으로 한다.

상세한 설명 및 청구범위들에서, 관련 광다이오드를 가지는 각 픽셀에 대한 참조는 픽셀들 사이에 공유되는 광다이오드 층들의 관계에서 이해되어야 한다. 픽셀의 광다이오드는 개별적인 픽셀에 대응하는 기판 영역 상에 광다이오드 층들을 포함한다.

광전도 유형(photoconductor type)의 센서 매트릭스의 픽셀들 사이에 있는 반도체 층을 공유하는 것이 제안되었는데, 여기서 광전도형 반도체 재료는 픽셀 전극들 사이에 삽입된다. 미국특허 제 5,132,541 호는 이러한 유형의 장치를 개시하고 있다.

본 발명의 이미지 센서에서, 픽셀들 그룹의 광다이오드들의 진성 반도체 층은 픽셀들 사이에서 공유된다. 공유된 진성 반도체 층은 n형 및 p형(두 개의 상반되는 도핑 유형들) 반도체 재료 사이에 배리어(barrier)를 제공하는데, 왜냐하면, 이 공유된 층이 픽셀 광다이오드들의 에지들을 넘어 확장되기 때문이다. 에지 누설 전류들이 그것에 의해 감소되고, 반도체 층의 간단한 패터닝(patterning)만들어지는 것이 가능하다.

각 픽셀은 기판상에 분리된 영역들을 차지하는 스위칭 다이오드 및 광다이오드를 가진, 스위칭 다이오드와 광다이오드를 포함할 수 있다. 그러면, 진성 반도체 층은 픽셀들의 행 내의 광다이오드들 사이에서 확장될 수 있다. 따라서, 진성 반도체 층은 개별적인 행 도체 상에 제공될 수 있고, 행 내의 각 픽셀이 차지하는 영역이 최대화될 수 있다. 바람직하게 제 1 및 제 2 반도체 영역들은 또한 픽셀들의 행 내의 인접 광다이오드들 사이에서 확장된다. 그러면, 전체 다이오드 구조는 박막 에칭 공정동안 단일 마스크를 이용하여 패턴될 수 있다.

삭제

진성 반도체 층이 어레이의 모든 픽셀들의 광다이오드들 사이에서 대안적으로 확장될 수 있다. 이것은 반도체 층의 패터닝을 더 단순화한다. 바람직하게 픽셀들의 하나의 열의 광다이오드들의 제 2 반도체 영역이 픽셀들의 각각의 다른 열의 제 2 반도체 영역으로부터 분리된다. 이것은 픽셀들의 열들 사이의 크로스-토크(cross-talk)를 감소시킨다. 이런 방식으로, 광다이오드들의 제 2 반도체 영역이 픽셀들의 열들과 관련된 열 도체들을 이용하여 패턴될 수도 있다.

진성 반도체 영역은 부분적으로 에칭될 수 있어, 진성 반도체 영역의 상위 부분이 제 2 반도체 영역들에 대응하도록 패턴되고, 진성 반도체 영역의 하위 부분이 어레이의 모든 픽셀들의 광다이오드들 사이에서 확장된다. 진성 반도체 영역의 이 부분적인 에칭은 픽셀들의 열들 사이를 추가적으로 분리시킬 수 있으며 또한 픽셀 광다이오드들 내의 에지 누설 전류를 감소시키는 이점을 유지할 수 있다.

바람직하게 각 픽셀이 바닥 접촉부, 바닥 접촉부 상에 위치하는 광다이오드, 및 광다이오드 상에 위치하는 커패시터를 포함하고, 이 커패시터는 제 2 반도체 영역과 동일 모양을 가지며 각 픽셀의 제 2 반도체 영역을 덮는다. 그러면, 커패시터는 각 픽셀의 제 2 반도체 영역에 대한 것으로서 동일한 마스크를 이용하여 에칭될 수 있고, 이 마스크는 효과적으로 열 도체들을 포함할 수 있다.

커패시터는 바람직하게 각 픽셀의 제 2 반도체 영역 상에 위치한 유전층(dielectric layer) 및 유전층 상의 상부 접촉층을 포함한다. 이런 방식으로, 광다이오드 구조와 커패시터 유전체 사이에 금속 접촉이 없고, 이는 그렇지 않으면 픽셀들의 각 열 내의 광다이오드들을 상호 접속할 수 있다. 대신, 도핑된 제 2 반도체 영역 내의 측면 전도가 낮아서 각 열 내의 광다이오드들은 서로 분리된다.

이미지 센서는 픽셀 영역과 주변 회로 영역을 포함할 수 있고, 커패시터들은 픽셀 영역 상에만 형성된다. 따라서, 다이오드들이 주변 회로 영역에 형성되고, 이는 다이오드에 기초된 제어 회로가 형성되게 할 수 있다. 영역은 기본 접촉들을 액세스하게 하는 광다이오드 또는 커패시터 층들이 없는 주변 회로 영역과 픽셀 영역사이에 제공될 수 있고, 그러면, 최상위 접촉층은 주변 회로의 다이오드들 사이의 접속들을 한정한다.

삭제

본 발명의 픽셀 광다이오드들이 양호한 방법을 이용하여 형성될 때, 광다이오드는 도핑된 바닥 도체 상에 위치한 진성 비정질 실리콘층(intrinsic amorphous silicon layer)을 포함하고, 그것에 의해 도핑된 도체는 제 1 도핑 유형의 반도체 영역들을 한정하는 진성 반도체 층에 도핑된 영역들, 그리고 진성 반도체 층 상의 반대 도핑유형의 제 2 반도체 층을 형성한다. 이런 방식으로, 제 1 반도체 층의 패터닝이 필요치 않게 되는데 왜냐하면 제 1 도핑 유형 영역들이 도핑된 도체들의 위치에서만 형성되기 때문이다.

본 발명은 또한 픽셀들의 어레이를 포함하는 이미지 센서를 제조하는 방법을 제공하고, 각각은 개별적인 광다이오드를 각각 포함하고, 이 방법은

절연 기판(insulating substrate) 상에 전도성 바닥 접촉층을 침착하고, 제 1 에칭 단계에서 접촉층을 패터닝하는 단계와,

전체 어레이 상의 광다이오드-커패시터 픽셀 구조를 한정하기 위해 패터닝된 바닥 접촉층 상에 반도체 층들과 커패시터 유전층을 침착하는 단계와,

반도체 및 커패시터 유전층들 상에 최상위 접촉층을 침착하고, 제 2 에칭 단계에서 최상위 접촉층을 패터닝하는 단계를 포함한다.

본 발명의 방법에서, 픽셀 어레이를 제조하기 위해 요구되는 두 개의 필수적인 에칭 단계들이 있다.

광다이오드 층들은 바람직하게 패터닝된 바닥 접촉층 상에 제공되고, 커패시터 유전층은 광다이오드 층들 상에 제공된다.

반도체 층들은 제 1 도핑 유형의 바닥층, 진성 층, 제 2의 반대 도핑 유형의 최상위층을 포함할 수 있다. 대안적으로 패터닝된 바닥 접촉층이 도핑될 수도 있으며, 그러면 반도체 층들은 진성 반도체 층과 제 2 도핑 유형의 최상위층만 포함하고, 바닥 접촉층의 도핑은 패터닝된 바닥 접촉층 상에 진성 반도체 층의 국부 도핑을 유발한다. 어느 경우에든, 커패시터 유전체 층은 마스크로서 패터닝된 최상위 접촉층을 이용하여 제 3 에칭 단계에서 에칭될 수 있다. 따라서 이 에칭 단계는 자기 정렬되며(self-aligned) 부가적인 마스크 정렬 문제들이 발생되지 않는다. 이 제 3 에칭 단계는 또한 진성 반도체 층의 일부를 제거하기 위해 진성 반도체 층으로 에칭하기 위해 이용될 수 있다.

본 발명은 이제 첨부한 도면들을 참조하여, 예로서 상세히 설명하게될 것이다.

도 1은 본 발명에 따른 이미지 센서의 제 1 실시예의 평면도.

도 2는 도 1의 라인 2-2를 따라 절취한 단면도.

도 3은 도 1의 라인 3-3을 따라 절취한 단면도.

도 4는 본 발명에 따른 이미지 센서의 대안적인 실시예의 평면도.

도 5는 도 4의 라인 5-5를 따라 절취한 단면도.

도 1은 본 발명에 따른 이미지 센서 픽셀 구조의 제 1 실시예의 평면도이다. 이미지 센서는 관련 행 및 열 도체들(4, 6)을 가진 픽셀들(2)의 행들 및 열들을 포함한다. 픽셀들(2)은 도면에 나타내지는 않았지만, 행 구동 회로에 의해 행 도체(4)에 인가된 행 펄스들에 의해 어드레스된다. 또한 도면에 도시되어 있지는 않지만, 신호들은 열 판독 회로를 이용하여 관련 열 도체(6)에 의해 신호들이 픽셀들(2)로부터 판독된다. 당업자들은 이미지 센서를 동작하기 위한 다른 기술들에 대해 이해할 것이고, 가능한 동작 기술들의 상세한 설명은 제공되지 않을 것이다.

픽셀들(2)은 공통 기판상에 형성되고 픽셀 어레이를 함께 형성한다. 또한, 행 구동 회로 및/또는 열 판독 회로 부분들은 또한 공통 기판상에 형성될 수 있다. 예를 들면, 두 회로 중 어느 한 회로는 멀티플렉서들, 정전기 방지 다이오드(electrostatic protection diode)들, 또는 변조 회로들을 포함할 수 있고, 이는 픽셀 어레이의 기판상에 집적될 수 있다.

다양한 픽셀 구성들이 공지되어 있는데, 도 1에 도시된 픽셀 어레이에서, 각각의 이미지 센서 픽셀(2)은 개별적인 행 도체(4)와 열 도체(6) 사이에 직렬 접속된 감광 다이오드(photosensitive diode)(P) 및 스위칭 다이오드(D)를 포함한다.

본 발명에 따르면, 도 1의 예는 각 행 내의 모든 픽셀들 간에 공유될 광다이오드들(P)을 한정하는 층들을 나타내고 있다. 이런 방식으로, 각 픽셀의 광다이오드 영역은 이미지 센서 픽셀들의 집광 효율(light collecting efficiency)을 개선시키도록 최대화될 수 있다. 각 픽셀은 개별적인 스위칭 다이오드(D)를 가지며, 스위칭 다이오드의 한 단자는 광다이오드 층의 상부와 접촉하고, 다른 한 단자는 열 도체(6)와 접촉한다.

광다이오드 구조를 한정하는 비정질 실리콘층(amorphous silicon layer)들의 높은 저항 때문에 행 내의 픽셀들 사이의 간섭이 제한된다. 결과적으로, 각 픽셀 영역 내의 전하 분포는 행 내의 픽셀들에 저장된 전하들 사이의 간섭을 방지한다.

이제, 도 1에 도시된 픽셀 구성이 생성될 수 있는 공정들과, 이용될 가능한 재료들의 일부 예들이 설명될 것이다. 당업자들은 다양한 가능성들을 이해할 것이므로, 완전한 공정 단계들은 상세히 설명되지 않을 것이다. 도 1의 라인 Ⅱ-Ⅱ 및 Ⅲ-Ⅲ을 따라 절취한 단면도인 도 2 및 3을 참조해야 한다.

픽셀들(2)은 공통 기판(8), 예를 들면, 유리 기판상에 제공된다. 행 도체들(4)은 기판(8) 상에, 예를 들면, 크롬(chromium) 또는 다른 금속 트랙들의 형태로 제공된다. 이것은, 예를 들어, 스퍼터링 공정(sputtering process)을 이용하여 전체 기판(8) 상에 금속 베이스층(10)을 침착하고, 이어서 행 도체들(4)을 한정하는 트랙들을 형성하도록 층을 습식 에칭(wet etching)함으로써 성취된다. 동시에, 베이스 접촉부들(5)(도 1 참조)은 스위칭 다이오드들(D)에 대해 한정된다.

각 픽셀의 광다이오드(P)는 행 도체(4) 상에 배열되고 광다이오드 구조를 한정하는 비정질 실리콘층들을 포함한다. 예를 들면, 광다이오드는 행 도체(4) 상에 배열된 n형 반도체 층(Pn), n 형 층상에 배열된 진성 반도체 층(Pi), 진성 반도체 층상에 배열된 p형 반도체 층(Pp)을 포함할 수 있다.

광다이오드(P)의 비정질 실리콘층들은 예를 들어, PECVD 공정을 이용한, 베이스 금속층(10) 상의 침착에 의해 한정된다. 광다이오드들(P)을 한정하는 비정질 실리콘층들은 또한 아래의 설명으로부터 알 수 있듯이, 스위칭 다이오드들(D)을 한정하고, 스위칭 다이오드들(D)은 감광성을 제거하도록 입사광(incident light)으로부터 차폐된다. 그 다음 어레이는 광다이오드(P) 및 스위칭 다이오드(D) 구조들을 한정하기 위해 비정질 실리콘층들의 일부들을 제거하는 건식 에칭 공정(dry etching process)을 거친다. 광다이오드들(P)은 행 내에 최대 영역을 차지하며, 스위칭 다이오드들(D)은 최소 실용 크기로 제한된다. 스위칭 다이오드들(D)은 베이스 접촉부들(5) 상에 형성되어, 그것에 의해 서로로부터 그리고 광다이오드 층으로부터 분리된다.

그 다음에 예를 들면, 규화 질소의 패시베이션층(passivation layer)(12)이 다이오드 스택들의 에지들을 패시베이션하기 위해 전체 어레이 상에 침착된다. 이것은 광다이오드들(P)에 특히 중요하다. 패시베이션층은 각각의 스위칭 다이오드의 상부 및 공유된 광다이오드의 상부까지 접촉 홀들(13)(접촉 홀은 각각의 픽셀 영역에 제공됨)을 제공하도록 패턴되고, 따라서 두 다이오드 구조들은 상호 접속될 수 있다. 또한 접촉 홀들(14)이 스위칭 다이오드 베이스 접촉부들(5) 상에 제공된다. 상부 금속층(15)은 어레이 상에 침착되어 스위칭 다이오드들(D) 및 광다이오드들(P) 간의 상호접속부들을 한정하고 열 도체들(6)을 한정하도록 패터닝된다. 스위칭 다이오드(D) 위에 놓여있는 상호접속부들(7)은 스위칭 다이오드들(D)을 위한 광차폐들의 역할을 하며, 따라서 감광 특징들을 디스플레이하지 않는다.

도 1 내지 3에 도시된 어레이를 형성하는데 필요한 공정은 네 개의 마스킹 단계들을 필요로 한다. 이들은 스위칭 다이오드들(D)을 위한 접촉 패드들(5) 및 금속 행 도체들(4)을 한정하기 위한 제 1 마스크, 광다이오드 및 스위칭 다이오드 영역들을 한정하도록 비정질 실리콘 영역들을 에칭하기 위한 제 2 마스크, 패시베이션층까지 접촉 홀들을 패턴하기 위한 제 3 마스크, 및 열 도체들(6) 및 다이오드 상호접속부들(7)을 한정하기 위한 제 4 마스크이다.

분리된 픽셀들에 비해서, 도 1 내지 3에 도시된 구조는 광 수용 광다이오드 표면이 차지하는 각 픽셀의 영역을 증가시키며, 또한 에지 누설 전류들이 발생될 수 있는 다이오드 스택 에지들의 수를 감소시킨다. 그러나, 패시베이션층(12)은 픽셀 스택의 에지들 하부에 흐르는 에지 누설 전류들을 제거할 수 없다. 또한, 기판의 분리된 부분들 상에 스위칭 다이오드들 및 광다이오드들을 배열하면 각 픽셀에 대한 가능한 집광 영역이 일부 손실된다.

에지 누설 전류들을 실질적으로 제거하기 위해, 아래에 설명되는 실시예들로부터 명백해질 것과 같이, 어레이의 모든 픽셀들 사이에서 공유되는 적어도 하나의 층을 가지는 광다이오드 구조를 제공하는 것이 가능하다.

집광 영역을 개선하기 위하여, 스택된 픽셀 구조가 제공될 수 있고, 다이오드-다이오드 픽셀의 경우에, 광다이오드와 스위칭 다이오드는 기판상에서 서로 포개진다. 그러면 스위칭 다이오드 구조가 또한 픽셀들 사이에서 공유되고, 따라서 개별적인 스위칭 다이오드를 제공하기 위하여 선택적인 에칭이 요구되는 문제점이 발생한다. 배면 조명(back-illumination)이 또한 요구되고, 그렇지 않으면 스위칭 다이오드는 광다이오드들로부터 광을 차폐한다. 스위칭 다이오드는 투명할 수 없고, 그렇지 않으면 입사광에 반응하게 되어 픽셀들의 스위칭 특성들을 변화시킬 수 있다.

픽셀들의 행들 간에, 또는 어레이의 모든 픽셀들 간에 공유된 광다이오드를 가지는 스택된 스위칭 다이오드-광다이오드 픽셀을 고려할 수 있지만, 양호한 장치는 스택된 광다이오드-커패시터 픽셀 장치에 의존하며, 여기서 각각의 픽셀은 각각의 행과 열 도체 사이에 직렬로 접속된 전하 저장 커패시터 및 광다이오드를 포함한다. 어레이의 모든 픽셀들 사이에 공유된 광다이오드 층을 갖는 장치는 도 4에 평면도로 도시되어 있다.

광다이오드-커패시터의 동작은 기술에서 당업자들에게 알려질 것이다. 한가지 특별한 장점은 아래에 설명으로부터 명백해질 것과 같이, 투명한 커패시터 층을 제공할 수 있다는 것이다.

도 4에는, 어레이의 픽셀 영역(20)과 주변 회로 영역(22)이 모두 도시되어 있다. 픽셀 영역(20)은 공통 기판상에 배열된 행 도체들(4)을 포함한다. 도 4의 실시예에서, 광다이오드(P)의 반도체 층들은 어레이의 모든 픽셀들 사이에서 공유된다. 따라서, 픽셀 영역(20)은 기판상에 배열된 행 도체들(4)과, 행들(4) 상에서 연속적인 층을 형성하는 광다이오드(P)를 한정하는 비정질 실리콘층, 및 광다이오드 층들 상에서 커패시터 유전층(C)을 포함하고, 이는 행 도체들(6)에 의해 접촉된다. 커패시터 유전층(C)은 주변 회로 영역(22)에는 존재하지 않으며, 따라서 다이오드에 기초한 회로들이 픽셀 어레이를 제조하는데 이용되는 바와 같이 동일한 층들을 사용하여 제조될 수 있다.

연속적인 반도체 다이오드 구조의 제공은 픽셀 신호들이 실질적으로 분리되어 있도록 보장하는 방법들이 요구된다. 다양한 장치들은 이러한 분리를 제공할 수 있고, 이들 중 일부는 아래에 설명될 것이다.

도 5는 도 4의 라인 Ⅴ-Ⅴ을 따라 절취한 단면도를 도시하고, 픽셀 어레이의 양호한 구성을 나타낸다. 양호한 실시예에서, 행 도체들(4)은 크롬 니트라이드층(chromium nitride layer)으로부터 한정되고, 크롬 니트라이드층은 포토리소그래픽 공정(photolithographic process) 및 에칭 공정을 이용하여 침착 및 패터닝된다. 크롬 니트라이드가 소정 패턴의 행 도체를 형성하도록 에칭된 후, 크롬 니트라이드는 PH₃(인화 수소)의 RF 글로우 방전(RF glow discharge)에 노출된다. 인화 수소 플라즈마 노출(phosphine plasma exposure)의 결과, 인 도펀트가 크롬 니트라이드 패턴의 표면에 점착되지만, 유리 기판에는 그다지 점착되지 않는다.

그러면 후속하는 광다이오드 층들은 도핑된 크롬 니트라이드 도체들 상에 배열되는 진성 비정질 반도체 층(24), 및 진성 반도체 층 상의 p형 반도체 층(26)만을 포함한다. 진성 반도체 층(26)을 침착하는 동안, n형 영역들은 크롬 니트라이드의 표면으로부터 인의 확산으로 인해 크롬 니트라이드 패턴들에 인접한 비정질 실리콘 막에 형성된다. 결과적으로, n형으로 도핑된 비정질 실리콘 영역들은 n형으로 도핑된 반도체 재료의 분리된 아일랜드(island)들을 한정하기 위해 더 이상의 어떠한 에칭도 필요 없이 진성 반도체 층에 형성된다. 두 개의 비정질 실리콘층들이 공지된 기술들에 의해 전체 어레이 상에 침착되며, 거친 패터닝은 분리된 픽셀 어레이와 어레이 상의 주변 회로 부분들을 한정하기 위해 (예를 들면, 근접 프린터(proximity printer)를 이용하여) 이용될 수 있다. 도 4에 도시된 것과 같이, 공간은 바람직하게 픽셀 어레이와 주변 회로 사이에 남아있다.

따라서, 도 5에 도시된 바와 같이, 행 도체들(4)을 한정하는 크롬 니트라이드 베이스 금속층(10)은 광다이오드 구조(P)의 진성 반도체 층(24)으로 직접 덮여진다. 크롬 니트라이드 행 도체들(4)에 인접하는 진성 반도체 층(24)의 국부적인 n형 도핑은 도시하지 않는다.

진성 반도체 층(24) 및 p형 층(26)은 함께 광다이오드 구조(P)를 한정하고, 커패시터 유전체(C)는 중간 전도성 접합(intermediate conducting junction)없이, p형 층(26) 상에 침착된다. 커패시터 유전층(C)은 예를 들면, 수소화실리콘 니트라이드(hydrogenated silicon nitride)이고 기판의 주변 회로 영역으로부터 커패시터 유전체를 제거하기 위해 거친 패터닝이 다시 이용될 수 있다. 대안적으로, 기계적인 마스크는 기판의 주변 회로 부분 상에 유전층(C)의 침착을 방지할 수 있다.

마지막으로, 종래의 침착 및 리소그래피 기술들을 이용하여, 상부 금속 도체가 침착되어 패터닝된다. 예를 들면, 상부 금속층(14)은 인듐 주석 산화물(indium tin oxide : ITO)층일 수 있고, 이것은 커패시터와 상부 접촉부가 투명하도록 하여, 기판상으로부터 이미지 센서 픽셀의 조명을 가능하게 한다.

도 5에서, p형 반도체 층(26)과 커패시터 유전체(C)는 열 도체들(6) 아래의 스택들을 한정하도록 에칭된 것을 도시한다. 열 도체들(6)은 커패시터와 p형 반도체 층(26)의 실리콘 니트라이드 유전체(C)를 제거하는 건식 에칭 공정을 위한 마스크로서 사용될 수 있다. 또한, 이 건식 에칭 공정은 도 5에 도시된 채널(28)을 한정하는 진성 반도체 층(24)으로 부분 에칭하도록 수행될 수 있다. 이런 방식으로, 개별적인 분리된 p형 반도체 영역들은 픽셀들의 각각의 열에 제공되지만, 진성 반도체 층(24)의 나머지 부분은 n형 반도체 영역들과 p형 반도체 층(26) 사이에서 발생하는 에지 누설 효과들을 방지한다.

전술한 공정은 두 개의 정확한 마스킹 및 에칭 단계들, 즉 행 도체들을 한정하는 제 1 단계와 열 도체들을 한정하는 제 2 단계에 의존한다. 따라서, 어레이를 제조하는데 필요한 필수적인 공정 단계들의 수가 상당히 감소한다. 어레이를 생성하는 마스크 단계들의 전체 수는 또한 감소하는데 이는, 패터닝된 실리콘 니트라이드(또는 다른) 패시베이션층이 필요하지 않기 때문이다.

전술한 바와 같이, 금속 접촉층은 각 픽셀의 광다이오드(P)와 커패시터(C) 사이에 제공되지 않는다. 따라서, p형 반도체 층(26)과 커패시터 유전체(C)가 열 내의 모든 픽셀들 사이에서 공유된다 하더라도, p형 반도체 층(26)의 아주 높은 측면(lateral) 저항 때문에, 열 내의 각 픽셀의 커패시터(C) 상에 저장되는 전하 신호들 간의 간섭은 무시될 수 있다. 실제로, 높은 저항으로 인해, 사실상 열 도체(6) 아래의 p형 반도체 층(26)까지 에칭할 필요가 없으며, 커패시터 유전체(C)를 에칭할 필요는 없다. 또한, 도핑된 행 도체들(4)이 진성 반도체 층(24)에 기초하여 행 모양의 n형 반도체 영역들을 한정하더라도, 종래의 n-i-p 다이오드 구조가 종래의 크롬 바닥 금속 접속부들 상의 전체 어레이 상에 침착될 수 있다.

도 4 및 5에 도시된 픽셀 배열에서 광다이오드 층들 상의 커패시터 층들의 배열은 도핑된 도체가 광다이오드 구조의 n형 반도체 층들을 형성하도록 요구된다. 그러나, 대신에, 커패시터 유전층은 행 도체들 상의 기판상에 제공될 수도 있고, 종래의 광다이오드 층들(n-i-p 또는 p-i-n)이 커패시터 유전체 상에 침착될 수 있다.

또한 도 4 및 5에 도시된 실시예는 또한 주변 회로(22) 내의 다이오드들 사이에 상호접속들을 가능하게 한다. 이 목적을 위해, 전술한 바와 같이, 영역이 반도체 다이오드 층들을 갖지 않는 주변 회로 영역(22)과 픽셀 어레이(20) 사이에 제공된다. 영역은 행 도체들(4)에 접촉들을 만든다. 행(R1)이 주변 회로 다이오드를 통하여 행(R3)에 접속되는 일례가 도 4에 도시되어 있다. 열 도체들(6)을 한정하는 상부 금속층은 또한 행(R3)을 직접 덮는 접속 트랙(30)을 한정한다. 접속 트랙(30)이 행(R2)을 뛰어넘어 행(R1) 상의 다이오드의 상부와 접촉하도록 하기 위하여, 접속 트랙(30)은 행 도체(4)들 사이에서 이들과 평행하게 확장하여 픽셀 어레이의 접속 영역(32)으로 확장된다. 접속 트랙(30)은 행 도체(R2)를 통과하며, 픽셀 어레이의 접속부(32)를 덮는 진성 반도체 층(24)의 나머지 부분에 의해 행 도체(R2)로부터 분리된다. 그 다음 접속 트랙(30)은 행 도체들(4) 사이에서 이들과 평행하게 진행하여 다시 주변 회로 영역(22)으로 돌아가서 행(R1) 상의 다이오드 스택의 상부와 접촉한다. 이러한 유형의 접속들은 주변 회로 영역(22)에서 다이오드를 이용하여 회로를 구현하도록 요구되며, 전술한 장치는 주변 회로에 다이오드들 사이의 간단한 접속을 제공한다.

전술한 바와 같이, 열 도체(6)와 접속 트랙들(30)을 한정하는, 상부 금속 접속부들은 바람직하게 기판 위에서 조사된(illuminated) 이미지 센서에 대하여 투명하다. 상부 금속 접속부로서 투명한 ITO를 사용할 때 직면하게 되는 한가지 문제는 어레이의 반도체 영역들의 에지들 상의 ITO 스텝으로서, 스텝 커버리지(step coverage)의 문제이다. 이 스텝 커버리지 문제는 접속 트랙들(30) 또는 어레이의 외부 에지들의 열 도체들(6)에서 나타날 수 있다. 이 문제에 대한 한가지 해결책은 반도체 층들의 에지들을 테이퍼(taper)하는 것이고, 이것은 픽셀 어레이(20)와 주변 회로 영역(22)을 한정할 때 습식 에칭 공정을 이용하면 된다. 대안으로는, 스텝 커버리지 문제들을 일으키기 쉬운 ITO 상부 도체들을 사용하지 않는 것이고, 배면 조명을 이용하여 기판상에 직접 ITO 열들을 배열함으로써 전체 구조를 효과적으로 반전시키는 것이다. 진성 층에서 도핑된 반도체 영역들을 제공하기 위해 ITO 도체들을 도핑하는 것이 가능하고, 그러한 기술은 1989년 10월 16-18일, 일본 교토에서 개최된 제 9회 국제 디스플레이 리서치 협회의 회보인 일본 디스플레이 '89 제 506-509 페이지에 발행된 Yukawa 등의 참고 문헌 "큰 기판들 상에 α-Si TFT들을 제조하기 위한 저항 접촉 형성 방법"에 기술되어 있다. 또한 붕소 이온(boron ion)들을 ITO 도체에 점착함으로써 p형 도핑을 제공할 수 있다. 이 경우, 상부 접촉들은 행 도체들을 포함하며, 더 이상 배면 조명된 이미지 센서에 대하여 투명할 필요가 없으며, 따라서 스텝 커버리지 문제들 없이 침착될 수 있는 크롬 및/또는 알루미늄으로 형성될 수 있다.

도 4 및 5를 참조하여 설명된 바와 같이 바닥 금속 도체들을 도핑하는 기술은 물론 도 1 내지 3의 실시예에도 마찬가지로 적용될 수 있으며, 역으로 도 1 내지 3의 세 개의 분리된 층다이오드들이 도 4 및 5의 실시예에 이용될 수 있다. 광다이오드 구조의 바닥의 도핑을 발생시키는 도핑된 도체들의 이용은 또한 붕소, 또는 다른 억셉터 이온들이 기판상의 금속 도체들과 결합되면, p-i-n 다이오드들을 제조하는데 이용될 수 있다.

본 명세서를 읽음으로써, 다른 수정들이 이 기술 분야에 숙련된 자들에게 명백해질 것이다. 그러한 수정들은 전기 또는 전자 회로들의 설계 및 이용, 그리고 그것의 성분 부분들에 있어서 이미 알려진 본 명세서에 이미 기술된 특징들의 대안 또는 그 특징들에 덧붙여 사용될 수 있는 다른 특징들을 포함할 수 있다. 본 특허청구범위들은 특징들의 특정한 조합들에 대해 본 출원에 구성되어, 본 출원의 개시 범위는, 또한 그것이 본원의 어느 한 청구범위에서 청구된 것과 동일한 발명에 관한 것이든, 그리고 그것이 본 발명이 해결하고자 하는 것과 동일한 임의의 또는 모든 기술적 문제들을 해결하든 간에, 어떠한 신규한 특징 또는 본 명세서에 함축적으로 또는 명시적으로 개시된 특징들의 신규한 조합들 또는 당업자에게 명백한 하나 이상의 특징들을 일반화한 것들을 포함한다. 따라서, 이 출원들은 본 출원 또는 그것으로부터 유도된 임의의 다른 출원이 진행 중, 그러한 특징들 또는 그러한 특징들의 조합들로 새로운 청구범위들이 구성될 수 있음을 주지한다.

Claims

공통 기판상에 제공되는 광반응 픽셀들의 어레이를 포함하고, 각각의 픽셀이 제 1 도핑 유형의 제 1 반도체 영역, 상기 제 1 반도체 영역 상의 진성 반도체 영역, 및 상기 진성 반도체 영역 상의 제 2 반대 도핑 유형의 제 2 반도체 영역을 갖는 광다이오드를 포함하는, 이미지 센서에 있어서,

상기 진성 반도체 영역은 픽셀들의 그룹 내의 광다이오드들 사이에서 확장하는 것을 특징으로 하는, 이미지 센서.
제 1 항에 있어서,

각각의 픽셀은 스위칭 다이오드 및 광다이오드를 포함하고, 상기 스위칭 다이오드 및 광다이오드는 상기 기판 상에서 별도의 영역들을 차지하는, 이미지 센서.
제 2 항에 있어서,

상기 픽셀들은 행들 및 열들로 배열되고, 복수의 픽셀들의 그룹들이 제공되고, 각각의 픽셀들의 그룹은 픽셀들의 개별적인 행을 포함하고, 상기 제 1 및 제 2 반도체 영역들은 또한 각각의 픽셀들의 행 내의 광다이오드들 사이에서 확장하는, 이미지 센서.
제 1 항에 있어서,

상기 진성 반도체 층은 상기 어레이의 모든 픽셀들의 상기 광다이오드들 사이에서 확장하는, 이미지 센서.
제 4 항에 있어서,

상기 픽셀들은 행들 및 열들로 배열되고, 하나의 열의 상기 광다이오드들의 상기 제 2 반도체 영역은 각각의 다른 열의 상기 광다이오드들의 제 2 반도체 영역으로부터 분리되는, 이미지 센서.
제 5 항에 있어서,

상기 진성 반도체 영역은 부분적으로 에칭되어 상기 진성 반도체 영역의 상부가 상기 제 2 반도체 영역들에 대응하도록 패터닝되고(patterned), 상기 진성 반도체 영역의 하부는 상기 어레이의 모든 픽셀들의 상기 광다이오드들 사이에서 확장하는, 이미지 센서.
제 5 항 또는 제 6 항에 있어서,

각각의 픽셀은 바닥 접촉, 상기 바닥 접촉 상에 배치된 상기 광다이오드, 및 상기 광다이오드 상에 배치된 커패시터를 포함하고, 상기 커패시터는 상기 제 2 반도체 영역과 동일한 모양을 갖고 그 위에 놓이고, 각각의 픽셀의 상기 제 2 반도체 영역 위에 배치된 유전층 및 상기 유전층 상의 상부 접촉층을 포함하는, 이미지 센서.
제 7 항에 있어서,

픽셀 영역 및 주변 회로 영역이 상기 기판상에 제공되고, 상기 커패시터들은 상기 픽셀 영역 상에만 형성되는, 이미지 센서.
제 8 항에 있어서,

광 다이오드 또는 커패시터 층들이 없는 상기 주변 회로 영역과 상기 픽셀 영역 사이에 영역이 제공되어, 상기 바닥 접촉들로의 접근을 가능하게 하고, 상기 상부 접촉층은 상기 주변 회로의 다이오드들 사이의 접속들을 규정하는, 이미지 센서.
제 1 항 내지 제 6 항 중 어느 한 항에 있어서,

상기 광다이오드는 도핑된 바닥 도체 상에 배치되는 진성 비정질 실리콘층(intrinsic amorphous silicon layer)을 포함하고, 그에 따라 상기 도핑된 도체는 상기 진성 층에 상기 제 1 도핑 유형의 영역들, 및 상기 진성 반도체 층 상에 상기 제 2 도핑 유형의 반도체 층을 형성하는, 이미지 센서.
각각의 광다이오드를 각각 포함하는 픽셀들의 어레이를 포함하는 이미지 센서를 제조하는 방법에 있어서,

절연 기판 위에 전도성 바닥 접촉층을 침착하고, 제 1 에칭 단계에서 상기 접촉층을 패터닝(patterning)하는 단계,

상기 전체 어레이 상에 광다이오드-커패시터 픽셀 구조를 규정하기 위해 상기 패터닝된 바닥 접촉층 위에 반도체 층들과 커패시터 유전층을 침착하는 단계, 및

상기 반도체 및 커패시터 유전층들 위에 상부 접촉층을 침착하고, 제 2 에칭 단계에서 상기 상부 접촉층을 패터닝하는 단계를 포함하는, 이미지 센서 제조 방법.
제 11 항에 있어서,

상기 반도체 층들은 상기 패터닝된 바닥 접촉층 상에 제공되고, 상기 커패시터 유전층은 상기 반도체 층들 상에 제공되는, 이미지 센서 제조 방법.
제 12 항에 있어서,

상기 반도체 층들은 제 1 도핑 유형의 바닥층, 진성 층, 및 제 2의 반대 도핑 유형의 상부층을 포함하는, 이미지 센서 제조 방법.
제 13 항에 있어서,

상기 패터닝된 접촉 바닥층은 도핑되고, 상기 반도체 층들은 진성 반도체 층과 상기 제 2 도핑 유형으로 도핑된 상부층을 포함하고, 상기 바닥 접촉층의 도핑은 상기 진성 반도체 층의 국부적인 도핑을 야기하여 상기 패터닝된 바닥 접촉층 위에 제 1 도핑 유형의 상기 바닥 반도체 층을 형성하는, 이미지 센서 제조 방법.
제 12 항 내지 제 14 항 중 어느 한 항에 있어서,

상기 커패시터 유전층은 마스크(mask)로서 상기 패터닝된 상부 접촉층을 이용하여 제 3 에칭 단계에서 에칭되는, 이미지 센서 제조 방법.
제 15 항에 있어서,

상기 반도체 층들의 상부층, 및 상기 진성 반도체 층의 깊이의 일부는 또한 상기 제 3 에칭 단계에서 에칭되는, 이미지 센서 제조 방법.