JP3628936B2 - フォトダイオードの製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特にPINフォトダイオードなどのフォトダイオードの製造方法に関する。
【0002】
【従来の技術】
半導体装置において、フォトダイオードは光を受けて電流を発生させるダイオードであり、CDやDVDなどの光ディスク装置に内蔵される光学ピックアップ装置用の受光素子として広く用いられている。
フォトダイオードは、pn接合した半導体から構成され、pn接合に逆バイアスを印加することで空乏層を広げ、高い電界をかける。主に空乏層で吸収された光によって電子−正孔対が発生し、電界に引かれて電子はn型半導体領域へ、正孔はp型半導体領域へ移動し、電流として検知される。
【0003】
上記のフォトダイオードの種類としては、p層とn層の間に導電性不純物を低濃度に含有するI層(p− 層またはn− 層)を設けて、低電圧で空乏層を広げやすくしたPINフォトダイオードや、アバランシェ崩壊を発生させる領域を設けたアバランシェ・フォトダイオードなどがある。
【0004】
図13(a)は、上記のPINフォトダイオードの断面図である。
例えばシリコン半導体基板10に、n− 型半導体層11が形成されており、そのPINダイオードとなる領域(例えば100μm×100μmの領域)において、n− 型半導体層11の表層領域にp+ 型半導体層12が形成されて、pn接合を形成している。
p+ 型半導体層12の上層に、第1絶縁膜20、第2絶縁膜21、第3絶縁膜22、第4絶縁膜23および第5絶縁膜24からなる絶縁膜Iが積層されており、各第1〜第5絶縁膜(20〜24)は、それぞれTEOS(tetraethylorthosilicate)を原料としてCVD(chemical vapor deposition )法により形成した酸化シリコン膜、リフロー処理により平坦化が可能なBPSG(リンおよびホウ素を含む酸化シリコン)膜、窒化シリコン膜などから構成されている。
上記の絶縁膜Iは、p+ 型半導体層12に入射する光を減衰させてしまうので、当該絶縁膜Iにはp+ 型半導体層12を露出させる開口部Hが形成されている。
【0005】
上記のPINフォトダイオードに逆バイアスを印加すると、図13(b)に示すように、pn接合面からn− 型半導体層11とp+ 型半導体層12のそれぞれの側に空乏層Vが拡がる。
ここで、空乏層はn側とp側でキャリア総数が等しくなるように拡がるので、キャリア濃度の低いn− 型半導体層11側の方がより広く拡がることになる。
上記の空乏層に光Lが入射すると、光Lは空乏層において吸収され、電子−正孔対が発生し(図13(b)中○印で示す)、電流として検知される。光Lが空乏層でない部分で吸収された場合は、電子−正孔対は発生しない(図13(b)中×印で示す)。
【0006】
上記のPINフォトダイオードの製造方法について説明する。
まず、図14(a)に示すように、シリコン半導体基板10に、リンなどのn型不純物をイオン注入して、n− 型半導体層11を形成する。
次に、PINダイオード形成領域(例えば100μm×100μmの領域)において、n− 型半導体層11の表層領域に、不図示のレジストマスクなどを用いてホウ素などのp型不純物をイオン注入して、p+ 型半導体層12を形成する。尚、n− 型半導体層11は、エピタキシャル成長により形成することもある。
【0007】
次に、図14(b)に示すように、p+ 型半導体層12の上層に、全面に、第1絶縁膜20、第2絶縁膜21、第3絶縁膜22、第4絶縁膜23および第5絶縁膜24を積層して、積層された絶縁膜Iを形成する。
ここで、各第1〜第5絶縁膜(20〜24)は、それぞれ、例えばCVD法によりTEOSを原料として酸化シリコンを堆積させる、BPSG膜を堆積させる、あるいは、CVD法により窒化シリコンを堆積させるなどの工程により積層させる。
上記の第1〜第5絶縁膜(20〜24)の層間には、通常、不図示の領域においてアルミニウムなどからなる配線が形成されており、その場合には、第1〜第5絶縁膜(20〜24)を、上記の配線などに起因する段差を低減するように形成してもよい。
【0008】
上記の図14(b)に示す状態では、感光領域であるp+ 型半導体層12とn− 型半導体層11の界面から広がる空乏層領域の上層に絶縁膜Iが形成されており、この絶縁膜Iはp+ 型半導体層12に入射する光を減衰させてしまうので、通常は絶縁膜Iにp+ 型半導体層12を露出させる開口部を形成する。
上記の開口部は、上記開口パターンのレジスト膜を形成した後、RIE(反応性イオンエッチング)などのドライエッチングあるいはウェットエッチングにより形成する。
【0009】
【発明が解決しようとする課題】
しかしながら、上記の従来のPINフォトダイオードの製造工程においては、絶縁膜にp+ 型半導体層を露出させる開口部を形成する際に、積層された絶縁膜に剥がれが発生することがある、あるいはダイオードのpn接合にリークを発生させることがあるという問題を起してしまう。
【0010】
図15は、上記の絶縁膜Iにp+ 型半導体層12を露出させる開口部Hを形成する際に、開口パターンのレジスト膜Rを形成した後、ドライエッチングを施した後の形状を示す断面図である。
上記の方法では、開口部底部に相当する第1絶縁膜がエッチング除去された後もオーバーエッチングが行なわれるため、p+ 型半導体層12表面が直接エッチングガスに叩かれてしまい、ダメージDを受けてリークの発生の原因となる。
【0011】
図16は、上記の絶縁膜Iにp+ 型半導体層12を露出させる開口部Hを形成する際に、開口パターンのレジスト膜Rを形成した後、ウェットエッチングを施した後の形状を示す断面図である。
上記の方法では、ドライエッチングと異なり、p+ 型半導体層12表面を直接エッチングガスで叩いてダメージを与えることはないが、絶縁膜Iを構成する各第1〜第5絶縁膜(20〜24)が組成あるいは膜質などに依存してエッチングレートが異なるために、開口部内壁面からエッチングレートの速い膜Xがえぐり取られてしまい、このために膜の剥がれが生じる場合があった。
【0012】
本発明は上記の問題点に鑑みてなされたものであり、従って、本発明の目的は、PINダイオードなどのダイオードの製造方法において、膜の剥がれやリークを発生させずに、ダイオード上層の絶縁膜を除去することができるフォトダイオードの製造方法を提供することである。
【0013】
【課題を解決するための手段】
上記の目的を達成するため、本発明のフォトダイオードの製造方法は、第1導電型の第1の半導体層の主面に第2導電型の第2の半導体層を形成する工程と、上記第2の半導体層上に金属膜で構成されるマスク層を形成する工程と、上記マスク層上に複数層からなる絶縁層を形成する工程と、上記絶縁層上に開口パターンのレジスト膜を形成し、上記マスク層をストッパとするドライエッチングにより上記絶縁層を除去して上記絶縁層に開口部を形成する工程と、上記開口部に露出された上記マスク層をウェットエッチングにより選択的に除去する工程とを有する。
【0014】
本発明のフォトダイオードの製造方法は、好適には、上記第2の半導体層上に反射防止膜を形成する工程を有し、上記反射防止膜上に上記マスク層が形成される。
【0015】
また、本発明のフォトダイオードの製造方法は、好適には、上記マスク層がTiWを含み、上記絶縁層が酸化シリコン膜又は窒化シリコン膜を含む。
また、好適には、上記反射防止膜が酸化シリコン膜を有する。また、好適には、上記反射防止膜が窒化シリコン膜を有する。また、好適には、上記反射防止膜が酸化シリコン膜および窒化シリコン膜からなる。
【0016】
本発明のフォトダイオードの製造方法は、上記第2の半導体層が互いに離間された第1の半導体領域と第2の半導体領域とを含む縞状、あるいは、上記第2の半導体層が碁盤の目状に形成される。
【0017】
上記の本発明のフォトダイオードの製造方法は、第1導電型の第1の半導体層の表層部(主面)に、例えば一断面において第1の半導体層により分断される部分を有する第2導電型の第2の半導体層を形成してフォトダイオードを形成する。
次に、金属膜で構成され、半導体層に対してエッチングの選択比が異なるマスク層を第2の半導体層の上層に形成する。
次に、例えば酸化シリコン膜あるいは窒化シリコン膜などを含む、マスク層に対してエッチングの選択比が異なる絶縁層をマスク層の上層に形成する。
次に、絶縁層上に開口パターンのレジスト膜を形成し、ドライエッチングにより、マスク層をエッチングストッパとして、底面がマスク層の上面のみからなる開口部を絶縁層に形成する。
次に、ウェットエッチングにより、選択的に、開口部内に露出した部分のマスク層を除去する。
【0018】
上記の本発明のフォトダイオードの製造方法によれば、ダイオード上層の絶縁膜を除去するときに、マスク層をエッチングストッパとしているので、膜剥がれの原因となる開口部内壁面からのえぐれを発生させないように、ドライエッチングを用いても、この段階で基板(第2の半導体層又は基板とマスク層との間に形成された反射防止膜)はマスク層で保護されているので、リークの原因となるダメージを与えることがない。
また、開口部内に露出したマスク層を除去するときには、基板(第2の半導体層)にダメージを与えないようにウェットエッチングを用いても、絶縁層の開口部内壁面からのえぐれを発生させずに、マスク層を選択的に除去することができる。
従って、ダイオードの製造方法において、膜の剥がれやリークを発生させずに、ダイオード上層の絶縁膜を除去することができる。
【0019】
また、第2の半導体層が、少なくとも一断面において第1の半導体層により分断される部分を有するように、形成することで、第1の半導体層と第2の半導体層のそれぞれに所定の電圧を印加したときに、各接合面から当該第2の半導体層の間の第1の半導体層側に向かって空乏層が延び、第2の半導体層を分断する部分の第1の半導体層部分を光電変換に寄与する空乏層とすることができるため、フォトダイオードの感度を高めて特性を向上させることができる。
【0020】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照して説明する。
【0021】
第1実施形態
図1(a)は、本実施形態に係るPINフォトダイオードを有する半導体装置の断面図である。
例えばシリコン半導体基板10に、n− 型半導体層11が形成されており、そのPINダイオードとなる領域(例えば100μm×100μmの領域)において、n− 型半導体層11の表層領域(深さがn− 型半導体層11の表面から0.5〜0.8μm程度の領域)にp+ 型半導体層12が形成されて、pn接合を形成している。
p+ 型半導体層12の上層に、第1絶縁膜20、第2絶縁膜21、第3絶縁膜22、第4絶縁膜23および第5絶縁膜24からなる絶縁膜Iが積層されており、各第1〜第5絶縁膜(20〜24)は、それぞれTEOS(tetraethylorthosilicate)を原料としてCVD(chemical vapor deposition )法により形成した酸化シリコン膜、リフロー処理により平坦化が可能なBPSG(リンおよびホウ素を含む酸化シリコン)膜、窒化シリコン膜などから構成されている。
上記の絶縁膜Iは、p+ 型半導体層12に入射する光を減衰させてしまうので、当該絶縁膜Iにはp+ 型半導体層12を露出させる開口部Hが形成されている。
【0022】
また、上記のp+ 型半導体層12の上層、絶縁膜Iの下層において、開口部Hの外周部に、TiWなどの金属などからなるマスク層30aが残されている。このマスク層30aは製造工程において機能したものであり、本構造においては単にp+ 型半導体層12に接続する導電層として存在しているだけである。
【0023】
上記のPINフォトダイオードに逆バイアスを印加すると、図1(b)に示すように、pn接合面からn− 型半導体層11とp+ 型半導体層12のそれぞれの側に空乏層Vが拡がる。
ここで、空乏層はn側とp側でキャリア総数が等しくなるように拡がるので、キャリア濃度の低いn− 型半導体層11側の方がより広く拡がることになる。
上記の空乏層に光Lが入射すると、光Lは空乏層において吸収され、電子−正孔対が発生し(図1(b)中○印で示す)、電流として検知される。光Lが空乏層でない部分で吸収された場合は、電子−正孔対は発生しない(図1(b)中×印で示す)。
【0024】
上記のPINフォトダイオードを有する半導体装置の製造方法について説明する。
まず、図2(a)に示すように、シリコン半導体基板10に、リンなどのn型不純物を例えば1013〜1015/cm3 程度の濃度でイオン注入して、n− 型半導体層11を形成する。
次に、PINダイオード形成領域(例えば100μm×100μmの領域)において、n− 型半導体層11の表層領域(深さがn− 型半導体層11の表面から0.5〜0.8μm程度の領域)に、不図示のレジストマスクなどを用いてホウ素などのp型不純物を例えば1018〜1020/cm3 程度の濃度でイオン注入して、p+ 型半導体層12を形成する。
【0025】
次に、図2(b)に示すように、例えばスパッタリング法により、TiWなどの金属層を200〜300nmの膜厚で堆積させ、パターニング加工して、p+型半導体層12の上層にマスク層30を形成する。
ここで、マスク層30を構成する材料としては、下層のp+ 型半導体層12(シリコン基板)と後工程で形成する絶縁膜(酸化シリコンあるいは窒化シリコンなど)に対して選択比を有して除去可能な材料であればよく、上記金属層に限定されない。
【0026】
次に、図3(a)に示すように、マスク層30の上層に、全面に、第1絶縁膜20、第2絶縁膜21、第3絶縁膜22、第4絶縁膜23および第5絶縁膜24を積層して、積層された絶縁膜Iを形成する。
ここで、各第1〜第5絶縁膜(20〜24)は、それぞれ、例えばCVD法によりTEOSを原料として酸化シリコンを堆積させる、BPSG膜を堆積させる、あるいは、CVD法により窒化シリコンを堆積させるなどの工程により積層させる。
ここで、絶縁膜Iの各第1〜第5絶縁膜(20〜24)を構成する材料としては、下層のマスク層30に対して選択比を有して除去可能な材料であればよく、上記の酸化シリコン膜あるいは窒化シリコン膜に限定されない。
【0027】
上記の第1〜第5絶縁膜(20〜24)の層間には、通常、不図示の領域においてアルミニウムなどからなる配線が形成されており、その場合には、第1〜第5絶縁膜(20〜24)を、上記の配線などに起因する段差を低減するように形成してもよい。
【0028】
次に、図3(b)に示すように、感光領域であるp+ 型半導体層12とn− 型半導体層11の界面から広がる空乏層領域を開口するパターンのレジスト膜Rを形成し、マスク層30をエッチングストッパとするRIE(反応性イオンエッチング)などのドライエッチングを施し、上記感光領域上層の絶縁膜Iを除去して開口部Hを形成する。
絶縁膜Iはp+ 型半導体層12に入射する光を減衰させてしまうので、上記のように感光領域の絶縁膜を除去することでフォトダイオードの感度を向上させることができる。
【0029】
次に、ウェットエッチングなどにより、p+ 型半導体層12(シリコン基板)および絶縁膜Iに対して選択的に、開口部H内に露出した部分のマスク層30を除去し、p+ 型半導体層12を露出させる。以上で、図1(a)に示す本実施形態に係るPINフォトダイオードを有する半導体装置を製造することができる。
【0030】
上記の本実施形態のフォトダイオードの製造方法によれば、ダイオード上層の絶縁膜Iを除去するときに、マスク層30をエッチングストッパとして用いているので、膜剥がれの原因となる開口部H内壁面からのえぐれを発生させないようにドライエッチングなどのエッチング手法を用いても、この段階で基板(p+ 型半導体層12)はマスク層30で保護されているので、リークの原因となるダメージを与えることがない。
また、上記の開口部H内に露出したマスク層30を除去するときには、基板(p+ 型半導体層12)にダメージを与えないようにウェットエッチングなどのエッチング手法を用いても、絶縁膜Iの開口部H内壁面からのえぐれを発生させずに、マスク層30を選択的に除去することができる。
従って、ダイオードの製造方法において、膜の剥がれやリークを発生させずに、ダイオード上層の絶縁膜を除去することができる。
【0031】
第2実施形態
図4(a)は、本実施形態に係るPINフォトダイオードを有する半導体装置の断面図である。
例えばシリコン半導体基板10に、n− 型半導体層11が形成されており、そのPINダイオードとなる領域(例えば100μm×100μmの領域)において、n− 型半導体層11の表層領域(深さがn− 型半導体層11の表面から0.5〜0.8μm程度の領域)にp+ 型半導体層12が形成されて、pn接合を形成している。
p+ 型半導体層12の上層に、酸化シリコン膜25および窒化シリコン膜26からなる反射防止膜ARが形成されている。
【0032】
反射防止膜ARの上層に、第1絶縁膜20、第2絶縁膜21、第3絶縁膜22、第4絶縁膜23および第5絶縁膜24からなる絶縁膜Iが積層されており、各第1〜第5絶縁膜(20〜24)は、それぞれTEOSを原料としてCVD法により形成した酸化シリコン膜、リフロー処理により平坦化が可能なBPSG膜、窒化シリコン膜などから構成されている。
上記の絶縁膜Iは、p+ 型半導体層12に入射する光を減衰させてしまうので、当該絶縁膜Iにはp+ 型半導体層12を露出させる開口部Hが形成されている。
【0033】
また、上記の反射防止膜ARの上層、絶縁膜Iの下層において、開口部Hの外周部に、TiWなどの金属などからなるマスク層30aが残されている。このマスク層30aは製造工程において機能したものであり、本構造においては単に反射防止膜AR上に残された導電層として存在しているだけである。
【0034】
上記のPINフォトダイオードに逆バイアスを印加すると、図4(b)に示すように、pn接合面からn− 型半導体層11とp+ 型半導体層12のそれぞれの側に空乏層Vが拡がる。
ここで、空乏層はn側とp側でキャリア総数が等しくなるように拡がるので、キャリア濃度の低いn− 型半導体層11側の方がより広く拡がることになる。
上記の空乏層に光Lが入射すると、光Lは空乏層において吸収され、電子−正孔対が発生し(図4(b)中○印で示す)、電流として検知される。光Lが空乏層でない部分で吸収された場合は、電子−正孔対は発生しない(図4(b)中×印で示す)。
【0035】
上記のPINフォトダイオードを有する半導体装置の製造方法について説明する。
まず、図5(a)に示すように、シリコン半導体基板10に、リンなどのn型不純物を例えば1013〜1015/cm3 程度の濃度でイオン注入して、n− 型半導体層11を形成する。
次に、PINダイオード形成領域(例えば100μm×100μmの領域)において、n− 型半導体層11の表層領域(深さがn− 型半導体層11の表面から0.5〜0.8μm程度の領域)に、不図示のレジストマスクなどを用いてホウ素などのp型不純物を例えば1018〜1020/cm3 程度の濃度でイオン注入して、p+ 型半導体層12を形成する。
【0036】
次に、図5(b)に示すように、例えばTEOSを原料とした減圧CVD法により、例えば30nm程度の酸化シリコン膜25を形成し、必要に応じてパターニング加工する。
【0037】
次に、図6(a)に示すように、例えば減圧CVD法により、例えば37nm程度の窒化シリコン膜26を形成し、必要に応じてパターニング加工する。
以上で、酸化シリコン膜25および窒化シリコン膜26からなる反射防止膜ARが形成される。
【0038】
次に、図6(b)に示すように、例えばスパッタリング法により、反射防止膜ARの上層にTiWなどの金属層を200〜300nmの膜厚で堆積させ、パターニング加工して、反射防止膜ARの上層にマスク層30を形成する。
ここで、マスク層30を構成する材料としては、下層の反射防止膜AR(本実施形態では表面は窒化シリコン膜)と後工程で形成する絶縁膜(酸化シリコンあるいは窒化シリコンなど)に対して選択比を有して除去可能な材料であればよく、上記金属層に限定されない。
【0039】
次に、図7(a)に示すように、マスク層30の上層に、全面に、第1絶縁膜20、第2絶縁膜21、第3絶縁膜22、第4絶縁膜23および第5絶縁膜24を積層して、積層された絶縁膜Iを形成する。
ここで、各第1〜第5絶縁膜(20〜24)は、それぞれ、例えばCVD法によりTEOSを原料として酸化シリコンを堆積させる、BPSG膜を堆積させる、あるいは、CVD法により窒化シリコンを堆積させるなどの工程により積層させる。
ここで、絶縁膜Iの各第1〜第5絶縁膜(20〜24)を構成する材料としては、下層のマスク層30に対して選択比を有して除去可能な材料であればよく、上記の酸化シリコン膜あるいは窒化シリコン膜に限定されない。
【0040】
上記の第1〜第5絶縁膜(20〜24)の層間には、通常、不図示の領域においてアルミニウムなどからなる配線が形成されており、その場合には、第1〜第5絶縁膜(20〜24)を、上記の配線などに起因する段差を低減するように形成してもよい。
【0041】
次に、図7(b)に示すように、感光領域であるp+ 型半導体層12とn− 型半導体層11の界面から広がる空乏層領域を開口するパターンのレジスト膜Rを形成し、マスク層30をエッチングストッパとするRIEなどのドライエッチングを施し、上記感光領域上層の絶縁膜Iを除去して開口部Hを形成する。
絶縁膜Iはp+ 型半導体層12に入射する光を減衰させてしまうので、上記のように感光領域の絶縁膜を除去することでフォトダイオードの感度を向上させることができる。
【0042】
次に、ウェットエッチングなどにより、反射防止膜AR(本実施形態では表面は窒化シリコン膜)および絶縁膜Iに対して選択的に、開口部H内に露出した部分のマスク層30を除去し、反射防止膜ARを露出させる。以上で、図4(a)に示す本実施形態に係るPINフォトダイオードを有する半導体装置を製造することができる。
【0043】
上記の本実施形態のフォトダイオードの製造方法によれば、ダイオード上層の絶縁膜Iを除去するときに、マスク層30をエッチングストッパとして用いているので、膜剥がれの原因となる開口部H内壁面からのえぐれを発生させないようにドライエッチングなどのエッチング手法を用いても、この段階で基板(p+ 型半導体層12)はマスク層30や反射防止膜ARで保護されているので、リークの原因となるダメージを与えることがない。
また、上記の開口部H内に露出したマスク層30を除去するときには、基板(p+ 型半導体層12)が反射防止膜ARで保護されているのでダメージを与えることがなく、また、反射防止膜ARにダメージを与えないようにウェットエッチングなどのエッチング手法を用いても、絶縁膜Iの開口部H内壁面からのえぐれを発生させずに、マスク層30を選択的に除去することができる。
従って、ダイオードの製造方法において、膜の剥がれやリークを発生させずに、ダイオード上層の絶縁膜を除去することができる。
また、本実施形態によれば、絶縁膜を形成する前に、予めフォトダイオード上に、開口部を形成した後では形成しにくい反射防止膜を形成しており、開口後に反射防止膜を形成する必要がなくなる利点がある。
【0044】
第3実施形態
図8(a)は、本実施形態に係るPINフォトダイオードを有する半導体装置の断面図である。
このPINフォトダイオードは図4(a)に示す第2実施形態に係る半導体装置と実質的に同様であるが、p+ 型半導体層12は幅Laで形成されており、隣のp+ 型半導体層12とは幅Lbをもって、n− 型半導体層11により分断されて配置されている構成であることが異なる。
上記のp+ 型半導体層12の幅Laは例えば3〜4μm程度であり、p+ 型半導体層12の隣のp+ 型半導体層12との分断された幅Lbは例えば10μm程度である。
【0045】
上記のPINフォトダイオードに、例えば10V程度の逆バイアスを印加すると、図8(b)に示すように、pn接合面からn− 型半導体層11とp+ 型半導体層12のそれぞれの側に空乏層Vが拡がる。ここで、空乏層はn側とp側でキャリア総数が等しくなるように拡がるので、キャリア濃度の低いn− 型半導体層11側の方がより広く拡がることになる。
【0046】
上記のPINフォトダイオードにおいては、p+ 型半導体層12はn− 型半導体層11により分断されて配置されており、n− 型半導体層11により分断されたp+ 型半導体層12のn− 型半導体層11との接合面から当該p+ 型半導体層12の間のn− 型半導体層11側に向かって空乏層Vが延び、具体的にはn− 型半導体層11により分断されたp+ 型半導体層12のn− 型半導体層11との接合面の内の一方の接合面J1 から延びる空乏層V1 の端面FV1と、p+ 型半導体層12のn− 型半導体層11との接合面の内の他方の接合面J2 から延びる空乏層V2 の端面FV2とが接触する程度とすることができる。
上記の空乏層に光Lが入射すると、光Lは空乏層において吸収され、電子−正孔対が発生し(図8(b)中○印で示す)、電流として検知される。光Lが空乏層でない部分で吸収された場合は、電子−正孔対は発生しない(図8(b)中×印で示す)。本実施形態においては、特にp+ 型半導体層12を分断する部分のn− 型半導体層11部分を空乏化することができるので、光が電子−正孔対を発生する領域である空乏層に達するのに、空乏化していない領域を通過することなく直接空乏層に達することが可能となり、フォトダイオードの感度を高めて特性を向上することができる。
【0047】
上記のPINフォトダイオードにおいて、p+ 型半導体層12の幅La、隣接するp+ 型半導体層12間の幅Lb、p+ 型半導体層12のp型不純物濃度、n− 型半導体層11のn型不純物濃度および印加逆バイアスは、逆バイアス印加時に形成される空乏層として、例えば上記のように、n− 型半導体層11により分断されたp+ 型半導体層12のn− 型半導体層11との接合面の内の一方の接合面J1 から延びる空乏層V1 の端面FV1と、p+ 型半導体層12のn− 型半導体層11との接合面の内の他方の接合面J2 から延びる空乏層V2 の端面FV2とが接触する程度となるように、最適な値を選択することができ、上記で例示した値に限定されるものではない。
【0048】
図9(a)および図9(b)は、上記の断面を有するPINフォトダイオードの平面図の例であり、図8(a)は各図中のA−A’における断面に相当する。p+ 型半導体層12は分断されて面抵抗が上昇しすぎると、電子−正孔対の再結合の機会を高めて、光が上記の空乏化していない領域を通過することなく直接空乏層に達することによる感度の上昇分を相殺してしまうことになるので、面抵抗が上昇しない程度に分断することが好ましく、例えば、p+ 型半導体層12の配置形状を縞状、あるいは、碁盤の目状とすればよい。
【0049】
図9(a)に示すPINフォトダイオードは、n− 型半導体層11表層領域に、p+ 型半導体層12が幅Laをもって図面上4条の縞状に形成されており、隣接するp+ 型半導体層12とは幅Lbをもって、n− 型半導体層11により分断されて配置されている。4条の縞状のp+ 型半導体層12は各コンタクトCにおいてそれぞれ共通の上層配線31に電気的に接続され、電圧が印加される。
【0050】
図9(b)に示すPINフォトダイオードは、n− 型半導体層11表層領域に、図面上4条の縞状に第1p+ 型半導体層12aが第1の方向に延伸して形成され、さらに各第1p+ 型半導体層12aを接続するように、数条の縞状に第2p+ 型半導体層12bが第1の方向と直交する方向に延伸して形成され、第1p+型半導体層12aおよび第2p+ 型半導体層12bからp+ 型半導体層12が碁盤の目状に構成されている。
第1p+ 型半導体層12aおよび第2p+ 型半導体層12bはそれぞれ幅Laをもって形成され、それぞれの隣接する第1p+ 型半導体層12aおよび第2p+ 型半導体層12bとは幅Lbをもって分断されている。
【0051】
上記の本実施形態の半導体装置は、n− 型半導体層11の表層領域に導電性不純物をイオン注入するときのレジストマスクとして、上記の縞状あるいは碁盤の目状に開口パターンを有するマスクを用いることを除いて、第2実施形態と同様に製造することが可能であり、ダイオードの製造方法において、膜の剥がれやリークを発生させずに、ダイオード上層の絶縁膜を除去することができる。
【0052】
第4実施形態
図10は、本実施形態に係るPINフォトダイオードを有する半導体装置の断面図である。
図8(a)に示す第2実施形態に係る半導体装置と実質的に同様であるが、LOCOS素子分離絶縁膜27で区分された活性領域に、PINフォトダイオードが構成されており、LOCOS素子分離絶縁膜27領域(フィールド領域)において、第1絶縁膜20と第2絶縁膜21の間、第2絶縁膜21と第3絶縁膜22の間にアルミニウムなどからなる配線(32,33)が形成されており、絶縁膜Iが上記4層の絶縁膜で構成されていることが異なる。
【0053】
上記のPINフォトダイオードを有する半導体装置の製造方法について説明する。
まず、図11(a)に示すように、シリコン半導体基板10に、リンなどのn型不純物を例えば1013〜1015/cm3 程度の濃度でイオン注入して、n− 型半導体層(n− ウェル)11を形成する。
次に、PINダイオード形成領域(例えば100μm×100μmの領域)において、n− 型半導体層11の表層領域(深さがn− 型半導体層11の表面から0.5〜0.8μm程度の領域)に、不図示のレジストマスクなどを用いてホウ素などのp型不純物を例えば1018〜1020/cm3 程度の濃度でイオン注入して、p+ 型半導体層12を形成する。
ここで、p+ 型半導体層12としては、例えば、縞状あるいは碁盤の目状に開口するレジスト膜をマスクとしてイオン注入することで、図9(a)あるいは図9(b)に示すような縞状あるいは碁盤の目状に形成することができる。
【0054】
次に、例えばTEOSを原料とした減圧CVD法により、LOCOS素子分離絶縁膜27で区分された活性領域上に、例えば30nm程度の酸化シリコン膜25を形成する。
【0055】
次に、図11(b)に示すように、例えば減圧CVD法により、例えば37nm程度の窒化シリコン膜26を形成し、必要に応じてパターニング加工する。
以上で、酸化シリコン膜25および窒化シリコン膜26からなる反射防止膜ARが形成される。
【0056】
次に、例えばスパッタリング法により、反射防止膜ARの上層にTiWなどの金属層を200〜300nmの膜厚で堆積させ、パターニング加工して、反射防止膜ARの上層にマスク層30を形成する。
ここで、マスク層30を構成する材料としては、下層の反射防止膜AR(本実施形態では表面は窒化シリコン膜)と後工程で形成する絶縁膜(酸化シリコンあるいは窒化シリコンなど)に対して選択比を有して除去可能な材料であればよく、上記金属層に限定されない。
【0057】
次に、図12(a)に示すように、マスク層30の上層に全面に酸化シリコンを堆積させ、第1絶縁膜20を形成し、その上層でLOCOS素子分離絶縁膜27の形成領域上に、例えばアルミニウムなどの配線32をパターン形成する。
次に、配線32を被覆して全面に酸化シリコンを堆積させ、第2絶縁膜21を形成し、さらにその上層でLOCOS素子分離絶縁膜27の形成領域上に、例えばアルミニウムなどの配線33をパターン形成する。
次に、配線33を被覆して全面に酸化シリコンを堆積させ、第3絶縁膜22を形成し、さらに別の成膜方法にて第4絶縁膜23を積層し、4層を積層した絶縁膜Iを形成する。
ここで、各第1〜第4絶縁膜(20〜23)は、それぞれ、例えばCVD法によりTEOSを原料として形成した酸化シリコン膜やBPSG膜、あるいは、窒化シリコン膜とすることも可能である。
ここで、絶縁膜Iの各第1〜第4絶縁膜(20〜23)を構成する材料としては、下層のマスク層30に対して選択比を有して除去可能な材料であればよく、上記の酸化シリコン膜あるいは窒化シリコン膜に限定されない。
上記の第1〜第4絶縁膜(20〜23)を、上記の配線(32,33)などに起因する段差を低減するように形成してもよい。
【0058】
次に、図12(b)に示すように、感光領域であるp+ 型半導体層12とn−型半導体層11の界面から広がる空乏層領域を開口するパターンのレジスト膜Rを形成し、マスク層30をエッチングストッパとするRIEなどのドライエッチングを施し、上記感光領域上層の絶縁膜Iを除去して開口部Hを形成する。
【0059】
次に、ウェットエッチングなどにより、反射防止膜AR(本実施形態では表面は窒化シリコン膜)および絶縁膜Iに対して選択的に、開口部H内に露出した部分のマスク層30を除去し、反射防止膜ARを露出させる。以上で、図10に示す本実施形態に係るPINフォトダイオードを有する半導体装置を製造することができる。
【0060】
上記の本実施形態のフォトダイオードの製造方法によれば、ダイオード上層の絶縁膜Iを除去するときに、マスク層30をエッチングストッパとして用いているので、膜剥がれの原因となる開口部H内壁面からのえぐれを発生させないようにドライエッチングなどのエッチング手法を用いても、この段階で基板(p+ 型半導体層12)はマスク層30や反射防止膜ARで保護されているので、リークの原因となるダメージを与えることがない。
また、上記の開口部H内に露出したマスク層30を除去するときには、基板(p+ 型半導体層12)が反射防止膜ARで保護されているのでダメージを与えることがなく、また、反射防止膜ARにダメージを与えないようにウェットエッチングなどのエッチング手法を用いても、絶縁膜Iの開口部H内壁面からのえぐれを発生させずに、マスク層30を選択的に除去することができる。
従って、ダイオードの製造方法において、膜の剥がれやリークを発生させずに、ダイオード上層の絶縁膜を除去することができる。
【0061】
上記の本実施形態のPINフォトダイオードは、例えば780nmや650nmの波長の光を受光することが可能であり、CDやDVDなどの光ディスク装置に内蔵される光学ピックアップ装置用の受光素子などとして、広く用いることが可能である。
【0062】
本発明は、上記の実施の形態に限定されない。
例えば、PINフォトダイオードだけでなく、フォトダイオード全般に適用可能である。
また、第1、第2及び第3の実施形態において、n− 型半導体層をエピタキシャル成長により形成してもよい。
また、上記の実施形態においてp型不純物とn型不純物を入れ替えたPINフォトダイオードなどのフォトダイオードにも適用することが可能である。
また、例えば、第1導電型(例えばn− 型)半導体領域に対する第2導電型(例えばp+ 型)半導体領域に対する接合深さ、縞状あるいは碁盤の目状とする場合の幅などの詳細なレイアウト、各導電型半導体領域の不純物濃度、各導電型半導体領域への印加電圧などは適宜変更可能である。
この他、本発明の要旨を逸脱しない範囲で種々の変更を行うことができる。
【0063】
【発明の効果】
上記の本発明のフォトダイオードの製造方法によれば、ダイオード上層の絶縁膜を除去するときに、マスク層をエッチングストッパとしているので、膜剥がれの原因となる開口部内壁面からのえぐれを発生させないようにドライエッチングなどのエッチング手法を用いても、この段階で基板(第2導電型半導体層)はマスク層と反射防止膜で保護されているので、リークの原因となるダメージを与えることがない。
また、開口部内に露出したマスク層を除去するときには、基板(第2導電型半導体層)が反射防止膜で保護されているのでダメージを与えることがなく、また、反射防止膜にダメージを与えないようにウェットエッチングなどのエッチング手法を用いても、絶縁膜の開口部内壁面からのえぐれを発生させずに、マスク層を選択的に除去することができる。
従って、ダイオードの製造方法において、膜の剥がれやリークを発生させずに、ダイオード上層の絶縁膜を除去することができる。
【0064】
また、第2導電型半導体層が、少なくとも一断面において第1導電型半導体層により分断された部分を有するように、形成することで、第1導電型半導体層と第2導電型半導体層のそれぞれに所定の電圧を印加したときに、各接合面から当該第2導電型半導体層の間の第1導電型半導体層側に向かって空乏層が延び、第2導電型半導体層を分断する部分の第1導電型半導体層部分を光電変換に寄与できる空乏層とすることができるため、フォトダイオードの感度を高めて特性を向上することができる。
【図面の簡単な説明】
【図1】図1(a)は第1実施形態に係るPINフォトダイオードを有する半導体装置の断面図であり、図1(b)は図1(a)のPINフォトダイオードに逆バイアスを印加したときの空乏層の広がりを示す図である。
【図2】図2は図1に示す半導体装置の製造方法の製造工程を示す断面図であり、(a)はp+ 型半導体層の形成工程まで、(b)はマスク層の形成工程までを示す。
【図3】図3は図2の続きの工程を示す断面図であり、(a)は絶縁膜の形成工程まで、(b)は開口部の形成工程までを示す。
【図4】図4(a)は第2実施形態に係るPINフォトダイオードを有する半導体装置の断面図であり、図4(b)は図4(a)のPINフォトダイオードに逆バイアスを印加したときの空乏層の広がりを示す図である。
【図5】図5は図4に示す半導体装置の製造方法の製造工程を示す断面図であり、(a)はp+ 型半導体層の形成工程まで、(b)は酸化シリコン膜の形成工程までを示す。
【図6】図6は図5の続きの工程を示す断面図であり、(a)は窒化シリコン膜の形成工程まで、(b)はマスク層の形成工程までを示す。
【図7】図7は図6の続きの工程を示す断面図であり、(a)は絶縁膜の形成工程まで、(b)は開口部の形成工程までを示す。
【図8】図8(a)は第3実施形態に係るPINフォトダイオードを有する半導体装置の断面図であり、図8(b)は図8(a)のPINフォトダイオードに逆バイアスを印加したときの空乏層の広がりを示す図である。
【図9】図9(a)および(b)は図8に示すPINフォトダイオードの平面図の例である。
【図10】図10は第4実施形態に係るPINフォトダイオードを有する半導体装置の断面図である。
【図11】図11は図10に示す半導体装置の製造方法の製造工程を示す断面図であり、(a)は酸化シリコン膜の形成工程まで、(b)はマスク層の形成工程までを示す。
【図12】図12は図11の続きの工程を示す断面図であり、(a)は絶縁膜の形成工程まで、(b)は開口部の形成工程までを示す。
【図13】図13(a)は従来例に係るPINフォトダイオードを有する半導体装置の断面図であり、図13(b)は図13(a)のPINフォトダイオードに逆バイアスを印加したときの空乏層の広がりを示す図である。
【図14】図14は図13に示す半導体装置の製造方法の製造工程を示す断面図であり、(a)はp+ 型半導体層の形成工程まで、(b)は絶縁膜の形成工程までを示す。
【図15】図15は従来例に係る半導体装置の製造方法における問題点を説明する断面図である。
【図16】図16は従来例に係る半導体装置の製造方法における問題点を説明する断面図である。
【符号の説明】
10…シリコン半導体基板、11…n− 型半導体層、12…p+ 型半導体層、12a…第1p+ 型半導体層、12b…第2p+ 型半導体層、20…第1絶縁膜、21…第2絶縁膜、22…第3絶縁膜、23…第4絶縁膜、24…第5絶縁膜、25…酸化シリコン膜、26…窒化シリコン膜、27…LOCOS素子分離絶縁膜、30,30a…マスク層、31…上層配線、32,33…配線、AR…反射防止膜、C…コンタクト、D…ダメージ、FV1,FV2…空乏層の端面、H…開口部、I…絶縁膜、J1 ,J2 …接合面、L…光、R…レジスト膜、V,V1 ,V2 …空乏層、X…えぐれ。
Claims (8)
- 第1導電型の第1の半導体層の主面に第2導電型の第2の半導体層を形成する工程と、
上記第2の半導体層上に金属膜で構成されるマスク層を形成する工程と、
上記マスク層上に複数層からなる絶縁層を形成する工程と、
上記絶縁層上に開口パターンのレジスト膜を形成し、上記マスク層をストッパとするドライエッチングにより上記絶縁層を除去して上記絶縁層に開口部を形成する工程と、
上記開口部に露出された上記マスク層をウェットエッチングにより選択的に除去する工程と
を有するフォトダイオードの製造方法。 - 上記第2の半導体層上に反射防止膜を形成する工程を有し、上記反射防止膜上に上記マスク層が形成される
請求項1に記載のフォトダイオードの製造方法。 - 上記マスク層がTiWを含み、上記絶縁層が酸化シリコン膜又は窒化シリコン膜を含む
請求項1又は2に記載のフォトダイオードの製造方法。 - 上記反射防止膜が酸化シリコン膜を有する
請求項2に記載のフォトダイオードの製造方法。 - 上記反射防止膜が窒化シリコンを有する
請求項2に記載のフォトダイオードの製造方法。 - 上記反射防止膜が酸化シリコン膜および窒化シリコン膜からなる
請求項2に記載のフォトダイオードの製造方法。 - 上記第2の半導体層が互いに離間された第1の半導体領域と第2の半導体領域とを含む縞状に形成される
請求項1、2、3、4、5又は6に記載のフォトダイオードの製造方法。 - 上記第2の半導体層が碁盤の目状に形成される
請求項1、2、3、4、5又は6に記載のフォトダイオードの製造方法。
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