WO2014042109A1 - 光電変換素子および光電変換素子の製造方法 - Google Patents

光電変換素子および光電変換素子の製造方法 Download PDF

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mask material
amorphous film
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博昭 重田
京太郎 中村
山元　良高
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シャープ株式会社
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    • Y02E10/547—Monocrystalline silicon PV cells

Definitions

  • the present invention relates to a photoelectric conversion element and a method for manufacturing the photoelectric conversion element.
  • the most manufactured and sold solar cells have a structure in which electrodes are formed on a light receiving surface that is a surface on which sunlight is incident and a back surface that is opposite to the light receiving surface, respectively.
  • Patent Document 1 discloses a heterojunction back contact cell in which both an n-electrode emitter contact and a p-electrode base contact are formed on the back side of an n-type single crystal silicon substrate. .
  • FIG. 19 shows a schematic cross-sectional view of a heterojunction back contact cell disclosed in Patent Document 1 of related art.
  • a p + region 106 is formed in a partial region of the back surface of the n-type silicon substrate 101, and the region on the back surface of the n-type silicon substrate 101 other than the p + region 106
  • An i-type amorphous silicon film 110 and an n-type amorphous silicon film 111 are laminated in this order, and a base contact 112 and an emitter contact 113 are formed on the p + region 106 and the n-type amorphous silicon film 111, respectively. It has a formed structure.
  • a SiN x film 103 is deposited in a region other than the i-type amorphous silicon film 110 and the base contact 112 on the back surface of the n-type silicon substrate 101.
  • the light receiving surface of the n-type silicon substrate 101 is subjected to minute uneven processing to form a pyramidal etching structure 104.
  • the surface injection layer 102 is formed in the etching structure 104 of the n-type silicon substrate 101 by diffusion of phosphorus, and a SiN x film 108 used as an antireflection film is deposited on the surface injection layer 102. Has been.
  • the heterojunction back contact cell having such a structure has carriers on the back surface of the single crystal silicon substrate as compared with the conventional back contact cell in which the p + region and the n + region are formed on the back surface of the single crystal silicon substrate.
  • the recombination can be prevented, and the open circuit voltage becomes high, so that the characteristics are improved.
  • an object of the present invention is to provide a photoelectric conversion element and a method for manufacturing the photoelectric conversion element that can achieve further improvement in the characteristics of the heterojunction back contact cell.
  • the present invention includes a first conductivity type semiconductor substrate, and a part of the surface of the semiconductor substrate includes a first groove and a second groove, and a convex portion between the first groove and the second groove.
  • the first conductivity type amorphous film is provided on the first groove, the second groove, and the convex portion, and the first groove and the second groove on the surface of the semiconductor substrate are provided.
  • a second conductive type amorphous film is provided in a region other than the convex portion, and a first conductive type electrode layer covering the entire surface of the first conductive type amorphous film, and a second conductive type amorphous film
  • the photoelectric conversion element has a second conductivity type electrode layer covering the entire surface of the film, and the first conductivity type electrode layer and the second conductivity type electrode layer are electrically insulated.
  • a second convex portion smaller than the convex portion is further provided on the entire surface of the semiconductor substrate.
  • an i-type amorphous material is formed between the surface of the semiconductor substrate and the first conductive type amorphous film and between the surface of the semiconductor substrate and the second conductive type amorphous film.
  • a film is preferably provided.
  • the present invention provides a step of installing a first mask material on a portion of one surface of a first conductivity type semiconductor substrate, and removing a portion of the semiconductor substrate using the first mask material as a mask. Forming a first groove, a second groove, and a convex portion between the first groove and the second groove on the surface of the semiconductor substrate, and the first groove and the second groove.
  • a step of installing the second mask material so that the convex portion is exposed from between the step, a step of removing a part of the surface of the convex portion using the second mask material as a mask, and a first surface of the semiconductor substrate Forming a second conductive amorphous film in a region other than the first groove, the second groove, and the convex portion, and a third mask material so as to cover the first groove, the second groove, and the convex portion
  • a second conductivity type amorphous so as to cover the region other than the first groove, the second groove and the convex portion on the surface of the semiconductor substrate and the third mask material Forming a third mask material, removing the second conductive type amorphous film on the third mask material, and a fourth mask material on the remaining portion of the second conductive type amorphous film
  • a step of forming a first conductivity type amorphous film so as to cover the fourth mask material, the first groove, the second groove, and the convex portion, and the fourth mask
  • the method for manufacturing a photoelectric conversion element of the present invention further includes a step of forming a second convex portion smaller than the convex portion on the entire surface of the semiconductor substrate before the step of installing the third mask material. It is preferable to include.
  • the present invention it is possible to provide a photoelectric conversion element and a method for manufacturing the photoelectric conversion element that can achieve further improvement in the characteristics of the heterojunction back contact cell.
  • FIG. 3 is a schematic cross-sectional view of the heterojunction back contact cell according to the first embodiment.
  • FIG. 6 is a schematic cross-sectional view illustrating a part of the manufacturing process of the example of the method for manufacturing the heterojunction back contact cell according to the first embodiment.
  • FIG. 6 is a schematic cross-sectional view illustrating a part of the manufacturing process of the example of the method for manufacturing the heterojunction back contact cell according to the first embodiment.
  • FIG. 6 is a schematic cross-sectional view illustrating a part of the manufacturing process of the example of the method for manufacturing the heterojunction back contact cell according to the first embodiment.
  • FIG. 6 is a schematic cross-sectional view illustrating a part of the manufacturing process of the example of the method for manufacturing the heterojunction back contact cell according to the first embodiment.
  • FIG. 6 is a schematic cross-sectional view illustrating a part of the manufacturing process of the example of the method for manufacturing the heterojunction back contact cell according to the first embodiment.
  • FIG. 6 is a schematic cross-sectional view illustrating a part of the manufacturing process of the example of the method for manufacturing the heterojunction back contact cell according to the first embodiment.
  • FIG. 6 is a schematic cross-sectional view illustrating a part of the manufacturing process of the example of the method for manufacturing the heterojunction back contact cell according to the first embodiment.
  • FIG. 6 is a schematic cross-sectional view illustrating a part of the manufacturing process of the example of the method for manufacturing the heterojunction back contact cell according to the first embodiment.
  • FIG. 6 is a schematic cross-sectional view illustrating a part of the manufacturing process of the example of the method for manufacturing the heterojunction back contact cell according to the first embodiment.
  • FIG. 6 is a schematic cross-sectional view illustrating a part of the manufacturing process of the example of the method for manufacturing the heterojunction back contact cell according to the first embodiment.
  • FIG. 6 is a schematic cross-sectional view illustrating a part of the manufacturing process of the example of the method for manufacturing the heterojunction back contact cell according to the first embodiment.
  • FIG. 6 is a schematic cross-sectional view illustrating a part of the manufacturing process of the example of the method for manufacturing the heterojunction back contact cell according to the first embodiment.
  • FIG. 6 is a schematic cross-sectional view illustrating a part of the manufacturing process of the example of the method for manufacturing the heterojunction back contact cell according to the first embodiment.
  • FIG. 6 is a schematic cross-sectional view illustrating a part of the manufacturing process of the example of the method for manufacturing the heterojunction back contact cell according to the first embodiment.
  • FIG. 6 is a schematic cross-sectional view illustrating a part of the manufacturing process of the example of the method for manufacturing the heterojunction back contact cell according to the first embodiment.
  • FIG. 6 is a schematic cross-sectional view of a heterojunction back contact cell according to a second embodiment.
  • FIG. 10 is a schematic cross-sectional view illustrating a part of the manufacturing process of the example of the method for manufacturing the heterojunction back contact cell according to the second embodiment. It is a typical sectional view of a heterojunction type back contact cell indicated by conventional patent documents 1.
  • FIG. 1 is a schematic cross-sectional view of a heterojunction back contact cell according to Embodiment 1, which is an example of the photoelectric conversion element of the present invention.
  • the heterojunction back contact cell of the first embodiment has a semiconductor substrate 1 made of n-type single crystal silicon, and a part of the back surface, which is one surface of the semiconductor substrate 1, has a first groove 4 and The 2nd groove
  • channel 5 are provided.
  • channel 5 are extended
  • the protrusion 6 extends in the extending direction of the first groove 4 and the second groove 5 while protruding in the back surface direction of the semiconductor substrate 1.
  • i-type amorphous silicon is formed on a region (hereinafter referred to as "groove formation region") 1b in which the first groove 4, the convex portion 6, and the second groove 5 are formed.
  • the first i-type amorphous film 14, the first conductivity-type amorphous film 15 made of n-type amorphous silicon, the first electrode layer 16, and the second electrode layer 17 are laminated in this order. .
  • the first conductivity type electrode layer 20b is composed of a laminate of the first electrode layer 16 and the second electrode layer 17 laminated on the back surface of the first conductivity type amorphous film 15, The entire back surface of the first conductivity type amorphous film 15 is covered with the first conductivity type electrode layer 20b.
  • a second i-type amorphous film 11 made of i-type amorphous silicon, p-type is formed on a region other than the groove forming region 1 b (hereinafter referred to as “groove non-forming region”) 1 a on the back surface of the semiconductor substrate 1.
  • the second conductivity type amorphous film 12 made of amorphous silicon, the first electrode layer 16 and the second electrode layer 17 are laminated in this order.
  • the second conductive type electrode layer 20a is composed of a stacked body of the first electrode layer 16 and the second electrode layer 17 stacked on the back surface of the second conductive type amorphous film 12, The entire back surface of the second conductivity type amorphous film 12 is covered with the second conductivity type electrode layer 20a.
  • the first conductivity type electrode layer 20b and the second conductivity type electrode layer 20a are electrically insulated because the first groove 4 and the second groove 5 are different in the height direction. ing.
  • i-type in this specification means that n-type or p-type impurities are not intentionally doped. For example, after manufacturing a photoelectric conversion element, n-type or p-type impurities are not present. Inevitable diffusion may cause n-type or p-type conductivity.
  • amorphous silicon includes those in which dangling bonds of silicon atoms such as hydrogenated amorphous silicon are terminated with hydrogen.
  • a texture structure 2 composed of fine pyramidal irregularities is formed on the light-receiving surface of the semiconductor substrate 1.
  • a passivation film 9 and an antireflection film 10 are formed on the texture structure 2 of the light-receiving surface of the semiconductor substrate 1.
  • a texture structure 2 is formed on the entire light receiving surface of a semiconductor substrate 1 made of n-type single crystal silicon.
  • the semiconductor substrate 1 is not limited to a substrate made of n-type single crystal silicon.
  • a conventionally known semiconductor substrate may be used.
  • the thickness of the semiconductor substrate 1 is not particularly limited, but may be, for example, 100 ⁇ m or more and 300 ⁇ m or less, and preferably 100 ⁇ m or more and 200 ⁇ m or less. Further, the specific resistance of the semiconductor substrate 1 is not particularly limited, but may be, for example, 0.1 ⁇ ⁇ cm or more and 1 ⁇ ⁇ cm or less.
  • the formation method of the texture structure 2 is not particularly limited, for example, conventionally known texture etching can be suitably used.
  • the first mask material 3 is set on a part of the back surface of the semiconductor substrate 1.
  • the material and installation method of the first mask material 3 are not particularly limited.
  • the first mask material 3 is made of a photoresist
  • the first mask material 3 is placed on the entire back surface of the semiconductor substrate 1.
  • the first mask material 3 can be placed on a part of the back surface of the semiconductor substrate 1 by patterning the first mask material 3 by photolithography technique and etching technique.
  • a first groove 4 is formed on a part of the back surface of the semiconductor substrate 1.
  • a second groove 5 and a convex portion 6 between the first groove 4 and the second groove 5 are formed.
  • dry etching for example, a reactive ion etching method using an ICP (Ion Coupling Plasma) dry etching apparatus using CF 4 gas as an etching gas can be employed.
  • ICP Ion Coupling Plasma
  • the depth d of the first groove 4, the depth d of the second groove 5, and the height d of the convex part 6 are preferably 0.3 ⁇ m or more and 5 ⁇ m or less.
  • the depth d of the first groove 4, the depth d of the second groove 5, and the height d of the convex portion 6 are 0.3 ⁇ m or more, leakage between adjacent electrodes and the first i
  • the deterioration of characteristics such as conversion efficiency due to deterioration of the type amorphous film 14 and the first conductive type amorphous film 15 can be suppressed.
  • the depth d of the first groove 4, the depth d of the second groove 5, and the height d of the convex portion 6 are 5 ⁇ m or less, the semiconductor substrate 1 does not become too thin. The deterioration of the characteristics can be effectively suppressed.
  • the width W1 of the first groove 4 is preferably 500 ⁇ m or more.
  • the first conductivity type electrode layer 20b is connected to the wiring of the wiring sheet for electrically connecting the plurality of heterojunction back contact cells.
  • misalignment is less likely to occur and electrical leakage is less likely to occur.
  • the width W1 of the first groove 4 is preferably 10000 ⁇ m or less.
  • the width W2 of the second groove 5 is preferably 500 ⁇ m or more.
  • the first conductivity type electrode layer 20b is connected to the wiring of the wiring sheet for electrically connecting a plurality of heterojunction back contact cells to collect current. At this time, it is difficult for positional deviation to occur, so that it is difficult to cause electrical leakage.
  • the width W2 of the second groove 5 is preferably 10000 ⁇ m or less.
  • the width W3 of the convex portion 6 is preferably 250 ⁇ m or more.
  • the first conductivity type electrode layer 20b is connected to the wiring of the wiring sheet for electrically connecting a plurality of heterojunction back contact cells to collect current. It is possible to suppress the occurrence of connection failure during the operation and suppress the deterioration of the current extraction efficiency.
  • the width W3 of the convex part 6 is 50000 micrometers or less.
  • the first mask material 3 is removed from the back surface of the semiconductor substrate 1.
  • the method for removing the first mask material 3 is not particularly limited, and a conventionally known method can be used.
  • a second mask material 7 is installed so that the convex portion 6 is exposed from between the first groove 4 and the second groove 5.
  • the material and installation method of the second mask material 7 are not particularly limited.
  • the second mask material 7 is made of a photoresist
  • the second mask material 7 is placed on the entire back surface of the semiconductor substrate 1.
  • the second mask material 7 is patterned by the photolithography technique and the etching technique, so that the convex portion 6 is exposed from between the first groove 4 and the second groove 5. This can be done by installing the mask material 7.
  • a part of the surface of the convex portion 6 is removed using the second mask material 7 as a mask.
  • the surface of the convex part 6 has a gentler slope than before removal of a part of the surface of the convex part 6.
  • the first i-type amorphous film 14 and the first conductivity-type amorphous film 15 can be continuously formed on the groove forming region 1b on the back surface without interruption.
  • the second mask material 7 is removed from the back surface of the semiconductor substrate 1.
  • the method for removing the second mask material 7 is not particularly limited, and a conventionally known method can be used.
  • a passivation film 9 and an antireflection film 10 are laminated in this order on the texture structure 2 of the light receiving surface of the semiconductor substrate 1.
  • the passivation film 9 and the antireflection film 10 for example, a transparent conductive oxide film, a silicon nitride film, a silicon oxide film, an i-type amorphous silicon film, or the like can be laminated.
  • the thickness of the laminate of the passivation film 9 and the antireflection film 10 can be about 100 nm, for example.
  • the lamination method of the passivation film 9 and the antireflection film 10 is not particularly limited, and for example, a conventionally known plasma CVD (Chemical Vapor Deposition) method or sputtering method can be used.
  • a third mask material 8 is placed on the groove forming region 1 b on the back surface of the semiconductor substrate 1.
  • the material and installation method of the third mask material 8 are not particularly limited.
  • the third mask material 8 is made of a photoresist
  • the third mask material 8 is placed on the entire back surface of the semiconductor substrate 1.
  • the third mask material 8 is installed so as to cover only the groove forming region 1b on the back surface of the semiconductor substrate 1 by patterning the third mask material 8 by photolithography technique and etching technique. Can be performed.
  • the second i-type amorphous film made of i-type amorphous silicon is formed on the groove non-forming region 1 a on the back surface of the semiconductor substrate 1 and on the back surface of the third mask material 8.
  • the second conductivity type amorphous film 12 made of 11 and p-type amorphous silicon is laminated in this order, for example, by a plasma CVD method.
  • the second i-type amorphous film 11 is not limited to a film made of i-type amorphous silicon.
  • a conventionally known i-type amorphous semiconductor film may be used.
  • the thickness of the second i-type amorphous film 11 is not particularly limited, but may be, for example, 5 nm or more and 10 nm or less.
  • the second conductive type amorphous film 12 is not limited to a film made of p-type amorphous silicon, and for example, a conventionally known p-type amorphous semiconductor film may be used.
  • the thickness of the 2nd conductivity type amorphous film 12 is not specifically limited, For example, it is 5 nm or more and 10 nm or less.
  • the p-type impurity contained in the second conductive type amorphous film 12 for example, boron can be used, and the p type impurity concentration of the second conductive type amorphous film 12 is, for example, 5 ⁇ 10 19. / Cm 3 or so.
  • the third mask material 8 is removed from the back surface of the semiconductor substrate 1.
  • the second i-type amorphous film 11 and the second conductive amorphous film 12 on the third mask material 8 are removed together with the third mask material 8, and the groove on the back surface of the semiconductor substrate 1 is removed.
  • the formation region 1b is exposed.
  • the method for removing the third mask material 8 is not particularly limited, and a conventionally known method can be used.
  • a fourth mask material 13 is placed on the back surface of the second conductive type amorphous film 12 which is the remaining part of the removal of the third mask material 8.
  • the material and installation method of the fourth mask material 13 are not particularly limited.
  • the fourth mask material 13 is made of a photoresist, the back surface of the second conductivity type amorphous film 12 and the semiconductor substrate 1.
  • the fourth mask material 13 is patterned by a photolithography technique and an etching technique to thereby obtain the second conductivity type amorphous film. This can be done by installing the fourth mask material 13 only on the back surface of 12.
  • the first i-type amorphous film 14 made of i-type amorphous silicon is formed on the back surface of the fourth mask material 13 and on the groove forming region 1 b on the back surface of the semiconductor substrate 1.
  • the first conductive type amorphous film 15 made of n-type amorphous silicon is laminated in this order, for example, by a plasma CVD method.
  • the first i-type amorphous film 14 is not limited to a film made of i-type amorphous silicon.
  • a conventionally known i-type amorphous semiconductor film may be used.
  • the thickness of the first i-type amorphous film 14 is not particularly limited, but may be, for example, 5 nm or more and 10 nm or less.
  • the first conductive amorphous film 15 is not limited to a film made of n-type amorphous silicon, and a conventionally known n-type amorphous semiconductor film or the like may be used, for example.
  • the thickness of the 1st conductivity type amorphous film 15 is not specifically limited, For example, it is 5 nm or more and 10 nm or less.
  • the n-type impurity contained in the first conductivity type amorphous film 15 for example, phosphorus can be used, and the n-type impurity concentration of the first conductivity type amorphous film 15 is, for example, 5 ⁇ 10 19. / Cm 3 or so.
  • the fourth mask material 13 is removed from the back surface of the second conductivity type amorphous film 12.
  • the first i-type amorphous film 14 and the first conductive amorphous film 15 on the fourth mask material 13 are also removed together with the fourth mask material 13, and the second conductive amorphous material is removed.
  • the back surface of the film 12 is exposed.
  • the method for removing the fourth mask material 13 is not particularly limited, and a conventionally known method can be used.
  • a step of forming the first electrode layer 16 on the entire back surface of the semiconductor substrate 1 after the removal of the fourth mask material 13 is performed.
  • the first electrode layer 16 is formed on the entire back surface of the second conductivity type amorphous film 12 and on the entire surface of the first i-type amorphous film 14.
  • a conductive material can be used, and for example, ITO (Indium Tin Oxide) can be used.
  • the first electrode layer 16 can be formed, for example, by sputtering, and the thickness of the first electrode layer 16 can be, for example, 80 nm or less.
  • a step of forming the second electrode layer 17 on the entire back surface of the first electrode layer 16 is performed.
  • a second conductivity type electrode layer 20 a made of a laminate of the first electrode layer 16 and the second electrode layer 17 is formed on the entire back surface of the second conductivity type amorphous film 12.
  • a first conductivity type electrode layer 20b made of a laminate of the first electrode layer 16 and the second electrode layer 17 is formed on the entire back surface of the first conductivity type amorphous film 15.
  • the first conductivity type electrode layer 20b and the second conductivity type electrode layer 20a are different in the height direction by the first groove 4 and the second groove 5. Therefore, it is electrically insulated.
  • the second electrode layer 17 a material that has conductivity and can reflect sunlight can be used.
  • aluminum can be used.
  • the second electrode layer 17 can be formed by, for example, a sputtering method, and the thickness of the second electrode layer 17 can be, for example, 0.5 ⁇ m or less.
  • the entire back surface of the first conductivity type amorphous film 15 is covered with the first conductivity type electrode layer 20b, and the entire back surface of the second conductivity type amorphous film 12 is covered with the second conductivity type electrode.
  • the heterojunction back contact cell according to the first embodiment which is covered with the layer 20a and has a configuration in which the first conductivity type electrode layer 20b and the second conductivity type electrode layer 20a are electrically insulated, is completed. .
  • the electrode layers are formed on the entire back surface of the semiconductor substrate 1. Even if the light incident from the light receiving surface of the semiconductor substrate 1 is not absorbed inside the semiconductor substrate 1, the semiconductor layer 1 has a semiconductor layer on the back surface of the semiconductor substrate 1 compared to the case of Patent Document 1. Since it can reflect in the inside of the board
  • the entire back surface of the semiconductor substrate 1 is an i-type amorphous film (the first i-type amorphous film 14 and the second i-type amorphous film).
  • the i-type amorphous silicon film 110 is provided only in the region other than the p + region 106 on the back surface of the n-type silicon substrate 101 because it is in contact with the film 11).
  • the recombination of carriers on the back surface of 1 can be prevented, and the open circuit voltage can be increased.
  • the convex portion 6 is formed so that the surface of the convex portion 6 has a gentle slope, so that the groove forming region 1b on the back surface of the semiconductor substrate 1 is formed. Since the first i-type amorphous film 14 and the first conductivity-type amorphous film 15 can be continuously formed without interruption, the n-electrode covering the back surface of the p-electrode 20a and the convex portion 6 It is also possible to make the height of the apex 20b the same.
  • the heterojunction back contact cells of the first embodiment are electrically connected by the wiring sheet provided with the wiring pattern on the insulating substrate, they are connected to the p-electrode 20a. Since it is not necessary to change the height of the wiring and the height of the wiring connected to the n-electrode 20b, the stability of the electrical connection between the electrode and the wiring is improved, and the productivity of the wiring sheet itself is also improved. be able to.
  • the first electrode layer 16 and the second electrode layer 17 are sequentially stacked and electrically separated from each other without particularly using a mask. Since the conductivity type electrode layer 20b and the second conductivity type electrode layer 20a can be formed, the productivity of the heterojunction back contact cell is improved.
  • FIG. 17 is a schematic cross-sectional view of a heterojunction back contact cell according to Embodiment 2, which is another example of the photoelectric conversion element of the present invention.
  • the heterojunction back contact cell according to the second embodiment is characterized in that a second protrusion 18 smaller than the protrusion 6 is further provided on the entire back surface of the semiconductor substrate 1.
  • the width and height of the second convex portion 18 are not particularly limited as long as they are smaller than the width and height of the convex portion 6, respectively, but may be, for example, 100 nm or more and 10 ⁇ m or less.
  • the shape of the 2nd convex part 18 can be made into the tetrahedron in which each 2nd convex part 18 has a triangular surface, for example.
  • the second protrusion 18 smaller than the protrusion 6 is provided on the entire back surface of the semiconductor substrate 1 to increase the optical path length inside the semiconductor substrate 1. Therefore, the amount of reflection of light from the back surface of the semiconductor substrate 1 to the light receiving surface side can be reduced, and the reflection loss of light can be reduced. As a result, in the heterojunction back contact cell of the second embodiment, the amount of light absorbed inside the semiconductor substrate 1 can be increased, so that higher conversion efficiency than that of the first embodiment can be achieved. It becomes.
  • the first groove 4, the second groove 5, and the convex portion 6 are formed on the back surface of the semiconductor substrate 1 through the steps shown in FIGS. The process up to this point is the same as in the first embodiment.
  • the protective film 21 is not particularly limited as long as it can protect the light receiving surface at the time of etching the back surface of the semiconductor substrate 1.
  • a silicon oxide film or a silicon nitride film can be used.
  • the etching method of the back surface of the semiconductor substrate 1 is not particularly limited, but it is preferable to use texture etching using an alkaline solution. In this case, the second protrusion 18 can be more easily formed on the entire back surface of the semiconductor substrate 1.
  • the heterojunction back contact cell of the second embodiment can be manufactured.
  • the present invention can be used for a photoelectric conversion element and a method for manufacturing a photoelectric conversion element, and can be preferably used particularly for a heterojunction back contact cell and a method for manufacturing a heterojunction back contact cell.
  • SYMBOLS 1 Semiconductor substrate, 1a Groove non-formation area

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Abstract

第１導電型の半導体基板（１）の表面の一部に、第１の溝（４）と、第２の溝（５）と、第１の溝と第２の溝との間の凸部（６）とが設けられており、第１の溝上、第２の溝上および凸部上には第１導電型非晶質膜（１５）が設けられており、半導体基板の表面の第１の溝、第２の溝および凸部以外の領域には第２導電型非晶質膜（１２）が設けられており、第１導電型非晶質膜の全面を覆う第１導電型用電極層（２０ｂ）と、第２導電型非晶質膜の全面を覆う第２導電型用電極層（２０ａ）とを有し、第１導電型用電極層と第２導電型用電極層とが電気的に絶縁されている光電変換素子である。

Description

光電変換素子および光電変換素子の製造方法
　本発明は、光電変換素子および光電変換素子の製造方法に関する。
　太陽光エネルギを電気エネルギに直接変換する太陽電池は、近年、特に、地球環境問題の観点から、次世代のエネルギ源としての期待が急激に高まっている。太陽電池には、化合物半導体または有機材料を用いたものなど様々な種類のものがあるが、現在、主流となっているのは、シリコン結晶を用いたものである。
　現在、最も多く製造および販売されている太陽電池は、太陽光が入射する側の面である受光面と、受光面の反対側である裏面とにそれぞれ電極が形成された構造のものである。
　しかしながら、受光面に電極を形成した場合には、電極における太陽光の反射および吸収があることから、電極の面積分だけ入射する太陽光の量が減少する。そのため、たとえば特許文献１には、ｎ型単結晶シリコン基板の裏面側にｎ電極であるエミッタコンタクトと、ｐ電極であるベースコンタクトの双方が形成されたヘテロ接合型バックコンタクトセルが開示されている。
　図１９に、従来の特許文献１に開示されたヘテロ接合型バックコンタクトセルの模式的な断面図を示す。図１９に示されるヘテロ接合型バックコンタクトセルは、ｎ型シリコン基板１０１の裏面の一部の領域にｐ+領域１０６が形成され、ｎ型シリコン基板１０１の裏面のｐ+領域１０６以外の領域上にｉ型のアモルファスシリコン膜１１０およびｎ型のアモルファスシリコン膜１１１がこの順に積層されており、ｐ+領域１０６上およびｎ型のアモルファスシリコン膜１１１上に、それぞれ、ベースコンタクト１１２およびエミッタコンタクト１１３が形成された構造を有している。
　ｎ型シリコン基板１０１の裏面上におけるｉ型のアモルファスシリコン膜１１０およびベースコンタクト１１２以外の領域にはＳｉＮx膜１０３が堆積されている。ｎ型シリコン基板１０１の受光面には微小な凹凸加工が行なわれて、ピラミッド型のエッチング構造１０４が形成されている。さらに、ｎ型シリコン基板１０１のエッチング構造１０４にはリンの拡散が行なわれることによって表面注入層１０２が形成されており、表面注入層１０２上には反射防止膜として用いられるＳｉＮx膜１０８が堆積されている。
　このような構造を有するヘテロ接合型バックコンタクトセルは、単結晶シリコン基板の裏面にｐ+領域およびｎ+領域がそれぞれ形成された従来のバックコンタクトセルに比べて単結晶シリコン基板の裏面でのキャリアの再結合を防止でき、開放電圧が高くなるため、特性が向上するとされている。
特開２０１０－２１９５２７号公報
　しかしながら、図１９に示す従来の特許文献１に開示されたヘテロ接合型バックコンタクトセルにおいては、ｎ型シリコン基板１０１の受光面から入射してきた光が、ｎ型シリコン基板１０１の内部で吸収されなかった場合には、ベースコンタクト１１２とエミッタコンタクト１１３との間から外部に透過してしまい、短絡電流密度が低くなって、特性が低くなることがあった。そのため、ヘテロ接合型バックコンタクトセルの特性のさらなる改善が要望されている。
　上記の事情に鑑みて、本発明の目的は、ヘテロ接合型バックコンタクトセルの特性のさらなる改善を達成することが可能な光電変換素子および光電変換素子の製造方法を提供することにある。
　本発明は、第１導電型の半導体基板を備え、半導体基板の表面の一部には、第１の溝と第２の溝と、第１の溝と第２の溝との間の凸部とが設けられており、第１の溝上、第２の溝上および凸部上には第１導電型非晶質膜が設けられており、半導体基板の表面の第１の溝、第２の溝および凸部以外の領域には第２導電型非晶質膜が設けられており、第１導電型非晶質膜の全面を覆う第１導電型用電極層と、第２導電型非晶質膜の全面を覆う第２導電型用電極層とを有し、第１導電型用電極層と第２導電型用電極層とが電気的に絶縁されている光電変換素子である。
　ここで、本発明の光電変換素子において、半導体基板の表面全体に凸部よりも小さい第２の凸部がさらに設けられていることが好ましい。
　また、本発明の光電変換素子において、半導体基板の表面と第１導電型非晶質膜との間および半導体基板の表面と第２導電型非晶質膜との間にｉ型の非晶質膜が設けられていることが好ましい。
　さらに、本発明は、第１導電型の半導体基板の一方の表面の一部上に第１のマスク材を設置する工程と、第１のマスク材をマスクとして半導体基板の一部を除去することによって半導体基板の表面に、第１の溝と、第２の溝と、第１の溝と第２の溝との間の凸部とを形成する工程と、第１の溝と第２の溝との間から凸部が露出するように第２のマスク材を設置する工程と、第２のマスク材をマスクとして凸部の表面の一部を除去する工程と、半導体基板の表面の第１の溝、第２の溝および凸部以外の領域に第２導電型非晶質膜を形成する工程と、第１の溝と第２の溝と凸部とを覆うように第３のマスク材を設置する工程と、半導体基板の表面の第１の溝、第２の溝および凸部以外の領域および第３のマスク材を覆うように第２導電型非晶質膜を形成する工程と、第３のマスク材と第３のマスク材上の第２導電型非晶質膜を除去する工程と、第２導電型非晶質膜の残部上に第４のマスク材を設置する工程と、第４のマスク材、第１の溝、第２の溝および凸部を覆うように第１導電型非晶質膜を形成する工程と、第４のマスク材と第４のマスク材上の第１導電型非晶質膜を除去する工程と、第４のマスク材を除去した後に、第１導電型非晶質膜の全面を覆う第１導電型用電極層と、第２導電型非晶質膜の全面を覆う第２導電型用電極層とを、第１導電型用電極層と第２導電型用電極層とが電気的に絶縁されるように形成する工程と、を含む、光電変換素子の製造方法である。
　ここで、本発明の光電変換素子の製造方法は、第３のマスク材を設置する工程の前に、半導体基板の表面全体に、凸部よりも小さい第２の凸部を形成する工程をさらに含むことが好ましい。
　本発明によれば、ヘテロ接合型バックコンタクトセルの特性のさらなる改善を達成することが可能な光電変換素子および光電変換素子の製造方法を提供することができる。
実施の形態１のヘテロ接合型バックコンタクトセルの模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部について図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部について図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部について図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部について図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部について図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部について図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部について図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部について図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部について図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部について図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部について図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部について図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部について図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部について図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部について図解する模式的な断面図である。 実施の形態２のヘテロ接合型バックコンタクトセルの模式的な断面図である。 実施の形態２のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部について図解する模式的な断面図である。 従来の特許文献１に開示されたヘテロ接合型バックコンタクトセルの模式的な断面図である。
　以下、本発明の実施の形態について説明する。なお、本発明の図面において、同一の参照符号は、同一部分または相当部分を表わすものとする。
　＜実施の形態１＞
　図１に、本発明の光電変換素子の一例である実施の形態１のヘテロ接合型バックコンタクトセルの模式的な断面図を示す。実施の形態１のヘテロ接合型バックコンタクトセルはｎ型単結晶シリコンからなる半導体基板１を有しており、半導体基板１の一方の表面である裏面の一部には、第１の溝４と、第２の溝５と、第１の溝４と第２の溝５との間の凸部６と、が設けられている。ここで、第１の溝４および第２の溝５は、図１の紙面の法線方向に伸長している。また、凸部６は、半導体基板１の裏面方向に突出しながら、第１の溝４および第２の溝５の伸長方向に沿って伸長している。
　半導体基板１の裏面において、第１の溝４、凸部６および第２の溝５が形成されている領域（以下、「溝形成領域」という。）１ｂ上には、ｉ型のアモルファスシリコンからなる第１のｉ型非晶質膜１４、ｎ型のアモルファスシリコンからなる第１導電型非晶質膜１５、第１の電極層１６および第２の電極層１７がこの順序で積層されている。
　また、第１導電型非晶質膜１５の裏面上に積層された第１の電極層１６と第２の電極層１７との積層体から第１導電型用電極層２０ｂが構成されており、第１導電型非晶質膜１５の裏面の全面が第１導電型用電極層２０ｂで覆われている。
　半導体基板１の裏面における溝形成領域１ｂ以外の領域（以下、「溝非形成領域」という。）１ａ上には、ｉ型のアモルファスシリコンからなる第２のｉ型非晶質膜１１、ｐ型のアモルファスシリコンからなる第２導電型非晶質膜１２、第１の電極層１６および第２の電極層１７がこの順序で積層されている。
　また、第２導電型非晶質膜１２の裏面上に積層された第１の電極層１６と第２の電極層１７との積層体から第２導電型用電極層２０ａが構成されており、第２導電型非晶質膜１２の裏面の全面が第２導電型用電極層２０ａで覆われている。第１導電型用電極層２０ｂと第２導電型用電極層２０ａとは、第１の溝４および第２の溝５によって、高さ方向に差異が設けられているため、電気的に絶縁されている。
　なお、本明細書において「ｉ型」とは、ｎ型またはｐ型の不純物を意図的にドーピングしていないことを意味しており、たとえば光電変換素子の作製後にｎ型またはｐ型の不純物が不可避的に拡散することなどによってｎ型またはｐ型の導電型を示すこともあり得る。
　また、本明細書において「アモルファスシリコン」には、水素化アモルファスシリコンなどのシリコン原子の未結合手（ダングリングボンド）が水素で終端されたものも含まれる。
　半導体基板１の受光面には微細なピラミッド状の凹凸からなるテクスチャ構造２が形成されており、半導体基板１の受光面のテクスチャ構造２上には、パッシベーション膜９と反射防止膜１０とがこの順序で形成されている。
　以下、図２～図１６の模式的断面図を参照して、実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例について説明する。まず、図２に示すように、ｎ型単結晶シリコンからなる半導体基板１の受光面の全面にテクスチャ構造２を形成する。
　半導体基板１としてはｎ型単結晶シリコンからなる基板に限定されず、たとえば従来から公知の半導体基板などを用いてもよい。
　半導体基板１の厚さは、特に限定されないが、たとえば１００μｍ以上３００μｍ以下とすることができ、好ましくは１００μｍ以上２００μｍ以下とすることができる。また、半導体基板１の比抵抗も、特に限定されないが、たとえば０．１Ω・ｃｍ以上１Ω・ｃｍ以下とすることができる。
　テクスチャ構造２の形成方法は特に限定されないが、たとえば従来から公知のテクスチャエッチングなどを好適に用いることができる。
　次に、図３に示すように、半導体基板１の裏面の一部上に第１のマスク材３を設置する。
　第１のマスク材３の材質および設置方法は、特に限定されないが、たとえば、第１のマスク材３がフォトレジストからなる場合には、半導体基板１の裏面の全面に第１のマスク材３を塗布した後に、フォトリソグラフィー技術およびエッチング技術による第１のマスク材３のパターンニングを行なうことによって、半導体基板１の裏面の一部上に第１のマスク材３を設置することができる。
　次に、図４に示すように、第１のマスク材３をマスクとして半導体基板１の裏面の一部を除去することによって、半導体基板１の裏面の一部に、第１の溝４と、第２の溝５と、第１の溝４と第２の溝５との間の凸部６とを形成する。
　ここで、第１のマスク材３をマスクとして用いて半導体基板１の裏面の一部を除去する方法としては、たとえばドライエッチングなどを用いることができる。ドライエッチングとしては、たとえば、エッチングガスとしてＣＦ4ガスを用いたＩＣＰ（Ion　Coupling　Plasma）ドライエッチング装置による反応性イオンエッチングの方式などを採用することができる。
　第１の溝４の深さｄ、第２の溝５の深さｄおよび凸部６の高さｄは、０．３μｍ以上５μｍ以下であることが好ましい。第１の溝４の深さｄ、第２の溝５の深さｄおよび凸部６の高さｄが、０．３μｍ以上である場合には、隣り合う電極間のリークならびに第１のｉ型非晶質膜１４および第１導電型非晶質膜１５の劣化による変換効率などの特性の低下を抑止することができる。第１の溝４の深さｄ、第２の溝５の深さｄおよび凸部６の高さｄが、５μｍ以下である場合には、半導体基板１が薄くなりすぎないため、変換効率などの特性の低下を効果的に抑止することができる。
　第１の溝４の幅Ｗ１は、５００μｍ以上であることが好ましい。第１の溝４の幅Ｗ１が５００μｍ以上である場合には、複数のヘテロ接合型バックコンタクトセルを電気的に接続するための配線シートの配線に第１導電型用電極層２０ｂを接続する際に、位置ズレが生じにくくなり、電気的なリークを起こしにくくなる。また、第１の溝４の幅Ｗ１は、１００００μｍ以下であることが好ましい。
　第２の溝５の幅Ｗ２は、５００μｍ以上であることが好ましい。第２の溝５の幅Ｗ２が５００μｍ以上には、複数のヘテロ接合型バックコンタクトセルを電気的に接続して電流を集めるための配線シートの配線に第１導電型用電極層２０ｂを接続する際に、位置ズレが生じにくくなるため、電気的なリークを起こしにくくなる。また、第２の溝５の幅Ｗ２は、１００００μｍ以下であることが好ましい。
　凸部６の幅Ｗ３は、２５０μｍ以上であることが好ましい。凸部６の幅Ｗ３が２５０μｍ以上である場合には、複数のヘテロ接合型バックコンタクトセルを電気的に接続して電流を集めるための配線シートの配線に第１導電型用電極層２０ｂを接続する際の接続不良の発生を抑えて、電流の取り出し効率の悪化を抑止することができる。また、凸部６の幅Ｗ３は、５００００μｍ以下であることが好ましい。
　次に、図５に示すように、半導体基板１の裏面から第１のマスク材３を除去する。第１のマスク材３を除去する方法は、特に限定されず、従来から公知の方法を用いることができる。
　次に、図６に示すように、第１の溝４と第２の溝５との間から凸部６が露出するように第２のマスク材７を設置する。
　第２のマスク材７の材質および設置方法は、特に限定されないが、たとえば、第２のマスク材７がフォトレジストからなる場合には、半導体基板１の裏面の全面に第２のマスク材７を塗布した後に、フォトリソグラフィー技術およびエッチング技術による第２のマスク材７のパターンニングを行なうことによって、第１の溝４と第２の溝５との間から凸部６が露出するように第２のマスク材７を設置することにより行なうことができる。
　次に、図７に示すように、第２のマスク材７をマスクとして凸部６の表面の一部を除去する。これにより、凸部６の表面は、凸部６の表面の一部の除去前よりも、なだらかな斜面を有することになる。このように、凸部６の表面が、凸部６の表面の一部の除去前よりもなだらかな斜面を有するように凸部６を形成した場合には、後述する工程で、半導体基板１の裏面の溝形成領域１ｂ上に、第１のｉ型非晶質膜１４および第１導電型非晶質膜１５を途切れることなく連続的に形成することができる傾向にある。
　なお、本工程においては、凸部６の表面の一部が除去されるが、凸部６の表面がなだらかな斜面を有するようにするためのものであるため、当該除去後の凸部６の幅および高さは、当該除去前の幅Ｗ３および高さｄとほぼ変わらない。
　ここで、第２のマスク材７をマスクとして用いて凸部６の表面の一部を除去する方法としては、たとえば従来から公知のドライエッチングおよび／またはウエットエッチングなどを用いることができる。
　次に、図８に示すように、半導体基板１の裏面から第２のマスク材７を除去する。第２のマスク材７を除去する方法は、特に限定されず、従来から公知の方法を用いることができる。
　次に、図９に示すように、半導体基板１の受光面のテクスチャ構造２上に、パッシベーション膜９と、反射防止膜１０とをこの順序で積層する。
　パッシベーション膜９および反射防止膜１０としては、それぞれ、たとえば、透明導電酸化物膜、窒化シリコン膜、酸化シリコン膜またはｉ型のアモルファスシリコン膜などを積層することができる。パッシベーション膜９と反射防止膜１０との積層体の厚さは、たとえば１００ｎｍ程度とすることができる。パッシベーション膜９と反射防止膜１０の積層方法は特に限定されず、たとえば従来から公知のプラズマＣＶＤ（Chemical　Vapor　Deposition）法またはスパッタリング法などを用いることができる。
　次に、図１０に示すように、半導体基板１の裏面の溝形成領域１ｂ上に、第３のマスク材８を設置する。
　第３のマスク材８の材質および設置方法は、特に限定されないが、たとえば、第３のマスク材８がフォトレジストからなる場合には、半導体基板１の裏面の全面に第３のマスク材８を塗布した後に、フォトリソグラフィー技術およびエッチング技術による第３のマスク材８のパターンニングを行なうことによって、半導体基板１の裏面の溝形成領域１ｂのみを覆うように第３のマスク材８を設置することにより行なうことができる。
　次に、図１１に示すように、半導体基板１の裏面の溝非形成領域１ａ上および第３のマスク材８の裏面上に、ｉ型のアモルファスシリコンからなる第２のｉ型非晶質膜１１およびｐ型のアモルファスシリコンからなる第２導電型非晶質膜１２を、この順序で、たとえばプラズマＣＶＤ法により積層する。
　第２のｉ型非晶質膜１１としてはｉ型のアモルファスシリコンからなる膜に限定されず、たとえば従来から公知のｉ型のアモルファス半導体膜などを用いてもよい。第２のｉ型非晶質膜１１の厚さは、特に限定されないが、たとえば５ｎｍ以上１０ｎｍ以下とすることができる。
　第２導電型非晶質膜１２としてはｐ型のアモルファスシリコンからなる膜に限定されず、たとえば従来から公知のｐ型のアモルファス半導体膜などを用いてもよい。第２導電型非晶質膜１２の厚さは、特に限定されないが、たとえば５ｎｍ以上１０ｎｍ以下とすることができる。
　また、第２導電型非晶質膜１２に含まれるｐ型不純物としては、たとえばボロンを用いることができ、第２導電型非晶質膜１２のｐ型不純物濃度は、たとえば５×１０19個／ｃｍ3程度とすることができる。
　次に、図１２に示すように、半導体基板１の裏面から第３のマスク材８を除去する。これにより、第３のマスク材８とともに、第３のマスク材８上の第２のｉ型非晶質膜１１および第２導電型非晶質膜１２も除去され、半導体基板１の裏面の溝形成領域１ｂが露出する。
　第３のマスク材８を除去する方法は、特に限定されず、従来から公知の方法を用いることができる。
　次に、図１３に示すように、上記の第３のマスク材８の除去の残部となる第２導電型非晶質膜１２の裏面上に第４のマスク材１３を設置する。
　第４のマスク材１３の材質および設置方法は、特に限定されないが、たとえば、第４のマスク材１３がフォトレジストからなる場合には、第２導電型非晶質膜１２の裏面および半導体基板１の裏面の溝形成領域１ｂの全面に第４のマスク材１３を塗布した後に、フォトリソグラフィー技術およびエッチング技術による第４のマスク材１３のパターンニングを行なうことによって、第２導電型非晶質膜１２の裏面上のみに第４のマスク材１３を設置することにより行なうことができる。
　次に、図１４に示すように、第４のマスク材１３の裏面上および半導体基板１の裏面の溝形成領域１ｂ上に、ｉ型のアモルファスシリコンからなる第１のｉ型非晶質膜１４およびｎ型のアモルファスシリコンからなる第１導電型非晶質膜１５を、この順序で、たとえばプラズマＣＶＤ法により積層する。
　第１のｉ型非晶質膜１４としてはｉ型のアモルファスシリコンからなる膜に限定されず、たとえば従来から公知のｉ型のアモルファス半導体膜などを用いてもよい。第１のｉ型非晶質膜１４の厚さは、特に限定されないが、たとえば５ｎｍ以上１０ｎｍ以下とすることができる。
　第１導電型非晶質膜１５としてはｎ型のアモルファスシリコンからなる膜に限定されず、たとえば従来から公知のｎ型のアモルファス半導体膜などを用いてもよい。第１導電型非晶質膜１５の厚さは、特に限定されないが、たとえば５ｎｍ以上１０ｎｍ以下とすることができる。
　また、第１導電型非晶質膜１５に含まれるｎ型不純物としては、たとえばリンを用いることができ、第１導電型非晶質膜１５のｎ型不純物濃度は、たとえば５×１０19個／ｃｍ3程度とすることができる。
　次に、図１５に示すように、第２導電型非晶質膜１２の裏面から第４のマスク材１３を除去する。これにより、第４のマスク材１３とともに、第４のマスク材１３上の第１のｉ型非晶質膜１４および第１導電型非晶質膜１５も除去され、第２導電型非晶質膜１２の裏面が露出する。
　第４のマスク材１３を除去する方法は、特に限定されず、従来から公知の方法を用いることができる。
　次に、図１６に示すように、第４のマスク材１３を除去した後の半導体基板１の裏面側の全面に第１の電極層１６を形成する工程を行なう。これにより、第１の電極層１６は、第２導電型非晶質膜１２の裏面の全面上および第１のｉ型非晶質膜１４の全面上に形成される。
　第１の電極層１６としては、導電性を有する材料を用いることができ、たとえばＩＴＯ（Indium　Tin　Oxide）などを用いることができる。
　第１の電極層１６は、たとえばスパッタリング法により形成することができ、第１の電極層１６の厚さは、たとえば８０ｎｍ以下とすることができる。
　次に、図１に示すように、第１の電極層１６の裏面の全面上に、第２の電極層１７を形成する工程を行なう。これにより、第２導電型非晶質膜１２の裏面の全面上には、第１の電極層１６と第２の電極層１７との積層体からなる第２導電型用電極層２０ａが形成されるとともに、第１導電型非晶質膜１５の裏面の全面上には、第１の電極層１６と第２の電極層１７との積層体からなる第１導電型用電極層２０ｂが形成される。図１に示すように、第１導電型用電極層２０ｂと第２導電型用電極層２０ａとは、第１の溝４および第２の溝５によって、高さ方向に差異が設けられているため、電気的に絶縁されることになる。
　第２の電極層１７としては、導電性を有し、かつ太陽光を反射することが可能な材料を用いることができ、たとえばアルミニウムなどを用いることができる。
　第２の電極層１７は、たとえばスパッタリング法により形成することができ、第２の電極層１７の厚さは、たとえば０．５μｍ以下とすることができる。
　その後、半導体基板１の端面に付着した第２導電型用電極層２０ａおよび第１導電型用電極層２０ｂの剥離のために、薄い塩酸などによる洗浄を行なうことが好ましい。
　以上により、第１導電型非晶質膜１５の裏面の全面が第１導電型用電極層２０ｂにより覆われるとともに、第２導電型非晶質膜１２の裏面の全面が第２導電型用電極層２０ａにより覆われており、第１導電型用電極層２０ｂと第２導電型用電極層２０ａとが電気的に絶縁された構成を有する実施の形態１のヘテロ接合型バックコンタクトセルが完成する。
　実施の形態１のヘテロ接合型バックコンタクトセルにおいては、半導体基板１の裏面の全面に電極層（第１導電型用電極層２０ｂおよび第２導電型用電極層２０ａ）が形成されていることから、半導体基板１の受光面から入射してきた光が、仮に半導体基板１の内部で吸収されなかった場合であっても、特許文献１の場合と比べて、半導体基板１の裏面の電極層で半導体基板１の内部側に反射することができるため、短絡電流密度を高くすることができる。
　また、実施の形態１のヘテロ接合型バックコンタクトセルにおいては、半導体基板１の裏面の全面がｉ型非晶質膜（第１のｉ型非晶質膜１４および第２のｉ型非晶質膜１１）に接触していることから、ｎ型シリコン基板１０１の裏面のｐ+領域１０６以外の領域のみにｉ型のアモルファスシリコン膜１１０が設けられた特許文献１の場合と比べて、半導体基板１の裏面でのキャリアの再結合を防止でき、開放電圧を高くすることができる。
　以上の理由により、実施の形態１のヘテロ接合型バックコンタクトセルにおいては、特許文献１の場合と比べて、短絡電流密度および開放電圧などの特性の改善を達成することができる。
　また、実施の形態１のヘテロ接合型バックコンタクトセルにおいては、凸部６の表面がなだらかな斜面を有するように凸部６が形成されていることにより、半導体基板１の裏面の溝形成領域１ｂ上の第１のｉ型非晶質膜１４および第１導電型非晶質膜１５を途切れることなく連続的に形成することができるため、ｐ電極２０ａの裏面と、凸部６を覆うｎ電極２０ｂの頂点との高さを同一にすることも可能となる。したがって、この場合には、実施の形態１のヘテロ接合型バックコンタクトセル同士を、絶縁性基材上に配線パターンを設けた配線シートによって電気的に接続する場合に、ｐ電極２０ａに接続される配線の高さと、ｎ電極２０ｂに接続される配線の高さとを変える必要がないことから、電極と配線との電気的な接続の安定性が向上するとともに、配線シート自体の生産性も向上させることができる。
　さらに、実施の形態１のヘテロ接合型バックコンタクトセルにおいては、特にマスクを用いることなく、第１の電極層１６および第２の電極層１７を順次積層して、互いに電気的に分離した第１導電型用電極層２０ｂおよび第２導電型用電極層２０ａを形成することができるため、ヘテロ接合型バックコンタクトセルの生産性が向上する。
　＜実施の形態２＞
　図１７に、本発明の光電変換素子の他の一例である実施の形態２のヘテロ接合型バックコンタクトセルの模式的な断面図を示す。実施の形態２のヘテロ接合型バックコンタクトセルは、半導体基板１の裏面全体に、凸部６よりも小さい第２の凸部１８がさらに設けられていることを特徴としている。なお、第２の凸部１８の幅および高さは、それぞれ、凸部６の幅および高さよりも小さければ特に限定されないが、たとえば１００ｎｍ以上１０μｍ以下とすることができる。また、第２の凸部１８の形状は、たとえば、個々の第２の凸部１８が三角形の面を有する四面体とすることができる。
　実施の形態２のヘテロ接合型バックコンタクトセルのように、半導体基板１の裏面全体に凸部６よりも小さい第２の凸部１８を設けることによって、半導体基板１の内部における光路長を増大させることができるため、半導体基板１の裏面から受光面側への光の反射量を低減することができ、光の反射損失を低減することができる。これにより、実施の形態２のヘテロ接合型バックコンタクトセルにおいては、半導体基板１の内部における光の吸収量を増大させることができることから、実施の形態１よりも高い変換効率を達成することが可能となる。
　以下、実施の形態２のヘテロ接合型バックコンタクトセルの製造方法の一例について説明する。まず、図２～図８に示す工程を経ることにより、半導体基板１の裏面に、第１の溝４、第２の溝５および凸部６を形成する。ここまでは、実施の形態１と同様である。
　次に、図１８の模式的断面図に示すように、半導体基板１の受光面のテクスチャ構造２１上に保護膜２１を形成した後に、半導体基板１の裏面のエッチングを行なう。これにより、半導体基板１の裏面全体に、凸部６よりも小さい第２の凸部１８を形成することができる。
　ここで、保護膜２１としては、半導体基板１の裏面のエッチング時に受光面を保護できるものであれば特に限定されないが、たとえば酸化シリコン膜または窒化シリコン膜などを用いることができる。
　また、半導体基板１の裏面のエッチング方法も特に限定されないが、アルカリ溶液を用いたテクスチャエッチングを用いることが好ましい。この場合には、半導体基板１の裏面全体に第２の凸部１８をより容易に形成することができる。
　その後は、実施の形態１と同様にして、実施の形態２のヘテロ接合型バックコンタクトセルを製造することができる。
　実施の形態２における上記以外の説明は、実施の形態１と同様であるため、ここではその説明については省略する。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　本発明は、光電変換素子および光電変換素子の製造方法に利用することができ、特にヘテロ接合型バックコンタクトセルおよびヘテロ接合型バックコンタクトセルの製造方法に好適に利用することができる。
　１　半導体基板、１ａ　溝非形成領域、１ｂ　溝形成領域、２　テクスチャ構造、３　第１のマスク材、４　第１の溝、５　第２の溝、６　凸部、７　第２のマスク材、８　第３のマスク材、９　パッシベーション膜、１０　反射防止膜、１１　第２のｉ型非晶質膜、１２　第２導電型非晶質膜、１３　第４のマスク材、１４　第１のｉ型非晶質膜、１５　第１導電型非晶質膜、１６　第１の電極層、１７　第２の電極層、１８　第２の凸部、２０ａ　第２導電型用電極層、２０ｂ　第１導電型用電極層、２１　保護膜、１０１　ｎ型シリコン基板、１０２　表面注入層、１０３，１０８　ＳｉＮx膜、１０４　エッチング構造、１０６　ｐ+領域、１１０　ｉ型のアモルファスシリコン膜、１１１　ｎ型のアモルファスシリコン膜、１１２　ベースコンタクト、１１３　エミッタコンタクト。

Claims (5)

  1. 　第１導電型の半導体基板を備え、
    　前記半導体基板の表面の一部には、第１の溝と、第２の溝と、前記第１の溝と前記第２の溝との間の凸部と、が設けられており、
    　前記第１の溝上、前記第２の溝上および前記凸部上には第１導電型非晶質膜が設けられており、
    　前記半導体基板の前記表面の前記第１の溝、前記第２の溝および前記凸部以外の領域には第２導電型非晶質膜が設けられており
    　前記第１導電型非晶質膜の全面を覆う第１導電型用電極層と、前記第２導電型非晶質膜の全面を覆う第２導電型用電極層とを有し、
    　前記第１導電型用電極層と前記第２導電型用電極層とが電気的に絶縁されている、光電変換素子。
  2. 　前記半導体基板の前記表面全体に、前記凸部よりも小さい第２の凸部がさらに設けられている、請求項１に記載の光電変換素子。
  3. 　前記半導体基板の前記表面と前記第１導電型非晶質膜との間、および前記半導体基板の前記表面と前記第２導電型非晶質膜との間にｉ型の非晶質膜が設けられている、請求項１または２に記載の光電変換素子。
  4. 　第１導電型の半導体基板の一方の表面の一部上に第１のマスク材を設置する工程と、
    　前記第１のマスク材をマスクとして前記半導体基板の一部を除去することによって前記半導体基板の前記表面に、第１の溝と、第２の溝と、前記第１の溝と前記第２の溝との間の凸部とを形成する工程と、
    　前記第１の溝と前記第２の溝との間から前記凸部が露出するように第２のマスク材を設置する工程と、
    　前記第２のマスク材をマスクとして前記凸部の表面の一部を除去する工程と、
    　前記半導体基板の前記表面の前記第１の溝、前記第２の溝および前記凸部以外の領域に第２導電型非晶質膜を形成する工程と、
    　前記第１の溝と前記第２の溝と前記凸部とを覆うように第３のマスク材を設置する工程と、
    　前記半導体基板の前記表面の前記第１の溝、前記第２の溝および前記凸部以外の領域および前記第３のマスク材を覆うように第２導電型非晶質膜を形成する工程と、
    　前記第３のマスク材と前記第３のマスク材上の第２導電型非晶質膜を除去する工程と、
    　前記第２導電型非晶質膜の残部上に第４のマスク材を設置する工程と、
    　前記第４のマスク材、前記第１の溝、前記第２の溝および前記凸部を覆うように第１導電型非晶質膜を形成する工程と、
    　前記第４のマスク材と前記第４のマスク材上の第１導電型非晶質膜を除去する工程と、
    　前記第４のマスク材を除去した後に、前記第１導電型非晶質膜の全面を覆う第１導電型用電極層と、前記第２導電型非晶質膜の全面を覆う第２導電型用電極層とを、前記第１導電型用電極層と前記第２導電型用電極層とが電気的に絶縁されるように形成する工程と、を含む、光電変換素子の製造方法。
  5. 　前記第３のマスク材を設置する工程の前に、前記半導体基板の前記表面全体に、前記凸部よりも小さい第２の凸部を形成する工程をさらに含む、請求項４に記載の光電変換素子の製造方法。
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