KR20150063925A - 실리콘 광증배관 소자 및 그 제조 방법 - Google Patents
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Abstract
실리콘 광증배관 소자의 제조 시, 기판 상에 복수의 트랜치를 형성하고, 상기 트랜치를 산화물로 갭필(gap fill)하며, 상기 기판 상에 산화물(oxide)을 적층하고, 갭필된 상기 트랜치 상에 상기 산화물의 일부가 잔류되도록, 상기 산화물의 상기 트랜치 상에 형성된 부분을 제외한 나머지를 제거하며, 상기 기판 및 잔류된 상기 산화물 상에 보호막을 형성하고, 및 상기 보호막의 일부를 제거하여, 상기 트랜치의 상단부 및 상기 트랜치 상에 잔류된 상기 산화물의 일부의 둘레를 따라 스페이서를 형성할 수 있다.
Description
본 발명은 실리콘 광증배관 소자(Silicon photomultiplier, SiPM) 및 그 제조 방법에 관한 것이다.
최근 광센서 분야에서 기존의 광증배관 소자(Photomultiplier, PMT)를 대체하기 위해 고안된 실리콘 광증배관 소자(SiPM)는 초소형으로 제작이 가능하고, 상온에서 매우 낮은 전압으로 동작되며(일반적으로 25~100V), 자기장에 영향을 받지 않는 특징을 가지고 있다. 또한, 실리콘 광증배관 소자는 100만배로 신호를 증폭시킬 수 있어, 단일 광자의 측정이 가능하고 암실에서도 밝은 영상을 얻을 수 있다.
도 1은 일반적인 실리콘 광증배관 소자 및 그에 포함된 어느 하나의 마이크로 픽셀을 나타낸 도면이고, 도 2는 도 1의 마이크로 픽셀에 있어서, 제 1 및 제 2 접합층 및 에피택시층 각각의 도핑농도에 대응하여, 동작전압 인가에 따른 활성영역의 전기장 분포를 나타낸 도면이다.
도 1에 도시된 것처럼, 실리콘 광증배관 소자(100)는 다수의 마이크로 픽셀(Micro-pixel, 11)을 포함하여 이루어진다. 각 마이크로 픽셀(11)의 크기는 10~100㎛로 1㎟의 면적당 마이크로 픽셀 100~1000개가 집적된다. 각 마이크로 픽셀(11)은 p+ 전도성 타입의 기판(14) 위에 5㎛ 이하의 두께로 형성된 p- 전도성 타입의 에피텍시층(Epitaxial Layer, 13)과, 에피텍시층(13) 내에 순차적으로 p 이온과 n+ 이온을 주입하여 형성된 PN 접합층(PN-Junction Layer, 12)을 포함한다.
마이크로 픽셀(11)의 간단한 동작 원리는 다음과 같다. PN 접합층(12)에서는 n형에서 p형 방향으로 매우 강한 전기장이 형성됨에 따라 얇은 공핍 영역(Depletion Region)이 형성된다. 이때, 마이크로 픽셀(11)로 입사되는 빛(광자)에 의해 생성된 전자-정공 짝(Electron-Hole Pair)이 형성되어 있는 전기장에 의해 가속된다. 이렇게 가속된 전자-정공 짝은 전자사태 방전(Avalanche Breakdown)을 야기시키고, 전자사태 방전에 의해 신호가 증폭된다. 각 마이크로 픽셀(11)은 도 2에 도시된 가이거 모드(Geiger Mode)에서 동작하며, 복수의 증폭된 신호가 하나의 출력으로 합쳐진다. 도 2는 일반적인 실리콘 광증배관 소자에서 에피텍시층 내 전기장의 분포를 나타내는 도면이다.
이와 관련하여, 한국등록특허 제10-1113364호(발명의 명칭: 실리콘 광전자 증배관 및 상기 실리콘 광전자 증배관을 위한 셀)는 종래 실리콘 광증배관 소자의 구조를 개시하면서 이방성 에칭에 의해 마이크로 픽셀 사이에 형성되는 오목부 형상의 분리 요소에 대한 기술을 설명하고 있다.
한편, 실리콘 광증배관 소자(100)는 각 마이크로 픽셀(11)을 광학적으로 서로 분리하기 위하여, 마이크로 픽셀(11) 사이에 배치되는 트랜치를 식각하고, 트랜치 내에 산화물(oxide)로 갭필(gap fill)하는 구조를 형성한다.
그런데, 종래에는 트랜치 구조 형성 및 갭필 공정 중 산화물을 제거하기 위해 전면 CMP(Chemical Mechanical Polishing)를 처리하는 과정에서 트랜치의 경계 부분이 특별한 보호막 없이 노출됨에 따라, 트랜치에 갭필한 산화물 및 트랜치의 모서리 일부에 디보트(divot)가 발생되었다. 이러한 디보트는, 패시베이션(passivation) 및 산화(oxidation) 단계에 이르기까지 수 차례 반복되는 습식 세정(wet cleaning) 공정에 의해, 마이크로 픽셀(11)과 트랜치의 경계 부분의 산화물이 습식 식각(wet Etching)되어 발생된다. 이처럼, 디보트가 형성된 부분에서는 전기장이 집중되는 현상으로 인해, 마이크로 픽셀의 PN 다이오드(diode)의 동작 전압이 되기 전에 브레이크다운(breakdown)이 발생되는 문제가 있었다.
본 발명은 전술한 문제점을 해결하기 위하여, 트랜치에서 발생하는 디보트를 방지할 수 있는 실리콘 광증배관 소자 및 그 제조 방법을 제공하고자 한다.
다만, 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 실리콘 광증배관 소자의 제조 방법은, 기판 상에 복수의 트랜치를 형성하는 단계; 상기 트랜치를 산화물로 갭필(gap fill)하며, 상기 기판 상에 산화물(oxide)을 적층하는 단계; 갭필된 상기 트랜치 상에 상기 산화물 층의 일부가 잔류되도록, 상기 산화물 층의 상기 트랜치 상에 형성된 부분을 제외한 나머지를 제거하는 단계; 상기 기판 및 잔류된 상기 산화물 층 상에 보호막을 형성하는 단계; 및 상기 보호막의 일부를 제거하여, 상기 트랜치의 상단부 및 상기 트랜치 상에 잔류된 상기 산화물층의 일부의 둘레를 따라 스페이서를 형성하는 단계를 포함할 수 있다.
전술한 본 발명의 과제 해결 수단 중 어느 하나에 의하면, 실리콘 광증배관 소자에서 트랜치의 상부 및 모서리 부분에 보호부를 형성시켜 디보트를 방지하여 실리콘 광증배관 소자의 성능 및 신뢰성을 향상시킬 수 있다. 즉, 트랜치 모서리(trench edge) 부분에 디보트가 없어 희생 산화막(sacrificed oxide)의 두께가 균일하게 형성됨에 따라 마이크로 픽셀의 PN 다이오드의 브레이크 다운 전압(breakdown voltage)에 변화를 주지 않으며, 트랜치 모서리 부분에 전기장 밀도(density)가 높지 않아 브레이크 다운(breakdown) 현상을 방지 할 수 있다.
도 1은 일반적인 실리콘 광증배관 소자 및 그에 포함된 어느 하나의 마이크로 픽셀을 나타낸 도면이다.
도 2는 도 1의 마이크로 픽셀에 있어서, 제 1 및 제 2 접합층 및 에피택시층 각각의 도핑농도에 대응하여, 동작전압 인가에 따른 활성영역의 전기장 분포를 나타낸 도면이다.
도 3은 본 발명이 적용되는 실리콘 광증배관 소자의 평면 및 단면을 도시한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 실리콘 광증배관 소자의 트랜치 생성 과정을 설명하기 위한 도면이다.
도 5는 본원 발명이 해결하고자 하는 문제점인 트랜치의 모서리 부분에 디보트가 발생되는 개념을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 실리콘 광증배관 소자에 디보트 방지용 보호부가 형성된 실리콘 광증배관 소자의 제조 과정을 나타낸 도면이다.
도 2는 도 1의 마이크로 픽셀에 있어서, 제 1 및 제 2 접합층 및 에피택시층 각각의 도핑농도에 대응하여, 동작전압 인가에 따른 활성영역의 전기장 분포를 나타낸 도면이다.
도 3은 본 발명이 적용되는 실리콘 광증배관 소자의 평면 및 단면을 도시한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 실리콘 광증배관 소자의 트랜치 생성 과정을 설명하기 위한 도면이다.
도 5는 본원 발명이 해결하고자 하는 문제점인 트랜치의 모서리 부분에 디보트가 발생되는 개념을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 실리콘 광증배관 소자에 디보트 방지용 보호부가 형성된 실리콘 광증배관 소자의 제조 과정을 나타낸 도면이다.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
먼저, 본 발명의 일 실시예에 따른 실리콘 광증배관 소자(200)(이하 '본 실리콘 광증배관 소자'라 함)를 설명한다.
도 3은 본 발명이 적용되는 실리콘 광증배관 소자의 평면 및 단면을 도시한 단면도이다.
도 3의 (a)에 도시된 바와 같이, 본 실리콘 광증배관 소자(200)는 기판(미도시) 및 기판 상에 형성되는 액티브(Active) 영역(210)을 포함한다.
기판(미도시)은 p 전도성 타입 또는 n 전도성 타입으로 도핑되고, 실리콘 기판일 수 있다. 또한, 기판의 도핑 농도는 1017~1020cm-3의 고농도일 수 있다. 또는, 기판의 도핑 농도는 자연적으로 발생하는 암전류(Dark Current)를 감소시키기 위해 1012~1016cm-3의 저농도일 수 있다.
또한, 도 3의 (a)를 참조하면, 액티브(Active) 영역(210)은 복수 개의 마이크로 픽셀(Micro-Pixel, MP)(100)을 포함한다.
또한, 도 3의 (a) 및 (b)를 참조하면, 액티브 영역(210)은 복수 개의 마이크로 픽셀(100)을 각각으로 구분하는 트랜치(101)를 포함할 수 있다. 예시적으로, 트랜치(101)는 복수 개의 마이크로 픽셀(100) 각각의 사이에 형성될 수 있는데, 이를테면, 트랜치(101)는 마이크로 픽셀(100)의 좌측, 우측, 전측, 및 후측 각각에 형성될 수 있다. 또한, 도 3의 (b)를 참조하면, 트랜치(101) 내에는 산화물(oxide)(102)이 갭필(gap fill)될 수 있다.
한편, 마이크로 픽셀(100)은 이하와 같은 구성을 포함할 수 있다.
도 3의 (b)를 참조하면, 마이크로 픽셀(100)은 에피텍시층(110), P형 반도체층(120), N형 반도체층(122), N 형 반도체 층(122) 상에 형성된 절연층(124) 및 절연층(124) 상에 형성된 광입사부 박막(126)을 포함할 수 있다.
또한, 마이크로 픽셀(100)은 P형 반도체층(120) 및 N형 반도체층(122)이 이루는 PN 접합층과 접촉되는 컨택(contact)(130)을 포함할 수 있다. 참고로, 컨택(130)은 P형 반도체층(120) 및 N형 반도체층(122) 중 하나 이상과 접촉될 수 있는데, 예시적으로, 도 3의 (b)에는 N 형 반도체층(122)과 접촉된 컨택(contact)(130)이 도시되었다.
에피텍시층(110)은 상술한 기판(미도시) 위에 형성되고, 기판과 동일한 전도성 타입으로 도핑된다. 즉, 기판(미도시)이 p 전도성 타입이면 에피텍시층(110)도 p 전도성 타입이다. 참고로, 기판은 실리콘 기판일 수 있다.
참고로, P형 반도체층(120) 및 N형 반도체층(122)에 의해 에피텍시층(110) 내에는 PN 접합층이 성장되고, PN 접합에 의해 공핍 영역이 형성될 수 있다. 이러한 공핍 영역에서 발생되는 전자사태 방전은 마이크로 픽셀로 입사되는 빛의 증폭과 매우 밀접한 관계를 가진다. 따라서, 마이크로 픽셀로 입사되는 빛이 증폭되기 위해, 입사광이 PN 접합층까지 효율적으로 전달됨이 바람직하다.
절연층(124)은 상술한 PN 접합층에서 발생하는 유효 광전류를 증가시키기 위해 PN 접합층 위에 형성된다. 특히, 절연층(124)은 종래 사용되던 실리콘 옥사이드 계열의 물질 대신에 실리콘 질화막으로 제작되어 각 마이크로 픽셀의 광 검출 효율(Photo Detection Efficiency)을 높일 수 있다.
이하에서는, 도 4 내지 도 6을 참조하여, 본 발명의 일 실시예에 따른 실리콘 광증배관 소자의 제조 과정(이하 '본 광증배관 소자의 제조 과정'이라 함)에 대해 설명한다.
도 4는 본 실리콘 광증배관 소자의 제조 과정을 설명하기 위한 도면이다.
도 4의 (a)를 참조하면, 본 광증배관 소자의 제조 과정은 기판(110) 상에 산화물(oxide) 층(103)을 형성하는 단계를 포함할 수 있다. 예시적으로, 증착에 의해 기판(110) 상에 산화물 층(103)이 형성될 수 있다. 기판(110)은 상술한 에피텍시층(110)이며, 기판(110)의 재질은 실리콘일 수 있다.
또한, 도 4의 (b)를 참조하면, 본 광증배관 소자의 제조 과정은 기판(110)의 트랜치(101)가 형성될 지점이 노출되도록, 산화물(103)을 패터닝하는 단계를 포함할 수 있다. 구체적으로, 도 4의 (b)에 도시된 바와 같이, 산화물 층(103) 상에 포토레지스터 마스크(Photo Resister Mask, PR Mask)를 배치하여 산화물 층(103)을 식각함으로써 패터닝할 수 있다.
또한, 도 4의 (c)를 참조하면, 본 광증배관 소자의 제조 과정은 복수의 트랜치(101)를 형성하는 단계를 포함할 수 있다. 예시적으로, 도 4의 (c)를 참조하면, 기판(110)을 식각함으로써 트랜치(101)를 형성할 수 있다. 이때, 트랜치(101)의 깊이는 5㎛ 이내일 수 있다. 또한, 이 단계에서, 상술한 패터닝된 산화물 층(103)이 마스크 역할을 할 수 있다.
또한, 본 광증배관 소자의 제조 과정은, 도 4의 (d)에 나타난 바와 같이, 트랜치(101) 내부를 산화물(102)로 갭필(gap fill)하며, 기판(110) 상에 산화물(102)을 적층하는 단계를 포함할 수 있다. 참고로, 산화물(102)은, 기판(110) 및 갭필된 트랜치(101) 상에 1㎛의 두께로 적층됨이 바람직하다.
한편, 종래의 광증배관 소자의 제조 과정에 따르면, 상술한 트랜치(101) 내부를 갭필하고, 기판(110) 상에 산화물(102)을 적층하는 단계 이후에, 도 4의 (e)에 도시된 바와 같이, 전면을 CMP(Chemical Mechanical Polishing) 처리하여 산화물(102) 막을 제거함으로써, 각각 산화물(102)이 갭필된 복수의 트랜치(101)가 형성된 기판(110)을 준비하였다.
이러한 종래의 광증배관 소자의 제조 과정에 따르면, 트랜치에 산화물을 갭필하는 단계에서, 산화물이 갭필된 트랜치의 모서리 부분에 디보트가 형성되는 문제가 발생했었다.
구체적으로, 도 5를 참조하여 설명한다. 도 5는 본 광증배관 소자의 제조 과정이 해결하고자 하는 문제점인 트랜치의 모서리 부분에 디보트가 발생되는 개념을 설명하기 위한 도면이다.
트랜치(101)가 형성된 기판(110)에 대해 패시베이션(passivation) 및 산화(oxidation) 단계에 이르기까지 수 차례의 습식 식각 처리를 수행하게 되면, 도 5의 (a)에 도시된 바와 같이 트랜치(101)의 모서리 부분에서 갭필되었던 산화물(102)의 일부가 식각될 수 있고, 이에 따라 디보트(105)가 형성될 수 있다.
도 5의 (b)에 도시된 바와 같이, 트랜치(101)의 모서리에 디보트(105)가 형성된 상태에서 PN 접합층(즉, P형 반도체층(120) 및 N형 반도체층(122))이 형성되면, PN 다이오드(diode)의 동작 전압이 이루어지기 전에 디보트(105) 영역에서 브레이크다운(breakdown)이 발생되는 문제가 있다.
이를 해결하기 위하여, 본 광증배관 소자의 제조 과정은 트랜치(101)의 모서리 부분에 보호부를 형성하여 디보트(105)를 방지한다.
구체적으로, 도 6을 참조하여 설명한다. 도 6은 본 광증배관 소자의 제조 과정에 있어서, 디보트 방지용 보호부의 형성 과정을 나타낸 도면이다.
참고로, 도 6에 도시한 (f) 내지 (i) 과정은, 상술한 도 4의 (a) 내지 (d) 제조 과정 이후에 처리된다.
본 광증배관 소자의 제조 과정에 의하면, 상술한 트랜치(101) 내부를 산화물로 캡필하며 기판(110) 상에 산화물(102)을 적층한 단계 이후에, 도 6의 (f)를 참조하면, 갭필된 트랜치(101) 상에 산화물(102)의 일부가 잔류되도록, 산화물(102)의 트랜치(101) 상에 형성된 부분을 제외한 나머지를 제거하는 단계를 포함할 수 있다. 구체적으로, 도 6의 (f)에 도시된 바와 같이, 포토레지스터(PR) 마스크(106)를 통해 트랜치(101) 영역을 제외한 액티브 영역(이를테면, 마이크로 픽셀(100)의 영역)에 대하여 형성되어 있는 산화물(102)을 제거할 수 있다. 참고로, PR 마스크 과정에서 산화물(102) 막을 1㎛ 이내로 건식 식각(dry etching)하여 산화물을 제거할 수 있다.
이 후, 본 광증배관 소자의 제조 과정은, 도 6의 (g)에 도시한 바와 같이, PR 마스크 재료를 제거하여 트랜치(101) 영역(즉, 트랜치의 상부)에 한하여 산화물(102)의 일부를 남길 수 있다.
또한, 본 광증배관 소자의 제조 과정은, 도 6의 (h)에 도시된 바와 같이, 기판(110) 및 잔류한 산화물(102) 상에 보호막(107)을 형성하는 단계를 포함한다. 보호막(107)은 증착에 의해 형성될 수 있다. 또한, 보호막(107)의 재질은 예시적으로, 질화 규소(Silicon nitride)(예를 들어, 'Si3N4')를 포함할 수 있다.
또한, 본 광증배관 소자의 제조 과정은, 도 6의 (i)에 도시된 바와 같이, 형성(증착)되었던 보호막(107)의 일부를 제거하여, 트랜치(101)의 상단부 및 트랜치(101) 상에 잔류된 산화물(102)의 둘레를 따라 스페이서(spacer)(107)를 형성하는 단계를 포함할 수 있다. 다시 말해, 보호막(107)에 있어서, 스페이서(107)의 형성 예정 부분을 제외한 나머지 부분을 제거하여 스페이서(107)를 형성할 수 있다. 이에 따라, 트랜치(101) 상에 형성된 산화물(102)의 모서리 영역에 스페이서(107)를 형성할 수 있다.
또한, 스페이서(107)를 형성하는 단계는, 트랜치(101)의 상단부 및 트랜치(101)에 갭필된 산화물의 손상이 방지되도록, 스페이서(107)의 하단(도 6의 (i)를 참조하면, 전반적으로 6시 방향을 향하는 부분)을 미리 설정된 외측 방향으로의 두께로 형성할 수 있다.
여기에서, 스페이서(107)의 하단의 외측 방향으로의 두께라 함은, 도 6의 (i)를 참조하면, 스페이서(107)는 트랜치(101)의 상단부 및 트랜치(101) 상에 잔류된 산화물의 둘레를 따라 형성되는바, 트랜치(101)의 상단부 및 트랜치(101) 상에 잔류된 산화물의 둘레와 접하는 내면 및 외면을 가지며 형성될 수 있다. 이러한 스페이서(107)의 하단에 있어서, 내면과 외면 사이의 거리가 스페이서(107)의 하단의 외측 방향으로의 두께를 의미할 수 있다.
또한, 스페이서(107)의 하단이 갖는 미리 설정된 외측 방향으로의 두께는, 예시적으로, 트랜치(101)의 상단부 및 트랜치(101)에 갭필된 산화물(102)의 손상을 방지하는 두께 범위 중 트랜치(101)의 상단부 및 트랜치(101)에 갭필된 산화물(102)을 보호하면서 스페이서(101)가 많은 공간을 차지하지 않게 하는 적정값을 의미할 수 있다.
예시적으로, 스페이서(107)가 그 하단이 매우 얇은 두께를 갖도록 형성되는 경우, 트랜치(101)의 상단부 및 트랜치(101)에 갭필된 산화물(102)이 손상(상술한 디보트 발생)될 수 있다. 또한, 반대로, 스페이서(107)가 그 하단이 매우 두꺼운 두께를 갖도록 형성되는 경우, 스페이서(107)가 많은 공간을 차지하게되는 문제가 발생할 수 있다. 따라서, 스페이서(107)는 트랜치(101)의 상단부 및 트랜치(101)에 갭필된 산화물(102)의 손상을 방지하는 두께 범위 중 트랜치(101)의 상단부 및 트랜치(101)에 갭필된 산화물(102)을 보호하면서 스페이서(101)가 많은 공간을 차지하지 않는 적정값으로 형성됨이 바람직하다.
또한, 예시적으로, 스페이서(107)를 형성하는 단계는, 보호막(107)을 식각 처리하여 스페이서(107)를 형성할 수 있다. 이때, 보호막(107)은 마스크 없이 식각 처리될 수 있다. 이러한 식각 처리에 의해, 트랜치(101)의 상부에 형성된 산화물(102) 모서리 영역에 보호막(107)의 일부가 잔여하여 스페이서(107)가 형성된다.
이러한 스페이서(107)에 의해, 반복되는 습식 식각 과정에서도 트랜치(101) 상부에 형성된 산화물(102) 및 스페이서(107)가 트랜치(101)의 경계면 및 모서리 부분을 보호하여 디보트가 형성되지 않는다.
또한, 스페이서(107)는 도 6의 (i)에 도시된 바와 같이, 라운드 형으로 형성될 수 있다. 이에 따라, 반복되는 습식 과정에서도, 스페이서(107)의 손상이 최소화될 수 있으며, 이를 통해, 스페이서(107)의 손상 이후 발생할 수 있는 트랜치(101)의 경계면 및 모서리 부분에 대한 손상이 방지될 수 있다.
또한, 스페이서(107)가 라운드 형으로 형성될 수 있도록, 스페이서(107)를 형성하는 단계는, 보호막(107)에 대하여 비등방성(anisotropic) 식각을 수행할 수 있다. 비등방성 식각이라 함은, 방향에 따라 식각 깊이가 다르게 진행되는 식각법으로서, 다양한 방법 및 장비에 의해 수행될 수 있다.
또한, 본 광증배관 소자의 제조 과정에 의하면, 도 6의 (i)에 도시된 바와 같이, 트랜치(101)의 상부에 산화물(102) 및 스페이서(107)가 형성된 상태에서 PN 접합층(즉, P형 반도체층(120) 및 N형 반도체층(122))을 형성할 수 있다.
참고로, 도시되지는 않았으나, PN 접합층을 형성한 후에, 기판(110) 상에 광 입사부 박막을 적층하는 단계가 수행될 수 있다. 또한, 광입사부 박막(126) 상에 PN 접합층과 접촉되는 컨택(130)을 형성하는 과정이 수행될 수 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
200: 실리콘 광증배관 소자
100: 마이크로 픽셀
110: 에피텍시층 120: P형 반도체층
122: N형 반도체층 124: 절연층
126: 광입사부 박막 130: 컨택
101: 트랜치 102: 갭필된 산화물
103: 산화물 104, 016: PR 재료
105: 디보트 107: 스페이서
110: 에피텍시층 120: P형 반도체층
122: N형 반도체층 124: 절연층
126: 광입사부 박막 130: 컨택
101: 트랜치 102: 갭필된 산화물
103: 산화물 104, 016: PR 재료
105: 디보트 107: 스페이서
Claims (8)
- 실리콘 광증배관 소자의 제조 방법에 있어서,
기판 상에 복수의 트랜치를 형성하는 단계;
상기 트랜치 내부를 산화물(oxide)로 갭필(gap fill)하며 상기 기판 상에 산화물(oxide)을 적층하는 단계;
갭필된 상기 트랜치 상에 상기 산화물의 일부가 잔류되도록, 상기 산화물의 상기 트랜치 상에 형성된 부분을 제외한 나머지를 제거하는 단계;
상기 기판 및 잔류된 상기 산화물 상에 보호막을 형성하는 단계; 및
상기 보호막의 일부를 제거하여, 상기 트랜치의 상단부 및 상기 트랜치 상에 잔류된 상기 산화물의 둘레를 따라 스페이서를 형성하는 단계를 포함하는 실리콘 광증배관 소자의 제조 방법. - 제 1 항에 있어서,
상기 스페이서를 형성하는 단계는,
상기 트랜치의 상단부 및 상기 트랜치에 갭필된 산화물의 손상이 방지되도록, 상기 스페이서의 하단을 미리 설정된 외측 방향으로의 두께로 형성하는 것인 실리콘 광증배관 소자의 제조 방법. - 제 1 항에 있어서,
상기 스페이서를 형성하는 단계에서,
상기 스페이서의 미리 설정된 외측 방향으로의 두께는, 상기 트랜치의 상단부 및 상기 트랜치에 갭필된 산화물의 상단부의 손상을 방지하는 두께인 것인 실리콘 광증배관 소자의 제조 방법. - 제 1 항에 있어서,
상기 스페이서를 형성하는 단계는,
상기 스페이서를 라운드형으로 형성하는 것인 실리콘 광증배관 소자의 제조 방법. - 제 1 항에 있어서,
상기 스페이서를 형성하는 단계에서,
제거되는 상기 보호막의 일부는, 상기 보호막에 있어서, 상기 스페이서의 형성 예정 부분을 제외한 나머지 부분인 것인 실리콘 광증배관 소자의 제조 방법. - 제 1 항에 있어서,
상기 보호막은 질화 규소(silicon nitride)인 실리콘 광증배관 소자의 제조 방법. - 제 1 항에 있어서,
상기 산화물의 상기 트랜치 상에 형성된 부분을 제외한 나머지를 제거하는 단계는, 포토레지스트 마스크를 통해 수행되는 것인 실리콘 광증배관 소자의 제조 방법. - 제 1 항에 있어서,
상기 스페이서를 형성하는 단계 이후에,
상기 각 마이크로 픽셀 영역에 PN 접합층을 형성하는 단계;
상기 기판의 상부면에 광 입사부 박막을 적층하는 단계;
상기 광 입사부 박막에 상기 마이크로 픽셀 영역의 PN 접합층과 접촉하기 위한 컨택을 형성하는 단계를 더 포함하는 실리콘 광증배관 소자의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130148804 | 2013-12-02 | ||
| KR20130148804 | 2013-12-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20150063925A true KR20150063925A (ko) | 2015-06-10 |
Family
ID=53505579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140167010A KR20150063925A (ko) | 2013-12-02 | 2014-11-27 | 실리콘 광증배관 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20150063925A (ko) |
-
2014
- 2014-11-27 KR KR1020140167010A patent/KR20150063925A/ko not_active Application Discontinuation
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