WO2011027745A1 - 光電変換装置および光電変換装置の製造方法 - Google Patents

光電変換装置および光電変換装置の製造方法 Download PDF

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貴光 山中
吾郎 仲谷
理 松島
憲一 宮崎
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Definitions

  • the present invention relates to a photoelectric conversion device using a chalcopyrite type compound semiconductor as a material for a light absorption layer and a method for manufacturing the photoelectric conversion device.
  • a chalcopyrite compound semiconductor such as CIGS (Cu (In, Ga) Se 2 ) has a high light absorption coefficient, and thus is suitable for a material of a light absorption layer of a photoelectric conversion device such as an image sensor or a solar cell.
  • a soda lime glass substrate, a lower electrode made of Mo film, a light absorption layer made of CIGS thin film formed on the lower electrode, and a buffer layer made of CdS film formed on the light absorption layer Proposed is a photoelectric conversion device including a (window layer), a translucent electrode layer made of a ZnO film formed on the buffer layer, and an extraction electrode connected to each of the lower electrode and the translucent electrode layer (For example, refer to Patent Document 1).
  • each pixel is an independent element, and a plurality of such elements are assembled. Therefore, it is preferable that there is little variation in sensitivity between pixels. Further, in order to increase the sensitivity of each pixel, it is desired to increase the ratio (pixel aperture ratio) of the pn junction area (light receiving area) to the pixel area.
  • An object of the present invention is to provide a photoelectric conversion device and a method for manufacturing the same, in which there is no variation in sensitivity between pixels due to the influence (damage) of etching of a light absorption layer, and the pixel aperture ratio is 100%.
  • a photoelectric conversion device of the present invention comprises an insulating layer, a plurality of lower electrodes arranged on the insulating layer at intervals, and a chalcopyrite type compound semiconductor.
  • the light absorption layer formed so that a lower electrode may be covered collectively, and the transparent conductive film formed so that the said light absorption layer may be covered are included.
  • a light absorption layer made of a chalcopyrite type compound semiconductor collectively covers a plurality of lower electrodes arranged on the insulating layer at intervals. That is, the light absorption layer made of a chalcopyrite compound semiconductor is not cut so as to individually cover each lower electrode.
  • the light absorption layer made of a chalcopyrite type compound semiconductor is not cut for each pixel including one lower electrode, but is provided in common for a plurality of pixels.
  • a transparent conductive film is formed on the light absorption layer so as to cover the light absorption layer.
  • the light absorption layer is not cut for each pixel, there is no influence by the dry etching damage of the light absorption layer on the sensitivity variation between the pixels. Further, since the light absorption layer is not cut for each pixel, a groove for cutting the light absorption layer is not formed, and an insulating separation film for insulating and separating the light absorption layer for each pixel is provided. Not. Therefore, the pixel aperture ratio (pn junction area / pixel area) is 100%. Thereby, a lot of carriers can be generated even with weak light, and a dramatic improvement in sensitivity can be achieved.
  • the transparent conductive film since no groove for separating the light absorption layer is formed, no shrinkage occurs when the transparent conductive film is formed. Therefore, deterioration of the transparent conductive film over time can be prevented, and reliability can be improved. Note that.
  • the transparent conductive film cannot be formed so as to completely fill the groove of the insulating separation film generated between the light absorption layers adjacent to each other. It is a gap that occurs. When such a close-up occurs, the close-up causes deterioration of the transparent conductive film over time even if the outermost surface of the photoelectric conversion device is covered with the surface protective film.
  • the chalcopyrite compound semiconductor that is the material of the light absorption layer may be CIGS (Cu (In, Ga) Se 2 ).
  • the thickness of the light absorption layer is preferably 1.0 ⁇ m or more and 1.4 ⁇ m or less. Since the light absorption coefficient of CIGS is 1 ⁇ m ⁇ 1 , if the thickness of the light absorption layer is 1.0 ⁇ m or more, light can be sufficiently absorbed by the light absorption layer and good photoelectric conversion can be achieved. Can do.
  • the electric field in the normal direction (vertical direction) with respect to the interface (pn junction surface) between the light absorption layer and the transparent conductive film can be increased.
  • the electric field in the vertical direction becomes strong, carriers generated by photoelectric conversion are favorably taken into the lower electrode provided in the generated portion. Therefore, it is possible to prevent the occurrence of so-called crosstalk, in which carriers are mixed into the lower electrode adjacent to the lower electrode of the portion where the carriers are generated.
  • the photoelectric conversion device having such a structure can be manufactured by a manufacturing method including the following steps A1 to A5.
  • A1. Step of forming insulating layer A2.
  • the step of forming a transparent conductive film so as to cover the light absorption layer The lower electrodes may be arranged in a matrix form with equal intervals between adjacent lower electrodes.
  • the interval between the lower electrodes adjacent to each other is preferably at least three times the film thickness of the light absorption layer.
  • the distance between the lower electrode arranged on the outermost periphery and the side surface of the light absorption layer is preferably 50 ⁇ m or more and 100 ⁇ m or less. Since the side surface of the light absorption layer is damaged by dry etching when processed into the light absorption layer, there is a possibility that dark current due to the damage is generated. By keeping a distance of 50 ⁇ m or more between the lower electrode disposed on the outermost periphery and the side surface of the light absorption layer, the dark current can be prevented from being taken into the lower electrode disposed on the outermost periphery. In addition, the lower electrode exhibits an anchor effect that prevents the light absorbing layer from peeling off from the insulating layer.
  • the anchor effect of the lower electrode can be secured, and the light absorption layer can be prevented from being peeled off from the insulating layer.
  • a high resistance buffer layer made of cadmium sulfide (CdS) may be formed at the interface between the light absorption layer and the transparent conductive film. Further, the wiring may be disposed at a position facing the lower electrode with the insulating layer interposed therebetween, and a via that electrically connects them may be formed through the insulating layer.
  • the lower electrode and the via are preferably made of the same material. The material may be tungsten. If the material of the lower electrode and the material of the via are the same, the lower electrode and the via can be formed in the same process.
  • the photoelectric conversion device having this structure can be manufactured by a manufacturing direction including the following steps A6 and A7 in addition to the steps A1 to A5.
  • A6 A step of forming a plurality of wirings before forming the insulating layer A7.
  • a step of forming a via hole penetrating the insulating layer in the thickness direction on each wiring In the step of laminating the electrode material layer, the via hole is filled with the material of the lower electrode.
  • vias connected to the lower electrodes are formed together with the lower electrodes.
  • FIG. 1 is a schematic plan view of an image sensor according to an embodiment of the first invention of the present invention.
  • FIG. 2 is a schematic cross-sectional view of the image sensor taken along a cutting line II-II shown in FIG. It is typical sectional drawing which shows the manufacturing process of the image sensor shown in FIG. It is typical sectional drawing which shows the next process of FIG. 3A. It is typical sectional drawing which shows the next process of FIG. 3B.
  • FIG. 3D is a schematic cross-sectional view showing the next step of FIG. 3C.
  • FIG. 3D is a schematic cross-sectional view showing a step subsequent to FIG. 3D. It is typical sectional drawing which shows the next process of FIG. 3E. It is typical sectional drawing which shows the next process of FIG. 3F.
  • FIG. 5A is a schematic cross-sectional view showing the next step of FIG. 5B.
  • FIG. 5C is a schematic sectional view showing a step subsequent to FIG. 5D.
  • FIG. 5E is typical sectional drawing which shows the process following FIG. 5F.
  • FIG. 5G It is typical sectional drawing which shows the next process of FIG. 5G. It is typical sectional drawing which shows the process following FIG. 5H. It is typical sectional drawing which shows the process following FIG. 5I. It is typical sectional drawing which shows the process following FIG. 5J.
  • FIG. 5K It is a figure (photograph) which shows the imaging result by the image sensor of Example 1.
  • FIG. It is a figure (photograph) which shows the imaging result by the image sensor of Example 2.
  • FIG. It is a figure (photograph) which shows the imaging result by the image sensor of Example 3.
  • FIG. It is a figure (photograph) which shows the imaging result by the image sensor of Example 4.
  • FIG. 14A is a schematic cross-sectional view of the image sensor taken along a cutting line II-II shown in FIG. It is typical sectional drawing which shows the manufacturing process of the image sensor shown in FIG. It is typical sectional drawing which shows the process following FIG. 14A.
  • FIG. 14B is a schematic cross-sectional view showing a step subsequent to FIG. 14B. It is typical sectional drawing which shows the process following FIG. 14C. It is typical sectional drawing which shows the process following FIG. 14D. It is typical sectional drawing which shows the process following FIG. 14E.
  • FIG. 14F is typical sectional drawing which shows the process following FIG. 14F. It is typical sectional drawing which shows the process of FIG. 14G. It is typical sectional drawing which shows the process of FIG. 14H.
  • FIG. 14D is a schematic cross sectional view showing the next process of FIG. 14I. It is typical sectional drawing which shows the process following FIG. 14J.
  • FIG. 14D is a schematic cross-sectional view showing a step subsequent to FIG. 14K. It is typical sectional drawing which shows the process following FIG. 14L. It is typical sectional drawing which shows the process following FIG. 14M. It is typical sectional drawing which shows the process following FIG. 14N.
  • FIG. 14D is a schematic cross sectional view showing the next process of FIG. 14O.
  • FIG. 14O is a schematic cross sectional view showing the next process of FIG. 14O.
  • FIG. 14D is a schematic cross-sectional view showing a step subsequent to FIG. 14P.
  • FIG. 14D is a schematic cross-sectional view showing a step subsequent to FIG. 14Q. It is a figure for demonstrating the resist pattern (mask) used in the manufacturing process of the image sensor shown in FIG. It is typical sectional drawing which shows the modification of the image sensor shown in FIG. It is a schematic plan view of the image sensor which concerns on one Embodiment of 3rd invention of this invention.
  • FIG. 18 is a schematic cross-sectional view of the image sensor taken along a cutting line II-II shown in FIG. It is typical sectional drawing which shows the manufacturing process of the image sensor shown in FIG.
  • FIG. 19B is a schematic cross-sectional view showing the next step of FIG. 19A.
  • FIG. 19B is a schematic cross-sectional view showing the next step of FIG. 19B.
  • FIG. 19D is a schematic cross-sectional view showing a step subsequent to FIG. 19C. It is typical sectional drawing which shows the process following FIG. 19D.
  • FIG. 20A is a schematic cross-sectional view showing a step subsequent to FIG. 19E.
  • FIG. 20 is a schematic cross-sectional view showing a step subsequent to FIG. 19F.
  • FIG. 19D is a schematic cross-sectional view showing a step subsequent to FIG. 19G.
  • FIG. 20 is a schematic cross-sectional view showing a step subsequent to FIG. 19H.
  • FIG. 20 is a schematic cross-sectional view showing a step subsequent to FIG. 19I.
  • FIG. 19I is a schematic cross-sectional view showing a step subsequent to FIG. 19I.
  • FIG. 19D is a schematic cross-sectional view showing a step subsequent to FIG. 19J.
  • FIG. 20A is a schematic cross-sectional view showing a step subsequent to FIG. 19K. It is typical sectional drawing which shows the process of FIG. 19L.
  • FIG. 20A is a schematic cross-sectional view showing a step subsequent to FIG. 19M. It is typical sectional drawing which shows the process following FIG. 19N.
  • FIG. 20 is a schematic cross-sectional view showing a step subsequent to FIG. 19O. It is a figure for demonstrating the resist pattern (mask) used at the manufacturing process of the image sensor shown in FIG. It is a schematic plan view of the image sensor which concerns on one Embodiment of 4th invention of this invention.
  • FIG. 20A is a schematic cross-sectional view showing a step subsequent to FIG. 19K. It is typical sectional drawing which shows the process of FIG. 19L.
  • FIG. 20A is a schematic cross-sectional view showing a step subsequent to FIG. 19
  • FIG. 22 is a schematic cross-sectional view of the image sensor taken along a cutting line II-II shown in FIG. 21.
  • FIG. 23 is a schematic cross-sectional view showing a manufacturing process for the image sensor shown in FIG. 22.
  • FIG. 23B is a schematic cross-sectional view showing a step subsequent to FIG. 23A.
  • FIG. 24 is a schematic cross-sectional view showing a step subsequent to FIG. 23B.
  • FIG. 23D is a schematic cross-sectional view showing a step subsequent to FIG. 23C.
  • FIG. 23D is a schematic cross-sectional view showing a step subsequent to FIG. 23D. It is typical sectional drawing which shows the process following FIG. 23E.
  • FIG. 24D is a schematic cross-sectional view showing a step subsequent to FIG. 23F.
  • FIG. 23D is a schematic cross-sectional view showing a step subsequent to FIG. 23G.
  • FIG. 24D is a schematic cross-sectional view showing a step subsequent to FIG. 23H.
  • FIG. 24D is a schematic cross-sectional view showing a step subsequent to FIG. 23I.
  • FIG. 24C is a schematic cross-sectional view showing a step subsequent to FIG. 23J.
  • FIG. 24D is a schematic cross-sectional view showing a step subsequent to FIG. 23K.
  • FIG. 23D is a schematic cross-sectional view showing a step subsequent to FIG. 23L.
  • FIG. 24D is a schematic cross-sectional view showing a step subsequent to FIG. 23M.
  • FIG. 26 is a schematic cross-sectional view of the image sensor taken along a cutting line II-II shown in FIG. 25.
  • FIG. 27 is a schematic cross-sectional view showing a manufacturing step for the image sensor shown in FIG. 26.
  • FIG. 27B is a schematic cross-sectional view showing the next step of FIG. 27A.
  • FIG. 28B is a schematic cross-sectional view showing a step subsequent to FIG. 27B. It is typical sectional drawing which shows the process of FIG. 27C.
  • FIG. 27C is typical sectional drawing which shows the process of FIG. 27C.
  • FIG. 28B is a schematic cross-sectional view showing a step subsequent to FIG. 27D. It is typical sectional drawing which shows the process following FIG. 27E. It is typical sectional drawing which shows the next process of FIG. 27F.
  • FIG. 27B is a schematic cross-sectional view showing a step subsequent to FIG. 27G.
  • FIG. 28B is a schematic cross-sectional view showing a step subsequent to FIG. 27H.
  • FIG. 28B is a schematic cross-sectional view showing a step subsequent to FIG. 27I.
  • FIG. 28B is a schematic cross-sectional view showing a step subsequent to FIG. 27J. It is typical sectional drawing which shows the process following FIG. 27K. It is typical sectional drawing which shows the process following FIG. 27L.
  • FIG. 27D It is typical sectional drawing which shows the process following FIG. 27E. It is typical sectional drawing which shows the next process of FIG. 27F.
  • FIG. 27B is a schematic cross-sectional view showing a step subsequent to FIG
  • FIG. 28B is a schematic cross-sectional view showing a step subsequent to FIG. 27M.
  • FIG. 28B is a schematic cross-sectional view showing a step subsequent to FIG. 27N. It is a figure for demonstrating the resist pattern (mask) used at the manufacturing process of the image sensor shown in FIG.
  • FIG. 27 is a schematic cross-sectional view showing a first modification of the image sensor in FIG. 26.
  • FIG. 27 is a schematic cross-sectional view showing a second modification of the image sensor in FIG. 26.
  • FIG. 27 is a schematic cross-sectional view showing a third modification of the image sensor in FIG. 26. It is a schematic plan view of the image sensor which concerns on 1st Embodiment of 6th invention of this invention.
  • FIG. 33 is a schematic cross-sectional view of the image sensor taken along a cutting line II-II shown in FIG. 32.
  • FIG. 34 is a schematic cross-sectional view showing a manufacturing process for the image sensor shown in FIG. 33.
  • FIG. 34B is a schematic cross-sectional view showing a step subsequent to FIG. 34A.
  • FIG. 34B is a schematic cross-sectional view showing a step subsequent to FIG. 34B.
  • FIG. 34C is a schematic cross-sectional view showing a step subsequent to FIG. 34C.
  • FIG. 34D is a schematic cross-sectional view showing a step subsequent to FIG. 34D.
  • FIG. 34E is a schematic cross-sectional view showing a step subsequent to FIG. 34E.
  • FIG. 34 is a schematic cross-sectional view showing a step subsequent to FIG. 34E.
  • FIG. 34D is a schematic cross-sectional view showing a step subsequent to FIG. 34F.
  • FIG. 34D is a schematic cross-sectional view showing a step subsequent to FIG. 34G.
  • FIG. 34D is a schematic cross-sectional view showing a step subsequent to FIG. 34H.
  • FIG. 35 is a schematic cross-sectional view showing a step subsequent to FIG. 34I.
  • FIG. 34D is a schematic cross-sectional view showing a step subsequent to FIG. 34J.
  • FIG. 35 is a schematic cross-sectional view showing a step subsequent to FIG. 34K.
  • FIG. 34D is a schematic cross-sectional view showing a step subsequent to FIG. 34L.
  • FIG. 34D is a schematic cross-sectional view showing a step subsequent to FIG. 34M.
  • FIG. 37 is a schematic cross-sectional view of the image sensor taken along a cutting line II-II shown in FIG. 36.
  • FIG. 38 is a schematic cross-sectional view showing a manufacturing step for the image sensor shown in FIG. 37.
  • FIG. 38B is a schematic sectional view showing a step subsequent to FIG. 38A.
  • FIG. 38B is a schematic cross-sectional view showing a step subsequent to FIG. 38B.
  • FIG. 38C is a schematic cross-sectional view showing a step subsequent to FIG. 38C.
  • FIG. 38D is a schematic sectional view showing a step subsequent to FIG. 38D.
  • FIG. 38B is a schematic cross-sectional view showing the next process of FIG. 38E.
  • FIG. 38B is a schematic cross-sectional view showing a step subsequent to FIG. 38F.
  • FIG. 38B is a schematic cross-sectional view showing a step subsequent to FIG. 38G.
  • FIG. 38B is a schematic cross-sectional view showing a step subsequent to FIG. 38H.
  • FIG. 38A is a schematic cross-sectional view showing a step subsequent to FIG. 38I.
  • FIG. 38D is a schematic cross sectional view showing the next process of FIG. 38J.
  • FIG. 38A is a schematic cross-sectional view showing a step subsequent to FIG. 38K.
  • FIG. 38A is a schematic cross-sectional view showing a step subsequent to FIG. 38K.
  • FIG. 38A is a schematic cross-sectional view showing a step subsequent to FIG. 38L.
  • FIG. 38A is a schematic cross-sectional view showing a step subsequent to FIG. 38M.
  • FIG. 38D is a schematic cross-sectional view showing a step subsequent to FIG. 38N.
  • FIG. 34 is a schematic plan view of a pad formation region in a first modification of the image sensor in FIG. 33.
  • FIG. 40B is a schematic cross-sectional view of the pad formation region taken along section line VIIIB-VIIIB shown in FIG. 39A.
  • FIG. 34 is a schematic plan view of a pad formation region in a second modification of the image sensor in FIG. 33.
  • FIG. 40B is a schematic cross-sectional view of the pad formation region along the cutting line IXB-IXB shown in FIG. 40A.
  • FIG. 34 is a schematic plan view of a pad formation region in a third modification of the image sensor in FIG. 33.
  • FIG. 41B is a schematic cross-sectional view of the pad formation region along the cutting line XB-XB shown in FIG. 41A.
  • FIG. 34 is a schematic plan view of a pad formation region in a fourth modification of the image sensor in FIG. 33.
  • FIG. 42B is a schematic cross-sectional view of the pad formation region along the cutting line XIB-XIB shown in FIG. 42A.
  • FIG. 44 is a schematic cross-sectional view illustrating a state in the middle of manufacturing the image sensor illustrated in FIG. 43.
  • FIG. 44B is a schematic sectional view showing a step subsequent to FIG. 44A.
  • FIG. 44B is a schematic cross-sectional view showing a step subsequent to FIG. 44B.
  • FIG. 44C is a schematic cross-sectional view showing a step subsequent to FIG. 44C.
  • FIG. 44D is a schematic cross-sectional view showing a step subsequent to FIG. 44D.
  • FIG. 44E is a schematic cross-sectional view showing a step subsequent to FIG. 44E.
  • FIG. 44 is a schematic cross-sectional view illustrating a state in the middle of manufacturing the image sensor illustrated in FIG. 43.
  • FIG. 44B is a schematic sectional view showing a step subsequent to FIG. 44A.
  • FIG. 44B is a schematic cross-sectional view showing a step subsequent to FIG. 44B.
  • FIG. 44C is a schematic cross-
  • FIG. 44F is a schematic cross-sectional view showing the next process of FIG. 44F.
  • FIG. 44B is a schematic cross-sectional view showing a step subsequent to FIG. 44G.
  • FIG. 44F is a schematic cross-sectional view showing a step subsequent to FIG. 44H.
  • FIG. 44E is a schematic cross-sectional view showing a step subsequent to FIG. 44I.
  • FIG. 44F is a schematic cross-sectional view showing a step subsequent to FIG. 44J.
  • FIG. 44F is a schematic cross-sectional view showing a step subsequent to FIG. 44K.
  • FIG. 44F is a schematic cross-sectional view showing a step subsequent to FIG. 44L.
  • FIG. 44D is a schematic cross-sectional view showing a step subsequent to FIG. 44M.
  • FIG. 44D is a schematic cross-sectional view showing a step subsequent to FIG. 44N.
  • FIG. 44F is a schematic cross-sectional view showing a step subsequent to FIG. 44O.
  • FIG. 44D is a schematic cross-sectional view showing a step subsequent to FIG. 44P.
  • FIG. 45 is a schematic cross-sectional view showing a step subsequent to FIG. 44Q. It is a schematic plan view of the image sensor which concerns on one Embodiment of 8th invention of this invention.
  • FIG. 46 is a schematic cross-sectional view of the image sensor taken along a cutting line II-II shown in FIG. 45.
  • FIG. 47 is a schematic cross-sectional view showing a manufacturing step for the image sensor shown in FIG. 46.
  • FIG. 47B is a schematic cross-sectional view showing the next step of FIG. 47A.
  • FIG. 48B is a schematic cross-sectional view showing a step subsequent to FIG. 47B.
  • FIG. 47B is a schematic sectional view showing a step subsequent to FIG. 47C.
  • FIG. 47D is a schematic cross-sectional view showing a step subsequent to FIG. 47D.
  • FIG. 48B is a schematic cross-sectional view showing a step subsequent to FIG. 47E.
  • FIG. 47F is a schematic cross-sectional view showing a step subsequent to FIG. 47F.
  • FIG. 47B is a schematic cross-sectional view showing a step subsequent to FIG. 47G.
  • FIG. 48B is a schematic cross-sectional view showing a step subsequent to FIG. 47H.
  • FIG. 47H is a schematic cross-sectional view showing a step subsequent to FIG. 47H.
  • FIG. 48D is a schematic cross-sectional view showing a step subsequent to FIG. 47I.
  • FIG. 47B is a schematic cross-sectional view showing a step subsequent to FIG. 47J.
  • FIG. 47B is a schematic cross-sectional view showing a step subsequent to FIG. 47K.
  • FIG. 47B is a schematic cross-sectional view showing a step subsequent to FIG. 47L.
  • FIG. 47B is a schematic cross-sectional view showing a step subsequent to FIG. 47M.
  • FIG. 47B is a schematic cross-sectional view showing a step subsequent to FIG. 47N.
  • FIG. 47B is a schematic sectional view showing a step subsequent to FIG. 47O.
  • FIG. 47D is a schematic cross-sectional view showing a step subsequent to FIG. 47P.
  • FIG. 47P is a schematic cross-sectional view showing a step subsequent to FIG. 47P.
  • FIG. 48D is a schematic cross-sectional view showing a step subsequent to FIG. 47Q.
  • FIG. 47B is a schematic cross-sectional view showing a step subsequent to FIG. 47R.
  • FIG. 47 is a diagram for describing a resist pattern (mask) used in the manufacturing process of the image sensor shown in FIG. 46. It is a schematic plan view of the image sensor which concerns on 1st Embodiment of 9th invention of this invention.
  • FIG. 50 is a schematic cross-sectional view of the image sensor taken along a cutting line II-II shown in FIG. 49. It is typical sectional drawing which shows the manufacturing process of the image sensor shown in FIG.
  • FIG. 51B is a schematic cross-sectional view showing a step subsequent to FIG. 51A.
  • FIG. 51B is a schematic cross-sectional view showing a step subsequent to FIG. 51B.
  • FIG. 51C is a schematic cross-sectional view showing a step subsequent to FIG. 51C.
  • FIG. 51D is a schematic cross-sectional view showing a step subsequent to FIG. 51D.
  • FIG. 52B is a schematic cross-sectional view showing a step subsequent to FIG. 51E.
  • FIG. 51F is a schematic cross-sectional view showing a step subsequent to FIG. 51F.
  • FIG. 51B is a schematic cross-sectional view showing a step subsequent to FIG. 51G.
  • FIG. 52 is a schematic cross-sectional view showing a step subsequent to FIG. 51H.
  • FIG. 52A is a schematic cross-sectional view showing a step subsequent to FIG. 51I.
  • FIG. 51I is a schematic cross-sectional view showing a step subsequent to FIG. 51I.
  • FIG. 52B is a schematic cross-sectional view showing a step subsequent to FIG. 51J.
  • FIG. 52A is a schematic cross-sectional view showing a step subsequent to FIG. 51K.
  • FIG. 51E is a schematic cross-sectional view showing a step subsequent to FIG. 51L.
  • FIG. 51D is a schematic cross-sectional view showing a step subsequent to FIG. 51M.
  • FIG. 51B is a schematic cross-sectional view showing a step subsequent to FIG. 51N.
  • FIG. 52 is a schematic cross-sectional view showing a step subsequent to FIG. 51O.
  • FIG. 51B is a schematic cross-sectional view showing a step subsequent to FIG. 51P.
  • FIG. 52 is a schematic cross-sectional view showing a step subsequent to FIG. 51Q.
  • FIG. 51B is a schematic cross-sectional view showing a step subsequent to FIG. 51R. It is a figure for demonstrating the resist pattern (mask) used at the manufacturing process of the image sensor shown in FIG. It is typical sectional drawing of the image sensor which concerns on 2nd Embodiment of 9th invention of this invention.
  • FIG. 54 is a schematic cross-sectional view showing a manufacturing step for the image sensor shown in FIG. 53.
  • FIG. 54B is a schematic cross-sectional view showing a step subsequent to FIG. 54A.
  • FIG. 54B is a schematic cross-sectional view showing a step subsequent to FIG. 54B.
  • FIG. 54C is a schematic cross-sectional view showing the next process of FIG. 54C.
  • FIG. 54 is a schematic cross-sectional view showing a manufacturing step for the image sensor shown in FIG. 53.
  • FIG. 54B is a schematic cross-sectional view showing a step subsequent to FIG. 54A.
  • FIG. 54B is a schematic cross-sectional
  • FIG. 55D is a schematic cross-sectional view showing a step subsequent to FIG. 54D.
  • FIG. 54E is a schematic cross-sectional view showing a step subsequent to FIG. 54E.
  • FIG. 54F is a schematic cross-sectional view showing a step subsequent to FIG. 54F.
  • FIG. 54F is a schematic cross-sectional view showing a step subsequent to FIG. 54G.
  • FIG. 54F is a schematic cross-sectional view showing the next process of FIG. 54H.
  • FIG. 55 is a schematic cross-sectional view showing a step subsequent to FIG. 54I.
  • FIG. 55 is a schematic cross-sectional view showing a step subsequent to FIG. 54J.
  • FIG. 55 is a schematic cross-sectional view showing a step subsequent to FIG. 54K.
  • FIG. 54I is a schematic cross-sectional view showing a step subsequent to FIG. 54I.
  • FIG. 55 is a schematic cross-sectional view showing a step subsequent to FIG. 54J.
  • FIG. 54F is a schematic cross-sectional view showing a step subsequent to FIG. 54L.
  • FIG. 54F is a schematic cross-sectional view showing a step subsequent to FIG. 54M.
  • FIG. 55F is a schematic cross-sectional view showing a step subsequent to FIG. 54N.
  • FIG. 55 is a schematic cross-sectional view showing a step subsequent to FIG. 54O.
  • FIG. 55 is a schematic cross-sectional view showing a step subsequent to FIG. 54P.
  • FIG. 55 is a schematic cross-sectional view showing a step subsequent to FIG. 54Q.
  • FIG. 54F is a schematic cross-sectional view showing a step subsequent to FIG. 54R.
  • FIG. 55 is a schematic cross-sectional view showing a step subsequent to FIG. 54S.
  • FIG. 56 is a schematic cross-sectional view of the image sensor taken along a cutting line II-II shown in FIG. 55.
  • FIG. 57 is a schematic cross-sectional view showing a manufacturing step for the image sensor shown in FIG. 56.
  • FIG. 57B is a schematic cross sectional view showing the next process of FIG. 57A.
  • FIG. 58B is a schematic cross sectional view showing the next process of FIG. 57B.
  • FIG. 57C is a schematic cross sectional view showing the next process of FIG. 57C.
  • FIG. 57D is a schematic cross-sectional view showing a step subsequent to FIG. 57D.
  • FIG. 57D is a schematic cross-sectional view showing a step subsequent to FIG. 57D.
  • FIG. 58B is a schematic cross sectional view showing the next process of FIG. 57E.
  • FIG. 57B is a schematic cross-sectional view showing the next process of FIG. 57F.
  • FIG. 57B is a schematic cross sectional view showing the next process of FIG. 57G.
  • FIG. 58B is a schematic cross sectional view showing the next process of FIG. 57H.
  • FIG. 58B is a schematic cross sectional view showing the next process of FIG. 57I.
  • FIG. 57B is a schematic cross-sectional view showing a step subsequent to FIG. 57J.
  • FIG. 57B is a schematic cross-sectional view showing a step subsequent to FIG. 57K.
  • FIG. 59 is a schematic cross-sectional view showing a manufacturing step of the image sensor shown in FIG. 58.
  • FIG. 59B is a schematic sectional view showing a step subsequent to FIG. 59A.
  • FIG. 59B is a schematic cross-sectional view showing a step subsequent to FIG. 59B.
  • FIG. 59B is a schematic cross-sectional view showing a step subsequent to FIG. 59C.
  • FIG. 59B is a schematic cross-sectional view showing a step subsequent to FIG. 59D.
  • FIG. 59B is a schematic sectional view showing a step subsequent to FIG. 59E.
  • FIG. 59 is a schematic cross-sectional view showing a manufacturing step of the image sensor shown in FIG. 58.
  • FIG. 59B is a schematic sectional view showing a step subsequent to FIG. 59A.
  • FIG. 59B is a schematic cross-sectional view showing a step subsequent to FIG. 59B.
  • FIG. 60 is a schematic cross-sectional view showing a step subsequent to FIG. 59F.
  • FIG. 59B is a schematic sectional view showing a step subsequent to FIG. 59G.
  • FIG. 60 is a schematic cross-sectional view showing a step subsequent to FIG. 59H.
  • FIG. 59 is a schematic cross-sectional view showing a step subsequent to FIG. 59I.
  • FIG. 60 is a schematic cross-sectional view showing a step subsequent to FIG. 59J.
  • FIG. 60 is a schematic cross-sectional view showing a step subsequent to FIG. 59K.
  • FIG. 1 is a schematic plan view of an image sensor according to an embodiment of the first invention of the present invention.
  • FIG. 2 is a schematic cross-sectional view of the image sensor taken along section line II-II shown in FIG. In FIG. 2, hatching is applied only to the portion made of the metal material, and hatching is not applied to other portions.
  • An image sensor 1A as an example of a photoelectric conversion device includes a semiconductor substrate (not shown) as its base.
  • a semiconductor element such as a MISFET (Metal Insulator Semiconductor Field Effect Transistor) is formed on the semiconductor substrate.
  • Interlayer insulating films 2A, 3A, 5A and a capacitor dielectric film 4A are stacked on the semiconductor substrate.
  • Interlayer insulating films 2A, 3A, 5A and capacitor dielectric film 4A are made of, for example, silicon oxide (SiO 2 ).
  • a sensor formation region and an annular pad formation region surrounding the sensor formation region are set on the semiconductor substrate.
  • a plurality of lower electrodes 6A are arranged in a matrix on the uppermost interlayer insulating film 2A.
  • the lower electrode 6A is made of tungsten (W).
  • the lower electrode 6A is formed in a square shape in plan view. For example, when the pixel pitch P PIX described later is 7.5 ⁇ m, the length of one side in the plan view of the lower electrode 6A is 2.0 ⁇ m or more and 3.3 ⁇ m or less.
  • the thickness of the lower electrode 6A is not less than 0.2 ⁇ m and not more than 0.4 ⁇ m.
  • an equal interval S BE ( ⁇ T LAL ⁇ 3) is set between the lower electrodes 6A adjacent to each other, which is set to be three times or more the thickness T LAL of the light absorption layer 7A described below.
  • a light absorption layer 7A having a square shape in plan view is formed so as to cover all the lower electrodes 6A in a lump.
  • the light absorption layer 7A is integrally formed on a rectangular region where the lower electrode 6A is formed on the interlayer insulating film 2A and a square annular region having a constant width E LAL around the region.
  • the light absorption layer 7A is made of CIGS and exhibits p-type conductivity.
  • the thickness T LAL of the light absorption layer 7A is 1.0 ⁇ m or more and 1.4 ⁇ m or less.
  • the constant width E LAL that is, the distance E LAL between the lower electrode 6A disposed on the outermost periphery and the side surface of the light absorption layer 7A is 50 ⁇ m or more and 100 ⁇ m or less.
  • each area of the rectangular shape in plan view having a constant area centered on each lower electrode 6A is used for reading one pixel.
  • the pixel pitch P PIX which is the width of this region is not less than 5 ⁇ m and not more than 10 ⁇ m.
  • the upper surface and side surfaces of the light absorption layer 7A are covered with the high-resistance buffer layer 8A.
  • the high resistance buffer layer 8A is made of cadmium sulfide (CdS).
  • the thickness of the high resistance buffer layer 8A is not less than 50 nm and not more than 60 nm.
  • a transparent conductive film 9A is formed so as to cover the upper surface and side surfaces of the high resistance buffer layer 8A.
  • the transparent conductive film 9A is made of zinc oxide (ZnO) having optical transparency, and is given conductivity by addition of an n-type impurity (for example, Al 2 O 3 (alumina)).
  • the peripheral edge of the transparent conductive film 9A is formed on the interlayer insulating film 2A.
  • An upper electrode (not shown) is formed on the interlayer insulating film 2A around the transparent conductive film 9A.
  • the upper electrode is made of aluminum (Al).
  • One end of the upper electrode is placed on the peripheral edge of the transparent conductive film 9A.
  • the upper electrode extends on the interlayer insulating film 2A, and the other end reaches the pad formation region.
  • a pad (not shown) is formed by selectively removing the interlayer insulating film 2A and partially exposing a wiring (not shown) on the interlayer insulating film 3A. The other end of the upper electrode is connected to the pad.
  • wirings 10A are formed at positions facing the respective lower electrodes 6A.
  • the via hole 11A is formed through the interlayer insulating film 2A in the facing direction (the thickness direction of the interlayer insulating film 2A).
  • a via 12A made of the same material as the lower electrode 6A is formed integrally with the lower electrode 6A without a gap.
  • each lower electrode 6A is electrically connected to the wiring 10A facing it via the via 12A.
  • the inner diameter of the via hole 11A is, for example, 0.4 ⁇ m.
  • a capacitor upper electrode 13A is formed at a position facing each wiring 10A.
  • the wiring 10A and the capacitor upper electrode 13A facing the wiring 10A are electrically connected by a via 14A penetrating the interlayer insulating film 3A.
  • the via 14A is made of tungsten.
  • a capacitor lower electrode 15A is formed between the capacitor dielectric film 4A and the underlying interlayer insulating film 5A so as to face all the capacitor upper electrodes 13A at once.
  • a capacitor element having an MIM (Metal-Insulator-Metal) structure in which the capacitor dielectric film 4A as a capacitor film is sandwiched between the capacitor upper electrode 13A and the capacitor lower electrode 15A is formed for each pixel. ing. For each pixel, the lower electrode 6A and the capacitor upper electrode 13A of the MIM capacitor are electrically connected.
  • FIGS. 3A to 3I are schematic cross-sectional views sequentially showing manufacturing steps of the image sensor shown in FIG.
  • FIG. 4 is a diagram for explaining a resist pattern used in the manufacturing process.
  • hatching is given only to a portion made of a metal material, and hatching is not given to other portions.
  • an interlayer insulating film 5A, a capacitor lower electrode 15A, a capacitor dielectric film 4A, a capacitor upper electrode 13A, and an interlayer insulating film are formed on a semiconductor substrate (not shown).
  • 3A, via 14A, wiring 10A and interlayer insulating film 2A are formed in this order.
  • via holes 11A penetrating the interlayer insulating film 2A are formed on each wiring 10A by photolithography and etching.
  • tungsten which is a material of the lower electrode 6A and the via 12A, is deposited in the via hole 11A and on the interlayer insulating film 2A by CVD, thereby forming a tungsten deposition layer 31A.
  • the thickness of the tungsten deposition layer 31A is 0.3 to 0.4 ⁇ m (3000 to 4000 mm) on the interlayer insulating film 2A.
  • a resist pattern 41A (see FIG. 4) that selectively covers only the portion that becomes the lower electrode 6A is formed on the tungsten deposition layer 31A by photolithography.
  • the portion exposed from the resist pattern 41A in the tungsten deposition layer 31A is removed by dry etching using the resist pattern 41A as a mask.
  • dry etching a mixed gas of sulfur hexafluoride (SF 6 ) and argon (Ar) is used.
  • SF 6 sulfur hexafluoride
  • Ar argon
  • a CIGS film 32A is formed on the interlayer insulating film 2A and the lower electrode 6A by the MBE method.
  • a resist pattern 42A (see FIG. 4) that selectively covers only the portion that becomes the light absorption layer 7A is formed on the CIGS film 32A by photolithography.
  • a light absorption layer 7A covering all the lower electrodes 6A at a time is obtained. Thereafter, the resist pattern 42A is removed.
  • a high-resistance buffer layer 8A is formed on the upper surface and side surfaces of the light absorption layer 7A by the CBD method.
  • a zinc oxide film 33A is formed on the upper and side surfaces of the high-resistance buffer layer 8A and the surrounding interlayer insulating film 2A by sputtering.
  • a resist pattern 43A is formed on the zinc oxide film 33A by photolithography.
  • FIGS. 5A to 5K are schematic cross-sectional views sequentially showing the manufacturing process of the image sensor.
  • FIG. 6 is a diagram for explaining a resist pattern used in the manufacturing process.
  • hatching is given only to a portion made of a metal material, and hatching is not given to other portions.
  • tungsten which is the material of the via 112A
  • tungsten deposition layer 117A is deposited in the via hole 116A and on the interlayer insulating film 102A by a CVD method to form a tungsten deposition layer 117A.
  • the tungsten deposition layer 117A is polished by a CMP (Chemical Mechanical Polishing) method. Polishing of the tungsten deposition layer 117A is continued until the upper surface of the interlayer insulating film 102A is exposed. Thereby, as shown in FIG. 5C, a via 112A embedded in the via hole 116A is obtained.
  • CMP Chemical Mechanical Polishing
  • a molybdenum film 118A is formed on the interlayer insulating film 102A by sputtering.
  • a resist pattern 121A (see FIG. 6) that selectively covers only the portion that becomes the lower electrode 106A is formed on the molybdenum film 118A by photolithography.
  • the portion exposed from the resist pattern 121A in the molybdenum film 118A is removed by dry etching using the resist pattern 121A as a mask, and the lower electrode 106A is formed as shown in FIG. 5E.
  • the resist pattern 121A is removed.
  • CIGS film 119A is formed on interlayer insulating film 102A and lower electrode 106A by MBE (Molecular Beam Epitaxy).
  • a resist pattern 122A (see FIG. 6) that selectively covers only the portion that becomes the light absorption layer 107A is formed on the CIGS film 119A by photolithography.
  • the portion exposed from the resist pattern 122A in the CIGS film 119A is removed by dry etching using the resist pattern 122A as a mask, and the CIGS film 119A is cut into the light absorption layer 107A as shown in FIG. 5G.
  • resist pattern 122A is removed.
  • the TEOS film 120A collectively covers the interlayer insulating film 102A and the light absorption layer 107A by a CVD (Chemical Vapor Deposition) method using TEOS. Formed as follows. Next, a resist pattern having an opening 123A (see FIG. 6) is formed on the TEOS film 120A by a photolithography at a portion facing each light absorption layer 107A. Then, the TEOS film 120A is partially removed by wet etching using the resist pattern as a mask. As shown in FIG. 5I, the TEOS film 120A exposes a portion other than the peripheral portion of the upper surface of each light absorption layer 107A. The insulating separation film 108A is formed. After the formation of the insulating separation film 108A, the resist pattern is removed.
  • CVD Chemical Vapor Deposition
  • the high resistance buffer layer 109A is formed on each light absorption layer 107A exposed from the insulating separation film 108A by a CBD (Chemical Bath Deposition) method.
  • a zinc oxide film is formed on the insulating separation film 108A and the high resistance buffer layer 109A by sputtering.
  • a resist pattern 124A (see FIG. 6) is formed on the zinc oxide film by photolithography. Then, by dry etching using the resist pattern 124A as a mask, the zinc oxide film is patterned into the transparent conductive film 110A, and the image sensor 101A shown in FIG. 5K is obtained.
  • the dry etching of the CIGS film 119A is a physical etching with almost no chemical reaction. Therefore, the light absorption layer 107A is affected by the dry etching, such as a rough side surface (surface formed by dry etching) of the light absorption layer 107A. As a result, the size of each light absorption layer 107A varies, and this may cause variations in sensitivity between pixels.
  • the ratio of the pn junction area (light receiving area) to the pixel area tends to be small.
  • R1 and R2 the reason why the ratio of the pn junction area to the pixel area is small.
  • R1 and R2 the reason why the ratio of the pn junction area to the pixel area is small.
  • R1 and R2 the reason why the ratio of the pn junction area to the pixel area is small.
  • the technique for selectively removing the TEOS film 120A from the process shown in FIG. 5H to the process shown in FIG. 5I is limited to wet etching. This is because the dry etching causes etching damage to the upper surface of the light absorption layer 107A, and the photoelectric conversion characteristics due to the pn junction between the light absorption layer 107A and the transparent conductive film 110A formed thereafter deteriorate.
  • the thickness of the TEOS film 120A (insulating separation film 108A) needs to be 0.5 ⁇ m or more in order to reliably cover the peripheral portion of the light absorption layer 107A. Therefore, the overlap amount OL (FIG.
  • the pixel pitch P PIX (see FIG. 5K), which is the width of a region used for reading one pixel, is 7.5 ⁇ m
  • the pn junction area (exposed from the insulating separation film 108A on the upper surface of the light absorption layer 107A). Area) is 3.5 ⁇ m
  • the transparent conductive film 110A cannot be formed so as to completely fill the groove of the insulating separation film 108A generated between the light absorption layers 107A adjacent to each other.
  • a shrinkage (gap) 131A Zinc oxide is known to deteriorate with time due to moisture in the air, and when the stroking 131A occurs, even if the outermost surface of the image sensor 101A is covered with a surface protective film, the stroking 131A is transparent. This causes deterioration of the conductive film 110A with time.
  • the thickness of the insulating separation film 108A may be increased so that the groove of the insulating separation film 108A does not occur between the light absorption layers 107A.
  • the overlap amount OL between the upper surface of the light absorption layer 107A and the insulating separation film 108A is further increased, and the pixel aperture ratio is further decreased.
  • the light absorption layer 7A made of CIGS collectively covers the plurality of lower electrodes 6A arranged on the interlayer insulating film 2A at intervals. Yes. That is, the light absorption layer 7A made of CIGS is not cut so as to individually cover each lower electrode 6A. In other words, the light absorption layer 7A made of CIGS is not cut for each pixel including one lower electrode 6A, and is provided in common to a plurality of pixels.
  • a transparent conductive film 9A is formed on the light absorption layer 7A so as to cover the light absorption layer 7A.
  • the light absorption layer 7A is not cut for each pixel, there is no influence on sensitivity variations between pixels due to dry etching for the cutting. Further, since the light absorption layer 7A is not cut for each pixel, a groove for cutting the light absorption layer 7A is not formed, and an insulating separation film for insulating and separating the light absorption layer 7A for each pixel Is not provided. Therefore, the pixel aperture ratio (pn junction area / pixel area) is 100%. Thereby, a lot of carriers can be generated even with weak light, and a dramatic improvement in sensitivity can be achieved.
  • the thickness of the light absorption layer 7A is 1.0 ⁇ m or more and 1.4 ⁇ m or less. Since the light absorption coefficient of CIGS is 1 ⁇ m ⁇ 1 , if the thickness of the light absorption layer 7A is 1.0 ⁇ m or more, the light absorption layer 7A can sufficiently absorb light and achieve good photoelectric conversion. can do. On the other hand, by reducing the thickness of the light absorption layer 7A to 1.4 ⁇ m or less, the electric field in the normal direction (longitudinal direction) with respect to the interface (pn junction surface) between the light absorption layer 7A and the transparent conductive film 9A is strengthened. Can do.
  • the lower electrodes 6A are arranged in a matrix at equal intervals. And the space
  • the distance between the lower electrode 6A disposed on the outermost periphery and the side surface of the light absorption layer 7A is 50 ⁇ m or more and 100 ⁇ m or less. Since the side surface of the light absorption layer 7A is damaged by dry etching, there is a possibility that dark current due to the damage is generated. By keeping the distance between the lower electrode 6A disposed on the outermost periphery and the side surface of the light absorption layer 7A by 50 ⁇ m or more, the dark current can be prevented from being taken into the lower electrode 6A disposed on the outermost periphery. Further, the lower electrode 6A exhibits an anchoring effect that prevents the light absorption layer 7A from peeling off from the interlayer insulating film 2A.
  • the anchor effect of the lower electrode 6A can be ensured, and the light absorption layer 7A is separated from the interlayer insulating film 2A. It can prevent peeling.
  • a wiring 10A is disposed at a position facing the lower electrode 6A across the interlayer insulating film 2A, and a via 12A that electrically connects them is formed through the interlayer insulating film 2A.
  • the lower electrode 6A and the via 12A are made of the same material. Since the material of the lower electrode 6A and the material of the via 12A are the same, the lower electrode 6A and the via 12A can be formed in the same process. Therefore, it is possible to omit the step of polishing the deposited layer of the material of the via 12A by the CMP method and the step of forming the film made of the material of the lower electrode 6A by the sputtering method, which are necessary for manufacturing the conventional photoelectric conversion device. it can. As a result, the time and cost required for production can be reduced. In addition, reliable connection between the lower electrode 6A and the via 12A can be achieved, and the reliability of electrical connection between the lower electrode 6A and the via 12A can be improved.
  • Example 1 In the image sensor having the structure shown in FIG. 2, a light absorption layer having a thickness of 1.1 ⁇ m was produced.
  • Example 2 In the image sensor having the structure shown in FIG. 2, a light absorption layer having a thickness of 1.2 ⁇ m was produced.
  • Example 3 In the image sensor having the structure shown in FIG. 2, a light absorption layer having a thickness of 1.3 ⁇ m was produced.
  • Example 4 In the image sensor having the structure shown in FIG. 2, a light absorption layer having a thickness of 1.4 ⁇ m was produced.
  • ⁇ Comparative Example 1> In the image sensor having the structure shown in FIG. 2, a light absorption layer having a thickness of 1.5 ⁇ m was produced. ⁇ Imaging evaluation> Using the image sensors of Examples 1 to 4 and Comparative Example 1, the same test pattern was imaged. FIGS. 7 to 10 show the imaging results of the image sensors of Examples 1 to 4, respectively. The imaging result by the image sensor of Comparative Example 1 is shown in FIG.
  • FIG. 12 is a schematic plan view of an image sensor according to an embodiment of the second invention of the present invention.
  • FIG. 13 is a schematic cross-sectional view of the image sensor taken along section line II-II shown in FIG. In FIG. 13, hatching is given only to a portion made of a metal material, and hatching is not given to other portions.
  • An image sensor 1B as an example of a photoelectric conversion device includes a semiconductor substrate (not shown) as a base.
  • a semiconductor element such as a MISFET (Metal Insulator Semiconductor Field Effect Transistor) is formed on the semiconductor substrate.
  • Interlayer insulating films 2B and 3B are stacked on the semiconductor substrate.
  • Interlayer insulating films 2B and 3B are made of, for example, silicon oxide (SiO 2 ).
  • a sensor formation region 60B and an annular pad formation region 61B surrounding the sensor formation region 60B are set on the semiconductor substrate.
  • a plurality of lower electrodes 4B are arranged in a matrix on the uppermost interlayer insulating film 2B.
  • the lower electrode 4B is made of tungsten (W).
  • the lower electrode 4B is formed in a square shape in plan view.
  • the length of one side in plan view of the lower electrode 4B is, for example, 2.0 ⁇ m or more and 3.3 ⁇ m or less when the pitch is 7.5 ⁇ m.
  • the thickness of the lower electrode 4B is not less than 0.2 ⁇ m and not more than 0.4 ⁇ m.
  • an equal interval S BE ( ⁇ T LAL ⁇ 3) set to be not less than three times the thickness T LAL of the light absorption layer 5B described below. Is open.
  • a light absorption layer 5B having a square shape in plan view is formed so as to cover all the lower electrodes 4B at once.
  • the light absorption layer 5B is integrally formed on a rectangular region where the lower electrode 4B is formed on the interlayer insulating film 2B and a square annular region having a constant width around the region.
  • the light absorption layer 5B is made of CIGS and exhibits p-type conductivity.
  • the thickness T LAL of the light absorption layer 5B is 1.0 ⁇ m or more and 1.4 ⁇ m or less.
  • each area of the rectangular shape in plan view having a certain area centered on each lower electrode 4B is used for reading one pixel.
  • the pixel pitch P PIX which is the width of this region is not less than 5 ⁇ m and not more than 10 ⁇ m.
  • the upper surface of the light absorption layer 5B is covered with the high-resistance buffer layer 6B except for the peripheral edge.
  • the high resistance buffer layer 6B is made of cadmium sulfide (CdS).
  • the thickness of the high resistance buffer layer 6B is, for example, 0.05 ⁇ m.
  • a transparent conductive film 7B is formed so as to cover the entire upper surface of the high resistance buffer layer 6B.
  • the transparent conductive film 7B is made of zinc oxide (ZnO) having optical transparency, and is given conductivity by adding an n-type impurity (for example, Al 2 O 3 (alumina)).
  • the thickness of the transparent conductive film 7B is, for example, 0.6 ⁇ m.
  • the side surface 71B of the transparent conductive film 7B is formed to have a curved cross-sectional shape that is inclined so as to approach the side surface 51B of the light absorption layer 5B as it approaches the lower end and is recessed downward (inner side).
  • the lower end of the side surface 71B is continuous with the periphery of the high resistance buffer layer 6B.
  • the upper end of the side surface 71B is located inside the horizontal direction distance E BU with respect to the side surface 51B of the light absorption layer 5B.
  • the horizontal distance E BU is not less than 5 ⁇ m and not more than 10 ⁇ m.
  • the relay electrode 8B is formed on the uppermost interlayer insulating film 2B.
  • the relay electrode 8B is made of the same material (tungsten) as the lower electrode 4B.
  • the relay electrode 8B is formed in a square shape in plan view.
  • the length of one side in plan view of the relay electrode 8B is not less than 60 ⁇ m and not more than 120 ⁇ m.
  • the thickness of the relay electrode 8B is not less than 0.2 ⁇ m and not more than 0.4 ⁇ m.
  • a protective film 9B is formed on the uppermost interlayer insulating film 2B so as to cover the peripheral edge of the relay electrode 8B.
  • the protective film 9B is made of silicon oxide (SiO 2 ).
  • the side surface 91B of the protective film 9B is formed in a curved cross-sectional shape so as to be recessed downward (inner side) as it approaches the lower end.
  • the thickness of the protective film 9B is not less than 4000 mm and not more than 6000 mm.
  • an interlayer insulating film 10B is formed so as to straddle them. ing.
  • the interlayer insulating film 10B is made of silicon nitride (SiN).
  • the thickness of the interlayer insulating film 10B is, for example, 0.4 ⁇ m.
  • a plurality of via holes 11B are formed through the interlayer insulating film 10B.
  • the via holes 11B are provided, for example, in two rows at intervals along the periphery of the transparent conductive film 7B.
  • a pad opening 14B that exposes a part of the relay electrode 8B as a pad 13B is formed in the interlayer insulating film 10B and the protective film 9B so as to penetrate therethrough.
  • the depth of the pad opening 14B is not less than 5000 mm and not more than 6000 mm.
  • the upper electrode 15B is formed so as to cover the entire periphery of the peripheral edge of the light absorption layer 5B and the transparent conductive film 7B.
  • the upper electrode 15B is made of aluminum (Al).
  • the upper electrode 15B is integrally formed with an extending portion 16B extending toward the pad forming region 61B. The end of the extended portion 16B enters the pad opening 14B and is connected to the pad 13B (relay electrode 8B) in the pad opening 14B.
  • a surface protective film 17B is formed on the outermost surface of the image sensor 1B.
  • the surface protective film 17B is made of, for example, silicon nitride.
  • an opening 18B is formed at a position facing the pad opening 14B to expose a portion of the extended portion 16B of the upper electrode 15B that has entered the pad opening 14B.
  • a first wiring 19B is formed between the interlayer insulating film 2B and the underlying interlayer insulating film 3B at a position facing the relay electrode 8B.
  • first via holes 20B are formed in the interlayer insulating film 2B so as to penetrate in the facing direction (thickness direction of the interlayer insulating film 2B). Yes.
  • the inner diameter of the first via hole 20B is, for example, 0.4 ⁇ m.
  • the first via 21B made of the same material as the relay electrode 8B is formed integrally with the relay electrode 8B without any gap.
  • a barrier film 22B is interposed between the relay electrode 8B and the first via 21B and the interlayer insulating film 2B.
  • the barrier film 22B is made of titanium nitride (TiN).
  • the relay electrode 8B is electrically connected to the first wiring 19B opposed thereto via the first via 21B and the barrier film 22B.
  • a second wiring 23B is formed between the uppermost interlayer insulating film 2B and the lower interlayer insulating film 3B at a position facing each lower electrode 4B.
  • the second via hole 24B is formed through the interlayer insulating film 2B in the facing direction (the thickness direction of the interlayer insulating film 2B).
  • a second via 25B made of the same material as that of the lower electrode 4B is formed integrally with the lower electrode 4B without a gap. Accordingly, each lower electrode 4B is electrically connected to the second wiring 23B facing the lower via 4B via the second via 25B.
  • the inner diameter of the second via hole 24B is, for example, 0.4 ⁇ m.
  • a barrier film 26B is interposed between the lower electrode 4B and the second via 25B and the interlayer insulating film 2B.
  • the barrier film 26B is made of titanium nitride (TiN).
  • the lower electrode 4B is electrically connected to the second wiring 23B opposed thereto via the second via 25B and the barrier film 26B.
  • 14A to 14R are schematic cross-sectional views sequentially showing manufacturing steps of the image sensor shown in FIG.
  • FIG. 15 is a diagram for explaining a resist pattern used in the manufacturing process. 14A to 14R, hatching is given only to a portion made of a metal material, and hatching is not given to other portions.
  • an interlayer insulating film 3B, a first wiring 19B, a second wiring 23B, and an interlayer insulating film 2B are formed in this order on a semiconductor substrate (not shown). Is done. Then, by photolithography and etching, the first via hole 20B penetrating the interlayer insulating film 2B and the second via hole 24B penetrating the interlayer insulating film 2B are simultaneously formed on the first wiring 19B and the second wiring 23B, respectively. Is done.
  • a barrier film 27B is formed on the interlayer insulating film 2B by sputtering.
  • the barrier film 27B is made of a material (for example, titanium nitride) having an etching selectivity with respect to the TEOS film 29B (described later).
  • the barrier film 27B is also formed in the first via hole 20B and the second via hole 24B.
  • tungsten which is a material of the lower electrode 4B, the relay electrode 8B, the first via 21B, and the second via 25B, is deposited by the CVD method in the first via hole 20B and the second via hole 24B and on the interlayer insulating film 2B.
  • a tungsten deposition layer 28B is formed.
  • the thickness of the tungsten deposition layer 28B is 0.2 to 0.4 ⁇ m (2000 to 4000 mm) on the interlayer insulating film 2B.
  • a resist pattern 41B (see FIG. 15, see FIG. 15) that selectively covers only the portion that becomes the lower electrode 4B and the portion that becomes the relay electrode 8B on the tungsten deposition layer 28B by photolithography. 15, the portion covering the relay electrode 8B is omitted).
  • the portion exposed from the resist pattern 41B in the tungsten deposition layer 28B is removed by dry etching using the resist pattern 41B as a mask.
  • a mixed gas of sulfur hexafluoride (SF 6 ) and argon (Ar) is used for dry etching.
  • the resist pattern 41B is removed.
  • a TEOS film 29B is formed on the interlayer insulating film 2B so as to collectively cover the lower electrode 4B and the relay electrode 8B by a CVD (Chemical Vapor Deposition) method using TEOS.
  • a resist pattern 45B is formed so as to selectively cover only the portion that becomes the protective film 9B.
  • the portion exposed from the resist pattern 45B in the TEOS film 29B is removed by wet etching using the resist pattern 45B as a mask. Hydrofluoric acid (HF) is used for the wet etching.
  • HF Hydrofluoric acid
  • the barrier film 27B serves as an etching stopper film, and contact between the etching solution (hydrofluoric acid) and the interlayer insulating film 2B is prevented.
  • the TEOS film 29B exposes the lower electrode 4B and becomes the protective film 9B that covers the relay electrode 8B, and a curved side surface 91B of the protective film 9B is obtained.
  • portions exposed from the lower electrode 4B and the relay electrode 8B in the barrier film 27B are removed by dry etching.
  • Chlorine (Cl 2 ) -based gas is used for dry etching.
  • the barrier film 27B prevents the contact between the lower electrode 4B and the second via 25B and the interlayer insulating film 2B, and the barrier film 26B, the relay electrode 8B and the first via 21B and the interlayer insulating film 2B. It becomes the barrier film 22B.
  • a CIGS film 32B is formed on the interlayer insulating film 2B and the lower electrode 4B by the MBE method.
  • a cadmium sulfide film 33B is formed on the CIGS film 32B by the CBD method.
  • a zinc oxide film 34B is formed on the cadmium sulfide film 33B by sputtering.
  • a resist pattern 42B (see FIG. 15) is formed on the zinc oxide film 34B by photolithography.
  • the resist pattern 42B is opposed to a portion to be the light absorption layer 5B in the CIGS film 32B.
  • the zinc oxide film 34B and the cadmium sulfide film 33B are selectively removed by wet etching with hydrofluoric acid (HF) using the resist pattern 42B as a mask.
  • HF hydrofluoric acid
  • the wet etching is continued for a predetermined time after the portion of the zinc oxide film 34B that does not face the resist pattern 42B is removed. Thereby, the zinc oxide film 34B is also removed from below the peripheral edge of the resist pattern 42B.
  • the zinc oxide film 34B and the cadmium sulfide film 33B become the transparent conductive film 7B and the high-resistance buffer layer 6B, respectively, and the curved side surface 71B of the transparent conductive film 7B is obtained.
  • the CIGS film 32B is selectively removed by dry etching using the resist pattern 42B as a mask, as shown in FIG. 14L.
  • the CIGS film 32B is left only in the portion facing the resist pattern 42B. Thereby, the CIGS film 32B becomes the light absorption layer 5B. Thereafter, resist pattern 42B is removed.
  • the interlayer insulating film 10B is formed.
  • a resist pattern 44B having openings 43B for selectively exposing portions where via holes 11B and pad openings 14B are to be formed is formed on the interlayer insulating film 10B by photolithography.
  • a via hole 11B penetrating through the interlayer insulating film 10B is formed as shown in FIG. 14N.
  • a pad opening 14B is formed that continuously penetrates the interlayer insulating film 10B and the protective film 9B.
  • an aluminum film 35B made of aluminum is formed on the interlayer insulating film 10B by sputtering.
  • the aluminum film 35B is also formed in the via hole 11B and the pad opening 14B.
  • the via hole 11B is filled with the aluminum film 35B.
  • a resist pattern 44B (see FIG. 15) is formed on the aluminum film 35B by photolithography so as to cover a portion to be the upper electrode 15B.
  • the aluminum film 35B is selectively removed by dry etching using the resist pattern 44B as a mask, and the aluminum film 35B is processed into the upper electrode 15B as shown in FIG. 14P.
  • the surface protective film 17B is formed by plasma CVD, and as shown in FIG. 14R, when the opening 18B is formed by photolithography and etching, the image sensor shown in FIG. 1B is obtained.
  • the light absorption layer 5B made of CIGS collectively covers the plurality of lower electrodes 4B disposed on the interlayer insulating film 2B at intervals. That is, since the light absorption layer 5B is not cut for each pixel, the sensitivity variation among the pixels is not affected by the damage caused by the dry etching as in the first embodiment.
  • the pixel aperture ratio (pn junction area / pixel area) can be set to 100% as in the first embodiment. Thereby, a lot of carriers can be generated even with weak light, and a dramatic improvement in sensitivity can be achieved. Further, since no groove for separating the light absorption layer 5B is formed, no shrinkage occurs when the transparent conductive film 7B is formed. Therefore, deterioration of the transparent conductive film 7B with time can be prevented, and reliability can be improved.
  • the TEOS film 29B is formed so as to cover the relay electrode 8B prior to the dry etching of the CIGS film 32B. Then, after processing the TEOS film 29B into the protective film 9B, the CIGS film 32B is dry-etched in a state where the relay electrode 8B is covered with the protective film 9B, thereby forming the light absorption layer 5B. Therefore, the relay electrode 8B is not exposed to the etching gas during the dry etching of the CIGS film 32B. As a result, the relay electrode 8B maintaining a good surface state can be left on the interlayer insulating film 2B. Therefore, the strength of wire bonding can be improved.
  • the protective film 9B covering the relay electrode 8B is thinner than that formed by the etching gas for dry etching of the CIGS film 32B.
  • the thickness is reduced by about 3000 mm. Therefore, the difference between the thickness of the interlayer insulating film 10B covering the transparent conductive film 7B and the total thickness of the protective film 9B and the interlayer insulating film 10B covering the relay electrode 8B is relatively small. Therefore, the etching time required for forming the pad opening 14B can be almost the same as the etching time required for forming the via hole 11B that does not need to etch the protective film 9B. As a result, when the via hole 11B and the pad opening 14B are formed, damage to the transparent conductive film 7B due to etching can be reduced. Therefore, a decrease in the reliability of the image sensor 1B can be suppressed.
  • the protective film 9B is thinner than that at the time of formation, the total thickness of the protective film 9B and the interlayer insulating film 10B is reduced, so that the depth of the pad opening 14B can be reduced. Therefore, it is possible to form the upper electrode 15B with good film properties at the stepped portions inside and outside the pad opening 14B. Further, since the materials of the lower electrode 4B, the relay electrode 8B, the first via 21B, and the second via 25B are all the same, the lower electrode 4B, the relay electrode 8B, the first via 21B, and the second via 25B are formed in the same process. Can be formed.
  • the surface of the lower electrode 4B may be damaged by the etching gas during the etching.
  • damage to the lower electrode 4B can be reduced. Therefore, the surface state of the lower electrode 4B can be maintained satisfactorily. As a result, it is possible to suppress a decrease in the reliability of the image sensor 1B.
  • the barrier film 27B formed in the step of FIG. 14B has an etching selectivity with respect to the TEOS film 29B, the barrier film 27B is used as an etching stopper film when the TEOS film 29B is wet-etched in the step of FIG. 14F. Can be used. Therefore, the process for forming the etching stopper film can be reduced. As a result, the time and cost required for production can be reduced.
  • the resist pattern 42B used for wet etching for processing the zinc oxide film 34B into the transparent conductive film 7B is dry for processing the CIGS film 32B into the light absorption layer 5B. It is also used for etching, and a mask (resist pattern) dedicated to the dry etching is not formed. Therefore, the manufacturing process of the image sensor 1B can be simplified.
  • the CIGS film 32B, the cadmium sulfide film 33B, and the zinc oxide film 34B are continuously formed. Thereby, it takes only a short time from the formation of the CIGS film 32B to the completion of the formation of the zinc oxide film 34B, and the quality of each of the CIGS film 32B, the cadmium sulfide film 33B and the zinc oxide film 34B can be improved. Furthermore, since the pad opening 14B and the via hole 11B are formed in the same step (step shown in FIG. 14N), the number of masks necessary for forming them can be reduced as compared with the case where they are formed in separate steps. It can be reduced, and the manufacturing process of the image sensor 1B can be simplified.
  • FIG. 16 a plurality (for example, three) of relay electrodes 8B are provided at intervals, and each relay electrode 8B is electrically connected to the first wiring 19B all at once. May be.
  • the upper electrode 15B can be inserted between the adjacent relay electrodes 8B. Therefore, not only the upper surface of the relay electrode 8B but also the side surface of the relay electrode 8B can be brought into contact with the upper electrode 15B. Since the contact area between the relay electrode 8B and the upper electrode 15B increases, the adhesion of the upper electrode 15B to the relay electrode 8B can be improved.
  • FIG. 17 is a schematic plan view of an image sensor according to an embodiment of the third invention of the present invention.
  • 18 is a schematic cross-sectional view of the image sensor taken along section line II-II shown in FIG. In FIG. 18, hatching is given only to a portion made of a metal material, and hatching is not given to other portions.
  • An image sensor 1C as an example of a photoelectric conversion device includes a semiconductor substrate 2C as its base.
  • a plurality of trenches 3C and 4C are formed in the surface layer portion of the semiconductor substrate 2C. These trenches 3C and 4C are formed by digging the semiconductor substrate 2C relatively shallowly from its surface. Silicon oxides 5C and 6C are buried in the trenches 3C and 4C.
  • the semiconductor substrate 2C has a substrate contact region 8C that is insulated and separated by trenches 3C and 4C with respect to an element formation region 7C in which a semiconductor element such as a MISFET (Metal Insulator, Semiconductor, Field, Effect, and Transistor) is formed.
  • MISFET Metal Insulator, Semiconductor, Field, Effect, and Transistor
  • Interlayer insulating films 9C to 12C are stacked on the semiconductor substrate 2C.
  • Interlayer insulating films 9C-12C are made of, for example, silicon oxide (SiO 2 ).
  • a sensor formation region 60C and an annular peripheral wiring region 61C surrounding the sensor formation region 60C are set.
  • a plurality of lower electrodes 13C are arranged in a matrix on the uppermost interlayer insulating film 9C.
  • the lower electrode 13C is made of tungsten (W).
  • the lower electrode 13C is formed in a square shape in plan view.
  • the length of one side of the lower electrode 13 ⁇ / b> C in plan view is 2.0 ⁇ m or more and 3.3 ⁇ m or less.
  • the thickness of the lower electrode 13C is not less than 0.2 ⁇ m and not more than 0.4 ⁇ m.
  • an equal interval S BE ( ⁇ T LAL ⁇ 3) set to be not less than three times the thickness T LAL of the light absorption layer 14C described below. Is open.
  • a light absorption layer 14C having a square shape in plan view is formed so as to cover all the lower electrodes 13C at once.
  • the light absorption layer 14C is integrally formed on a quadrangular region where the lower electrode 13C is formed on the interlayer insulating film 9C and a square annular region having a constant width around the region.
  • the light absorption layer 14C is made of CIGS and exhibits p-type conductivity.
  • the thickness T LAL of the light absorption layer 14C is not less than 1.0 ⁇ m and not more than 1.4 ⁇ m.
  • each region having a rectangular area in a plan view centered on each lower electrode 13 ⁇ / b> C is used for reading one pixel.
  • the pixel pitch P PIX which is the width of this region is not less than 5 ⁇ m and not more than 10 ⁇ m.
  • the upper surface of the light absorption layer 14C is covered with the high-resistance buffer layer 15C except for the peripheral portion.
  • the high resistance buffer layer 15C is made of cadmium sulfide (CdS).
  • the thickness of the high resistance buffer layer 15C is, for example, 0.05 ⁇ m.
  • a transparent conductive film 16C is formed on the high resistance buffer layer 15C so as to cover the entire upper surface of the high resistance buffer layer 15C.
  • the transparent conductive film 16C is made of zinc oxide (ZnO) having optical transparency, and is given conductivity by adding an n-type impurity (for example, Al 2 O 3 (alumina)).
  • the thickness of the transparent conductive film 16C is, for example, 0.6 ⁇ m.
  • the side surface 63C of the transparent conductive film 16C is formed in a curved cross-sectional shape that is inclined so as to approach the side surface 62C of the light absorption layer 14C as it approaches the lower end, and is recessed downward (inner side).
  • the lower end of the side surface 63C is continuous with the periphery of the high-resistance buffer layer 15C.
  • the upper end of the side surface 63C is located inside the horizontal direction distance E BU with respect to the side surface 62C of the light absorption layer 14C.
  • the horizontal distance E BU is not less than 5 ⁇ m and not more than 10 ⁇ m.
  • the first wiring 17C is formed on the uppermost interlayer insulating film 9C.
  • the first wiring 17C is made of the same material (tungsten) as the lower electrode 13C.
  • the first wiring 17C is formed in a predetermined pattern.
  • the thickness of the first wiring 17C is not less than 0.2 ⁇ m and not more than 0.4 ⁇ m.
  • a protective film 18C is formed on the uppermost interlayer insulating film 9C so as to cover the peripheral edge of the first wiring 17C.
  • the protective film 18C is made of silicon oxide (SiO 2 ).
  • the side surface 64C of the protective film 18C is formed in a curved cross-sectional shape so as to be recessed downward (inward) as it approaches the lower end.
  • the thickness of the protective film 18C is not less than 4000 mm and not more than 6000 mm.
  • An interlayer insulating film 19C is formed on the portion of the interlayer insulating film 9C exposed from the light absorbing layer 14C, on the peripheral edge of the light absorbing layer 14C, on the transparent conductive film 16C, and on the protective film 18C. Yes.
  • the interlayer insulating film 19C is made of silicon nitride (SiN).
  • the thickness of the interlayer insulating film 19C is, for example, 0.4 ⁇ m.
  • a plurality of via holes 20C are formed through the interlayer insulating film 19C.
  • the via holes 20C are provided, for example, in two rows at intervals along the periphery of the transparent conductive film 16C.
  • the upper electrode 21C is formed on the interlayer insulating film 19C so as to cover the entire periphery of the peripheral portions of the light absorption layer 14C and the transparent conductive film 16C.
  • the upper electrode 21C is made of aluminum (Al).
  • An extending portion 22C extending toward the peripheral wiring region 61C is integrally formed with the upper electrode 21C.
  • the end of the extended portion 22C is formed so as to cover the protective film 18C.
  • a surface protective film 23C is formed on the outermost surface of the image sensor 1C.
  • the surface protective film 23C is made of, for example, silicon nitride.
  • a capacitor upper electrode 24C is formed between the uppermost interlayer insulating film 9C and the lower interlayer insulating film 10C at a position facing each lower electrode 13C.
  • a via hole 25C is formed in the interlayer insulating film 9C so as to penetrate in the facing direction (the thickness direction of the interlayer insulating film 9C).
  • the inner diameter of the via hole 25C is, for example, 0.4 ⁇ m.
  • a via 26C made of the same material as that of the lower electrode 13C is formed integrally with the lower electrode 13C without a gap.
  • a barrier film 27C is interposed between the lower electrode 13C and via 26C and the interlayer insulating film 9C.
  • the barrier film 27C is made of titanium nitride (TiN).
  • Each lower electrode 13C is electrically connected to the capacitor upper electrode 24C opposed thereto via the via 26C and the barrier film 27C.
  • a capacitor lower electrode 28C is formed between the interlayer insulating film 10C and the underlying interlayer insulating film 11C so as to face all the capacitor upper electrodes 24C at once.
  • an MIM (Metal-Insulator-Metal) structure capacitor element in which an interlayer insulating film 10C as a capacitor film (capacitor dielectric film) is sandwiched between the capacitor upper electrode 24C and the capacitor lower electrode 28C. Capacitor) is formed.
  • MIM Metal-Insulator-Metal structure capacitor element
  • An extended portion 29C extending toward the peripheral wiring region 61C is integrally formed with the capacitor lower electrode 28C.
  • An end portion of the extending portion 29C is disposed at a position facing the first wiring 17C.
  • via holes 30C are provided in the opposing direction (thickness direction of the interlayer insulating films 9C and 10C) in the interlayer insulating films 9C and 10C. ) Through them continuously.
  • a second wiring 32C is formed between the interlayer insulating film 10C and the underlying interlayer insulating film 11C at a position facing the first wiring 17C. Between the first wiring 17C and the second wiring 32C opposite to the first wiring 17C, the second wiring 32C is formed at a distance from the extending portion 29C of the capacitor lower electrode 28C.
  • the first via holes 33C are formed in the interlayer insulating films 9C and 10C so as to penetrate them in the opposing direction (the thickness direction of the interlayer insulating films 9C and 10C).
  • a via 31C and a first via 34C made of the same material as the first wiring 17C are formed integrally with the first wiring 17C without a gap.
  • a barrier film 35C is interposed between the first wiring 17C, the via 31C, the first via 34C, and the interlayer insulating films 9C and 10C.
  • the barrier film 35C is made of titanium nitride (TiN).
  • the first wiring 17C is electrically connected to the extending portion 29C (capacitor lower electrode 28C) opposed thereto via the via 31C and the barrier film 35C, and via the first via 34C and the barrier film 35C. It is electrically connected to the second wiring 32C facing it.
  • a third wiring 36C is formed at a position facing the second wiring 32C.
  • the third wiring 36C is formed in a pattern facing the substrate contact region 8C of the semiconductor substrate 2C.
  • the second via hole 37C is formed in the interlayer insulating film 11C so as to penetrate in the facing direction (the thickness direction of the interlayer insulating film 11C). Yes.
  • a second via 38C is formed in the second via hole 37C. Thereby, the second wiring 32C is electrically connected to the third wiring 36C facing the second wiring 38C via the second via 38C.
  • the contact hole 39C penetrates in the facing direction (thickness direction of the interlayer insulating film 12C) in the interlayer insulating film 12C. Is formed.
  • a contact 40C is formed in the contact hole 39C.
  • the third wiring 36C is electrically connected to the substrate contact region 8C facing the third wiring 36C via the contact 40C. Therefore, the extending portion 29C (capacitor lower electrode 28C) is electrically connected to the substrate contact region 8C via the first to third wirings 17C, 32C, 36C, and the capacitor lower electrode 28C is connected to the semiconductor substrate 2C.
  • Potential substrate potential
  • FIGS. 19A to 19P are schematic cross-sectional views sequentially showing manufacturing steps of the image sensor shown in FIG.
  • FIG. 20 is a diagram for explaining a resist pattern used in the manufacturing process.
  • hatching is given only to a portion made of a metal material, and hatching is not given to other portions.
  • the interlayer insulating film 12C, the contact 40C, the third wiring 36C, and the like are formed on the semiconductor substrate 2C that is insulated and separated into the element formation region 7C and the substrate contact region 8C.
  • the interlayer insulating film 11C, the second via 38C, the capacitor lower electrode 28C and the second wiring 32C, the interlayer insulating film 10C, the capacitor upper electrode 24C and the interlayer insulating film 9C are formed in this order. Then, by photolithography and etching, the interlayer insulating films 9C and 10C are continuously passed through the capacitor upper electrodes 24C and the via holes 25C passing through the interlayer insulating film 9C and the extended portions 29C of the capacitor lower electrodes 28C. Each of the first via holes 33C penetrating through the interlayer insulating films 9C and 10C is simultaneously formed on the via hole 30C and the second wiring 32C.
  • a barrier film 46C is formed on the interlayer insulating film 9C by sputtering.
  • the barrier film 27C is made of a material (for example, titanium nitride) having an etching selectivity with respect to the TEOS film 48C (described later).
  • the barrier film 46C is also formed in the via hole 25C, the via hole 30C, and the first via hole 33C.
  • tungsten which is a material of the lower electrode 13C, the first wiring 17C, the via 26C, the via 31C, and the first via 34C, is formed by CVD in the via hole 25C, the via hole 30C, the first via hole 33C, and on the interlayer insulating film 9C.
  • the tungsten deposition layer 47C is deposited.
  • the thickness of the tungsten deposition layer 47C is 0.2 to 0.4 ⁇ m (2000 to 4000 mm) on the interlayer insulating film 9C.
  • a resist pattern 41C (see FIG. 20; see FIG. In FIG. 20, a portion covering the first wiring 17C is omitted).
  • the portion exposed from the resist pattern 41C in the tungsten deposition layer 47C is removed by dry etching using the resist pattern 41C as a mask.
  • a mixed gas of sulfur hexafluoride (SF 6 ) and argon (Ar) is used for dry etching.
  • the resist pattern 41C is removed.
  • a TEOS film 48C is formed on the interlayer insulating film 9C so as to collectively cover the lower electrode 13C and the first wiring 17C by a CVD (Chemical Vapor Deposition) method using TEOS.
  • a resist pattern 45C is formed so as to selectively cover only the portion that becomes the protective film 18C.
  • a portion of the TEOS film 48C exposed from the resist pattern 45C is removed by wet etching using the resist pattern 45C as a mask. Hydrofluoric acid (HF) is used for the wet etching.
  • HF Hydrofluoric acid
  • the barrier film 46C since the barrier film 46C is formed on the interlayer insulating film 9C, the barrier film 46C serves as an etching stopper film, and contact between the etching solution (hydrofluoric acid) and the interlayer insulating film 9C is prevented.
  • the TEOS film 48C exposes the lower electrode 13C and becomes the protective film 18C that covers the first wiring 17C, and a curved side surface 64C of the protective film 18C is obtained.
  • portions exposed from the lower electrode 13C and the first wiring 17C in the barrier film 46C are removed by dry etching.
  • Chlorine (Cl 2 ) -based gas is used for dry etching.
  • the barrier film 46C has contact between the lower electrode 13C and the via 26C and the interlayer insulating film 9C, and between the first wiring 17C, the via 31C, the first via 34C, and the interlayer insulating film 9C.
  • the barrier film 35C is prevented.
  • a CIGS film 49C is formed on the interlayer insulating film 9C, the lower electrode 13C, and the protective film 18C by the MBE method.
  • a cadmium sulfide film 50C is formed on the CIGS film 49C by the CBD method.
  • a zinc oxide film 51C is formed on the cadmium sulfide film 50C by sputtering.
  • a resist pattern 42C (see FIG. 20) is formed on the zinc oxide film 51C by photolithography.
  • the resist pattern 42C is opposed to a portion to be the light absorption layer 14C in the CIGS film 49C.
  • the resist pattern 42C as a mask, the zinc oxide film 51C and the cadmium sulfide film 50C are selectively removed by wet etching with hydrofluoric acid (HF).
  • HF hydrofluoric acid
  • the wet etching is continued for a predetermined time after the portion of the zinc oxide film 51C that does not face the resist pattern 42C is removed. Thereby, the zinc oxide film 51C is also removed from below the peripheral edge of the resist pattern 42C.
  • the zinc oxide film 51C and the cadmium sulfide film 50C become the transparent conductive film 16C and the high-resistance buffer layer 15C, respectively, and a curved side surface 63C of the transparent conductive film 16C is obtained.
  • the CIGS film 49C is selectively removed by dry etching using the resist pattern 42C as a mask while leaving the resist pattern 42C, as shown in FIG. 19L.
  • the CIGS film 49C is left only in the portion facing the resist pattern 42C. Thereby, the CIGS film 49C becomes the light absorption layer 14C. Thereafter, the resist pattern 42C is removed.
  • the portion of the interlayer insulating film 9C exposed from the light absorption layer 14C, the peripheral portion of the light absorption layer 14C, the transparent conductive film 16C, and the protective film 18C are covered by plasma CVD.
  • the interlayer insulating film 19C is formed.
  • a resist pattern having openings 43C (see FIG. 20) for selectively exposing portions where via holes 20C are to be formed is formed on the interlayer insulating film 19C by photolithography.
  • a via hole 20C penetrating through the interlayer insulating film 19C is formed as shown in FIG. 19N.
  • an aluminum film 52C made of aluminum is formed on the interlayer insulating film 19C by sputtering.
  • the aluminum film 52C is also formed in the via hole 20C.
  • the via hole 20C is filled with the aluminum film 52C.
  • a resist pattern 44C (see FIG. 20) is formed on the aluminum film 52C by photolithography so as to cover a portion to be the upper electrode 21C.
  • the aluminum film 52C is selectively removed by dry etching using the resist pattern as a mask, and the aluminum film 52C is processed into the upper electrode 21C as shown in FIG. 19P.
  • the surface protective film 23C is formed by plasma CVD, an image sensor 1C shown in FIG. 18 is obtained.
  • the light absorption layer 14 ⁇ / b> C made of CIGS collectively covers the plurality of lower electrodes 13 ⁇ / b> C arranged on the interlayer insulating film 9 ⁇ / b> C at intervals. That is, since the light absorption layer 14C is not cut for each pixel, the sensitivity variation among the pixels is not affected by the damage caused by the dry etching as in the first embodiment.
  • the pixel aperture ratio (pn junction area / pixel area) can be set to 100% as in the first embodiment. Thereby, a lot of carriers can be generated even with weak light, and a dramatic improvement in sensitivity can be achieved. Further, since no groove for separating the light absorbing layer 14C is formed, no shrinkage occurs when the transparent conductive film 16C is formed. Therefore, deterioration of the transparent conductive film 16C with time can be prevented, and reliability can be improved.
  • the TEOS film 48C is formed so as to cover the first wiring 17C prior to the dry etching of the CIGS film 49C. Then, after processing the TEOS film 48C into the protective film 18C, the CIGS film 49C is dry-etched in a state where the first wiring 17C is covered with the protective film 18C, thereby forming the light absorption layer 14C. Therefore, the first wiring 17C is not exposed to the etching gas during the dry etching of the CIGS film 49C. As a result, the first wiring 17C maintaining a good surface state can be left on the interlayer insulating film 9C. Therefore, the first wiring 17C can be used for any application.
  • the first wiring 17C is set to the substrate potential by connecting the first wiring 17C to the substrate contact region 8C (substrate potential) using the first and second vias 34C and 38C and the contact 40C.
  • a capacitor lower electrode 28C (extended portion 29C) is routed to the first wiring 17C using a via 31C. Thereby, the capacitor lower electrode 28C is electrically connected to the substrate contact region 8C, so that the potential of the capacitor lower electrode 28C can be held at the substrate potential.
  • the interlayer insulating films 9C and 10 are dry-etched in the step of FIG. 19A, if the capacitor lower electrode 28C is connected to the substrate potential, the capacitor upper electrode 24C and the capacitor lower electrode 28C are generated by the high-frequency plasma of the etching gas. And the potential difference increases. As a result, the interlayer insulating film 10C serving as the capacitor film of the MIM capacitor is charged by the high-frequency plasma with reference to the substrate potential, and the reliability of the MIM capacitor is ensured even if the interlayer insulating film 10C causes dielectric breakdown or does not cause dielectric breakdown. This causes a problem of causing a decline in sex.
  • the capacitor lower electrode 28C and the second wiring 32C electrically connected to the substrate potential include the first wiring 17C, the via 31C, and the second wiring 32C in the steps of FIGS. 19C and 19D.
  • the via hole 25C and the via hole 30C are formed simultaneously, even if the capacitor upper electrode 24C and the capacitor lower electrode 28C are exposed to the high-frequency plasma of the etching gas, these electrodes are held at the same potential.
  • the capacitor lower electrode 28C is formed so as to face all the capacitor upper electrodes 24C at once. Therefore, the process of forming the capacitor lower electrode 28C can be simplified as compared with the case where a plurality of capacitor lower electrodes are formed corresponding to each capacitor upper electrode 24C. Furthermore, since the materials of the lower electrode 13C, the via 26C, the first wiring 17C, the via 31C, and the first via 34C are all the same, they can be formed in the same process. Therefore, compared with the case where these are formed in separate processes, the number of manufacturing processes of the image sensor 1C can be reduced, and the number of masks necessary for forming them can be reduced. As a result, an increase in time and cost required for manufacturing can be suppressed.
  • the resist pattern 42C used for wet etching for processing the zinc oxide film 51C into the transparent conductive film 16C is a dry pattern for processing the CIGS film 49C into the light absorption layer 14C. It is also used for etching, and a mask (resist pattern) dedicated to the dry etching is not formed. Therefore, the manufacturing process of the image sensor 1C can be simplified.
  • FIG. 21 is a schematic plan view of an image sensor according to an embodiment of the fourth invention of the present invention.
  • FIG. 22 is a schematic cross-sectional view of the image sensor taken along section line II-II shown in FIG. In FIG. 22, hatching is given only to a part made of a metal material, and hatching is not given to other parts.
  • An image sensor 1D as an example of a photoelectric conversion device includes a semiconductor substrate (not shown) as its base.
  • a semiconductor element such as a MISFET (Metal Insulator Semiconductor Field Effect Transistor) is formed on the semiconductor substrate.
  • Interlayer insulating films 2D, 3D, 5D and a capacitor dielectric film 4D are stacked on the semiconductor substrate.
  • Interlayer insulating films 2D, 3D, 5D and capacitor dielectric film 4D are made of, for example, silicon oxide (SiO 2 ).
  • a sensor formation region 60D and an annular pad formation region 61D surrounding the sensor formation region 60D are set on the semiconductor substrate.
  • a plurality of lower electrodes 6D are arranged in a matrix on the uppermost interlayer insulating film 2D.
  • the lower electrode 6D is made of tungsten (W).
  • the lower electrode 6D is formed in a square shape in plan view. For example, when a pixel pitch P PIX described later is 7.5 ⁇ m, the length of one side in the plan view of the lower electrode 6D is 2.0 ⁇ m or more and 3.3 ⁇ m or less.
  • the thickness of the lower electrode 6D is not less than 0.2 ⁇ m and not more than 0.4 ⁇ m.
  • an equal interval S BE ( ⁇ T LAL ⁇ 3) set to be not less than three times the thickness T LAL of the light absorption layer 7D described below. Is open.
  • a light absorption layer 7D having a square shape in plan view is formed so as to cover all the lower electrodes 6D in a lump.
  • the light absorption layer 7D is integrally formed on a rectangular region where the lower electrode 6D is formed on the interlayer insulating film 2D and a square annular region having a constant width around the region.
  • the light absorption layer 7D is made of CIGS and exhibits p-type conductivity.
  • the thickness T LAL of the light absorption layer 7D is not less than 1.0 ⁇ m and not more than 1.4 ⁇ m.
  • each area of the rectangular shape in plan view with a constant area centered on each lower electrode 6D is used for reading one pixel.
  • the pixel pitch P PIX which is the width of this region is not less than 5 ⁇ m and not more than 10 ⁇ m.
  • the upper surface of the light absorption layer 7D is covered with the high-resistance buffer layer 8D except for the peripheral edge.
  • the high resistance buffer layer 8D is made of cadmium sulfide (CdS).
  • the thickness of the high resistance buffer layer 8D is, for example, 0.05 ⁇ m.
  • a transparent conductive film 9D is formed on the high resistance buffer layer 8D so as to cover the entire upper surface of the high resistance buffer layer 8D.
  • the transparent conductive film 9D is made of zinc oxide (ZnO) having optical transparency, and is given conductivity by adding an n-type impurity (for example, Al 2 O 3 (alumina)).
  • the thickness of the transparent conductive film 9D is, for example, 0.6 ⁇ m.
  • the side surface 91D of the transparent conductive film 9D is formed to have a cross-sectional shape that is inclined so as to be closer to the side surface 71D of the light absorption layer 7D as it approaches the lower end, and to be recessed downward (inner side).
  • the lower end of the side surface 91D is continuous with the periphery of the high resistance buffer layer 8D.
  • the upper end of the side surface 91D is located inside the horizontal direction distance E BU with respect to the side surface 71D of the light absorption layer 7D.
  • the horizontal distance E BU is not less than 5 ⁇ m and not more than 10 ⁇ m.
  • An interlayer insulating film 10D is formed on the portion of the interlayer insulating film 2D exposed from the light absorbing layer 7D, on the peripheral edge of the light absorbing layer 7D, and on the transparent conductive film 9D so as to straddle them.
  • the interlayer insulating film 10D is made of silicon nitride (SiN).
  • the thickness of the interlayer insulating film 10D is, for example, 0.4 ⁇ m.
  • a plurality of via holes 11D are formed through the interlayer insulating film 10D.
  • the via holes 11D are provided, for example, in two rows at intervals along the periphery of the transparent conductive film 9D.
  • a wiring 12D is formed between the uppermost interlayer insulating film 2D and the lower interlayer insulating film 3D.
  • a pad opening 14D that exposes a part of the wiring 12D as a pad 13D is continuously formed so as to penetrate therethrough.
  • An upper electrode 15D is formed on the interlayer insulating film 10D so as to cover the entire periphery of the light absorbing layer 7D and the peripheral edge of the transparent conductive film 9D.
  • the upper electrode 15D is made of aluminum (Al).
  • An extension portion 16D extending toward the pad formation region 61D is integrally formed with the upper electrode 15D. An end portion of the extending portion 16D enters the pad opening 14D and is connected to the pad 13D (wiring 12D) in the pad opening 14D.
  • a surface protective film 17D is formed on the outermost surface of the image sensor 1D.
  • the surface protective film 17D is made of, for example, silicon nitride.
  • an opening 18D is formed at a position facing the pad opening 14D to expose a portion of the extended portion 16D of the upper electrode 15D that has entered the pad opening 14D.
  • wirings 19D are formed at positions facing the respective lower electrodes 6D.
  • a via hole 20D is formed in the interlayer insulating film 2D so as to penetrate in the facing direction (the thickness direction of the interlayer insulating film 2D).
  • a via 21D made of the same material as that of the lower electrode 6D is formed integrally with the lower electrode 6D without any gap. Thereby, each lower electrode 6D is electrically connected to the wiring 19D facing it via the via 21D.
  • the inner diameter of the via hole 20D is, for example, 0.4 ⁇ m.
  • a capacitor upper electrode 22D is formed between the interlayer insulating film 3D and the underlying capacitor dielectric film 4D at a position facing each wiring 19D.
  • the wiring 19D and the capacitor upper electrode 22D facing the wiring 19D are electrically connected by a via 23D penetrating the interlayer insulating film 3D.
  • the via 23D is made of tungsten.
  • a capacitor lower electrode 24D is formed between the capacitor dielectric film 4D and the underlying interlayer insulating film 5D so as to face all the capacitor upper electrodes 22D at once.
  • a capacitor element having an MIM (Metal-Insulator-Metal) structure in which the capacitor dielectric film 4D as a capacitor film is sandwiched between the capacitor upper electrode 22D and the capacitor lower electrode 24D is formed for each pixel. ing. For each pixel, the lower electrode 6D and the capacitor upper electrode 22D of the MIM capacitor are electrically connected.
  • FIGS. 23A to 23N are schematic cross-sectional views sequentially showing manufacturing steps of the image sensor shown in FIG.
  • FIG. 24 is a diagram for explaining a resist pattern used in the manufacturing process.
  • hatching is given only to a portion made of a metal material, and hatching is not given to other portions.
  • an interlayer insulating film 5D, a capacitor lower electrode 24D, a capacitor dielectric film 4D, a capacitor upper electrode 22D, and an interlayer insulating film are formed on a semiconductor substrate (not shown).
  • 3D, via 23D, wirings 12D and 19 and interlayer insulating film 2D are formed in this order.
  • via holes 20D penetrating the interlayer insulating film 2D are formed on the wirings 19D by photolithography and etching.
  • tungsten which is the material of the lower electrode 6D and the via 21D, is deposited in the via hole 20D and on the interlayer insulating film 2D by CVD, thereby forming a tungsten deposition layer 31D.
  • the thickness of the tungsten deposition layer 31D is 0.3 to 0.4 ⁇ m (3000 to 4000 mm) on the interlayer insulating film 2D.
  • a resist pattern 41D (see FIG. 24) that selectively covers only the portion that becomes the lower electrode 6D is formed on the tungsten deposition layer 31D by photolithography.
  • the portion exposed from the resist pattern 41D in the tungsten deposition layer 31D is removed by dry etching using the resist pattern 41D as a mask.
  • dry etching a mixed gas of sulfur hexafluoride (SF 6 ) and argon (Ar) is used.
  • SF 6 sulfur hexafluoride
  • Ar argon
  • a CIGS film 32D is formed on the interlayer insulating film 2D and the lower electrode 6D by the MBE method.
  • a cadmium sulfide film 33D is formed on the CIGS film 32D by the CBD method.
  • a zinc oxide film 34D is formed on the cadmium sulfide film 33D by sputtering.
  • a resist pattern 42D (see FIG. 24) is formed on the zinc oxide film 34D by photolithography.
  • the resist pattern 42D is opposed to a portion to be the light absorption layer 7D in the CIGS film 32D.
  • the zinc oxide film 34D and the cadmium sulfide film 33D are selectively removed by wet etching with hydrofluoric acid (HF) using the resist pattern 42D as a mask.
  • HF hydrofluoric acid
  • the wet etching is continued for a predetermined time after the portion of the zinc oxide film 34D that does not face the resist pattern 42D is removed. Thereby, the zinc oxide film 34D is also removed from below the peripheral edge of the resist pattern 42D.
  • the zinc oxide film 34D and the cadmium sulfide film 33D become the transparent conductive film 9D and the high-resistance buffer layer 8D, respectively, and a curved side surface 91D of the transparent conductive film 9D is obtained.
  • the CIGS film 32D is selectively removed by dry etching using the resist pattern 42D as a mask while leaving the resist pattern 42D, as shown in FIG. 23J.
  • the CIGS film 32D is left only in the portion facing the resist pattern 42D. Thereby, the CIGS film 32D becomes the light absorption layer 7D. Thereafter, the resist pattern 42D is removed.
  • the interlayer insulating film 2D is covered with the interlayer insulating film 2D so as to cover the portion exposed from the light absorbing layer 7D, the peripheral edge of the light absorbing layer 7D, and the transparent conductive film 9D.
  • a film 10D is formed.
  • a resist pattern having openings 43D (see FIG. 24) for selectively exposing portions where via holes 11D and pad openings 14D are to be formed is formed on the interlayer insulating film 10D by photolithography.
  • a via hole 11D penetrating through the interlayer insulating film 10D is formed as shown in FIG. 23L.
  • a pad opening 14D that continuously penetrates the interlayer insulating films 10D and 2D is formed.
  • an aluminum film 35D made of aluminum is formed on the interlayer insulating film 10D by sputtering.
  • Aluminum film 35D is also formed in via hole 11D and pad opening 14D.
  • the via hole 11D is filled with the aluminum film 35D.
  • a resist pattern 44D (see FIG. 24) is formed on the aluminum film 35D by photolithography so as to cover a portion to be the upper electrode 15D.
  • the aluminum film 35D is selectively removed by dry etching using the resist pattern as a mask, and the aluminum film 35D is processed into the upper electrode 15D as shown in FIG. 23N.
  • the surface protective film 17D is formed by plasma CVD and the opening 18D is formed by photolithography and etching, an image sensor 1D shown in FIG. 22 is obtained.
  • the light absorption layer 7D made of CIGS collectively covers the plurality of lower electrodes 6D arranged on the interlayer insulating film 2D with a space therebetween. That is, since the light absorption layer 7D is not separated for each pixel, similarly to the first embodiment, there is no influence on sensitivity variations between pixels due to dry etching for the separation.
  • the pixel aperture ratio (pn junction area / pixel area) can be set to 100% as in the first embodiment. Thereby, a lot of carriers can be generated even with weak light, and a dramatic improvement in sensitivity can be achieved. Further, since no groove for separating the light absorption layer 7D is formed, no shrinkage occurs when the transparent conductive film 9D is formed. Therefore, deterioration of the transparent conductive film 9D with time can be prevented, and reliability can be improved.
  • the manufacturing process is simpler than that of a conventional photoelectric conversion device, and the time and cost required for manufacturing can be reduced. Since the side surface 71D of the light absorption layer 7D is damaged by dry etching when the CIGS film 32D is processed into the light absorption layer 7D, if a pn junction is formed on the side surface 71D of the light absorption layer 7D, There is a risk of dark current due to damage. In the image sensor 1D, the side surface 91D of the transparent conductive film 9D is located inside the side surface 71D of the light absorption layer 7D in plan view.
  • the transparent conductive film 9D is not in contact with the side surface 71D of the light absorption layer 7D, and the pn junction due to the light absorption layer 7D and the transparent conductive film 9D is not formed on the side surface 71D of the light absorption layer 7D. Therefore, generation of dark current due to damage to the side surface 71D of the light absorption layer 7D can be prevented.
  • the interlayer insulating film 10D is interposed between the light absorption layer 7D and the upper electrode 15D, the light absorption layer 7D and the upper electrode 15D can be insulated and separated. 7D and the transparent conductive film 9D can be prevented from being short-circuited via the upper electrode 15D. Further, since the interlayer insulating film 10D is in contact with the side surface of the light absorption layer 7D, it is possible to reliably prevent the upper electrode 15D from contacting the side surface of the light absorption layer 7D.
  • the side surface of the transparent conductive film 9D is inclined so as to approach the side surface of the light absorption layer 7D as it approaches the lower end. Thereby, the coverage of the interlayer insulating film 10D with respect to the side surface of the transparent conductive film 9D can be improved.
  • the resist pattern 42D used for wet etching for processing the zinc oxide film 34D into the transparent conductive film 9D is a dry pattern for processing the CIGS film 32D into the light absorption layer 7D. It is also used for etching, and a mask (resist pattern) dedicated to the dry etching is not formed. Therefore, the manufacturing process of the image sensor 1D can be simplified.
  • the CIGS film 32D, the cadmium sulfide film 33D, and the zinc oxide film 34D are continuously formed. Thereby, it takes only a short time from the formation of the CIGS film 32D to the completion of the formation of the zinc oxide film 34D, and the film quality of each of the CIGS film 32D, the cadmium sulfide film 33D and the zinc oxide film 34D can be improved. Furthermore, since the pad opening 14D and the via hole 11D are formed in the same step (step shown in FIG. 23L), the number of masks necessary for forming them can be reduced as compared with the case where they are formed in separate steps. The manufacturing process of the image sensor 1D can be simplified.
  • FIG. 25 is a schematic plan view of an image sensor according to an embodiment of the fifth invention of the present invention.
  • FIG. 26 is a schematic cross-sectional view of the image sensor taken along section line II-II shown in FIG. In FIG. 26, hatching is given only to a portion made of a metal material, and hatching is not given to other portions.
  • An image sensor 1E as an example of a photoelectric conversion device includes a semiconductor substrate (not shown) as its base.
  • a semiconductor element such as a MISFET (Metal Insulator Semiconductor Field Effect Transistor) is formed on the semiconductor substrate.
  • Interlayer insulating films 2E to 5E are stacked on the semiconductor substrate.
  • Interlayer insulating films 2E-5E are made of, for example, silicon oxide (SiO 2 ).
  • a sensor formation region 80E and an annular pad formation region 81E surrounding it are set.
  • a plurality of lower electrodes 6E are arranged in a matrix on the uppermost interlayer insulating film 2E.
  • the lower electrode 6E is made of tungsten (W).
  • the lower electrode 6E is formed in a square shape in plan view.
  • the length of one side in plan view of the lower electrode 6E is 1 ⁇ m or more and 10 ⁇ m or less.
  • the thickness of the lower electrode 6E is not less than 0.2 ⁇ m and not more than 0.5 ⁇ m.
  • an equal interval S BE ( ⁇ T LAL ⁇ 3) set to be equal to or more than three times the thickness T LAL of the light absorption layer 7E described below. Is open.
  • a light absorption layer 7E having a square shape in plan view is formed so as to cover all the lower electrodes 6E in a lump.
  • the light absorption layer 7E is integrally formed on a rectangular region where the lower electrode 6E is formed on the interlayer insulating film 2E and a square annular region having a constant width around the region.
  • the light absorption layer 7E is made of CIGS and exhibits p-type conductivity.
  • the thickness T LAL of the light absorption layer 7E is 1.0 ⁇ m or more and 1.4 ⁇ m or less.
  • each area of the rectangular shape in plan view having a certain area centered on each lower electrode 6E is used for reading one pixel.
  • the pixel pitch P PIX which is the width of this region is not less than 5 ⁇ m and not more than 10 ⁇ m.
  • the upper surface of the light absorption layer 7E is covered with the high-resistance buffer layer 8E except for the peripheral edge.
  • the high resistance buffer layer 8E is made of cadmium sulfide (CdS).
  • the thickness of the high resistance buffer layer 8E is, for example, 0.05 ⁇ m.
  • a transparent conductive film 9E is formed so as to cover the entire upper surface of the high resistance buffer layer 8E.
  • the transparent conductive film 9E is made of zinc oxide (ZnO) having optical transparency, and is given conductivity by addition of an n-type impurity (for example, P (phosphorus) or As (arsenic)).
  • the thickness of the transparent conductive film 9E is, for example, 0.6 ⁇ m.
  • the side surface 83E of the transparent conductive film 9E is formed to have a curved cross-sectional shape that is inclined so as to approach the side surface 82E of the light absorption layer 7E as it approaches the lower end, and is recessed downward (inner side).
  • the lower end of the side surface 83E is continuous with the periphery of the high resistance buffer layer 8E.
  • the upper end of the side surface 83E is located inward by the horizontal distance E BU with respect to the side surface 82E of the light absorption layer 7E.
  • the horizontal distance E BU is not less than 5 ⁇ m and not more than 10 ⁇ m.
  • an interlayer insulating film 10E is formed so as to straddle them.
  • the interlayer insulating film 10E is made of silicon nitride (SiN).
  • the thickness of the interlayer insulating film 10E is, for example, 0.4 ⁇ m.
  • a plurality of via holes 11E are formed through the interlayer insulating film 10E.
  • the via holes 11E are provided, for example, in two rows at intervals along the periphery of the transparent conductive film 9E.
  • a wiring 12E is formed between the uppermost interlayer insulating film 2E and the lower interlayer insulating film 3E.
  • a pad opening 14E that exposes a part of the wiring 12E as a pad 13 is formed continuously therethrough.
  • An upper electrode 15E is formed on the interlayer insulating film 10E so as to cover the entire periphery of the peripheral edge of the light absorption layer 7E and the transparent conductive film 9E.
  • the upper electrode 15E is made of aluminum (Al).
  • the upper electrode 15E is integrally formed with an extending portion 16E extending toward the pad forming region 81E. An end portion of the extending portion 16E enters the pad opening 14E and is connected to the pad 13 (wiring 12E) in the pad opening 14E.
  • a moisture-impermeable thin film 25E and a surface protective film 17E are formed as protective films.
  • the moisture-impermeable thin film 25E and the surface protective film 17E are laminated in this order from the semiconductor substrate (not shown) side.
  • the moisture impermeable thin film 25E is made of aluminum oxide (Al 2 O 3 ).
  • the thickness of the moisture-impermeable thin film 25E is a value such that the moisture-impermeable thin film 25E has translucency, for example, 400 mm.
  • the surface protective film 17E is made of, for example, silicon nitride (SiN).
  • the thickness of the surface protective film 17E is larger than the thickness of the moisture-impermeable thin film 25E, and is a value such that the surface protective film 17E has translucency, for example, 1 ⁇ m.
  • an opening 18E is formed at a position facing the pad opening 14E so as to expose a portion of the extended portion 16E of the upper electrode 15E that has entered the pad opening 14E. .
  • a via hole 20E is formed through the interlayer insulating film 2E in the facing direction (the thickness direction of the interlayer insulating film 2E).
  • a via 21E made of the same material as that of the lower electrode 6E is formed integrally with the lower electrode 6E without any gap. Thereby, each lower electrode 6E is electrically connected to the wiring 19E facing it via the via 21E.
  • the inner diameter of the via hole 20E is, for example, 0.4 ⁇ m.
  • a capacitor upper electrode 22E is formed at a position facing each wiring 19E.
  • the wiring 19E and the capacitor upper electrode 22E opposed thereto are electrically connected by a via 23E penetrating the interlayer insulating film 3E.
  • the via 23E is made of tungsten.
  • a capacitor lower electrode 24E is formed between the interlayer insulating film 4E and the underlying interlayer insulating film 5E so as to face all the capacitor upper electrodes 22E at once.
  • a capacitor element having an MIM (Metal-Insulator-Metal) structure in which the interlayer insulating film 4E as a capacitor film is sandwiched between the capacitor upper electrode 22E and the capacitor lower electrode 24E is formed for each pixel. ing. For each pixel, the lower electrode 6E and the capacitor upper electrode 22E of the MIM capacitor are electrically connected.
  • FIGS. 27A to 27O are schematic cross-sectional views sequentially showing manufacturing steps of the image sensor shown in FIG.
  • FIG. 28 is a diagram for explaining a resist pattern used in the manufacturing process.
  • hatching is applied only to a portion made of a metal material, and hatching is not applied to other portions.
  • FIG. 27A first, an interlayer insulating film 5E, a capacitor lower electrode 24E, an interlayer insulating film 4E, a capacitor upper electrode 22E, an interlayer insulating film are formed on a semiconductor substrate (not shown).
  • 3E, via 23E, wirings 12E and 19 and interlayer insulating film 2E are formed in this order.
  • via holes 20E penetrating the interlayer insulating film 2E are formed on the wirings 19E by photolithography and etching.
  • tungsten which is a material of the lower electrode 6E and the via 21E, is deposited in the via hole 20E and on the interlayer insulating film 2E by the CVD method, thereby forming a tungsten deposition layer 31E.
  • the thickness of the tungsten deposition layer 31E is 0.3 to 0.4 ⁇ m (3000 to 4000 mm) on the interlayer insulating film 2E.
  • a resist pattern 41E (see FIG. 28) that selectively covers only the portion that becomes the lower electrode 6E is formed on the tungsten deposition layer 31E by photolithography.
  • the portion exposed from the resist pattern 41E in the tungsten deposition layer 31E is removed by dry etching using the resist pattern 41E as a mask.
  • dry etching a mixed gas of sulfur hexafluoride (SF 6 ) and argon (Ar) is used.
  • SF 6 sulfur hexafluoride
  • Ar argon
  • a CIGS film 32E is formed on the interlayer insulating film 2E and the lower electrode 6E by the MBE method.
  • a cadmium sulfide film 33E is formed on the CIGS film 32E by the CBD method.
  • a zinc oxide film 34E is formed on the cadmium sulfide film 33E by sputtering.
  • a resist pattern 42E (see FIG. 28) is formed on the zinc oxide film 34E by photolithography.
  • the resist pattern 42E is opposed to the portion of the CIGS film 32E that is to become the light absorption layer 7E.
  • the zinc oxide film 34E and the cadmium sulfide film 33E are selectively removed by wet etching with hydrofluoric acid (HF) using the resist pattern 42E as a mask.
  • HF hydrofluoric acid
  • the wet etching is continued for a predetermined time after the portion of the zinc oxide film 34E that does not face the resist pattern 42E is removed. Thereby, the zinc oxide film 34E is also removed from below the peripheral edge of the resist pattern 42E.
  • the zinc oxide film 34E and the cadmium sulfide film 33E become the transparent conductive film 9E and the high resistance buffer layer 8E, respectively, and the curved side surface 83E of the transparent conductive film 9E is obtained.
  • the CIGS film 32E is selectively removed by dry etching using the resist pattern 42E as a mask while leaving the resist pattern 42E, as shown in FIG. 27J.
  • the CIGS film 32E is left only in the portion facing the resist pattern 42E. Thereby, the CIGS film 32E becomes the light absorption layer 7E. Thereafter, the resist pattern 42E is removed.
  • plasma CVD is performed at a temperature of 200 ° C. or lower on the portion of the interlayer insulating film 2E exposed from the light absorption layer 7E, on the peripheral edge of the light absorption layer 7E, and on the transparent conductive film 9E.
  • An interlayer insulating film 10E is formed so as to cover the top.
  • a resist pattern having openings 43E (see FIG. 28) for selectively exposing portions where via holes 11E and pad openings 14E are to be formed is formed on the interlayer insulating film 10E by photolithography.
  • a via hole 11E penetrating the interlayer insulating film 10E is formed as shown in FIG. 27L.
  • a pad opening 14E that continuously penetrates the interlayer insulating films 10E and 2 is formed.
  • an aluminum film 35E made of aluminum is formed on the interlayer insulating film 10E by sputtering.
  • the aluminum film 35E is also formed in the via hole 11E and the pad opening 14E.
  • the via hole 11E is filled with the aluminum film 35E.
  • a resist pattern 44E (see FIG. 28) is formed on the aluminum film 35E by photolithography so as to cover a portion to be the upper electrode 15E.
  • the aluminum film 35E is selectively removed by dry etching using the resist pattern as a mask, and the aluminum film 35E is processed into the upper electrode 15E as shown in FIG. 27N.
  • a moisture impermeable thin film 25E is formed by depositing aluminum oxide over the entire surface of the structure on the semiconductor substrate (not shown) at room temperature by RF sputtering.
  • a surface protective film 17E is formed on the moisture-impermeable thin film 25E at a temperature of 200 ° C. or less by a plasma CVD method.
  • the opening 18E penetrating the moisture impermeable thin film 25E and the surface protective film 17E is formed by photolithography and etching, the image sensor 1E shown in FIG. 26 is obtained.
  • the light absorption layer 7E made of CIGS collectively covers the plurality of lower electrodes 6E disposed on the interlayer insulating film 2E with a space therebetween. That is, since the light absorption layer 7E is not cut for each pixel, there is no variation in sensitivity among pixels as in the first embodiment. Further, since the light absorption layer 7E is not cut for each pixel, the pixel aperture ratio (pn junction area / pixel area) can be set to 100% as in the first embodiment. Thereby, a lot of carriers can be generated even with weak light, and a dramatic improvement in sensitivity can be achieved.
  • zinc oxide which is a material of the transparent conductive film 9E
  • the transparent conductive film 9E does not have high heat resistance and is likely to deteriorate at high temperatures (for example, above 200 ° C.). Therefore, after the formation of the transparent conductive film 9E, it is not possible to perform a treatment at a temperature exceeding 200 ° C.
  • the environmental temperature of each process executed in the manufacturing process of the image sensor 1E is always suppressed to 200 ° C. or lower. It is done. For example, the formation of the interlayer insulating film 10E (step of FIG.
  • the formation of the surface protective film 17E are both performed by plasma CVD at 200 ° C. or lower to form the moisture-impermeable thin film 25E (step of FIG. 27O). Is performed by RF sputtering at room temperature. Therefore, even after the transparent conductive film 9E is formed, the transparent conductive film 9E is not thermally damaged. Therefore, deterioration of the transparent conductive film 9E due to thermal damage can be suppressed.
  • the surface protective film 17E when the surface protective film 17E is formed by a plasma CVD method at 200 ° C. or lower, the film structure of the surface protective film 17E becomes rough, and the surface protective film 17E may not exhibit sufficient moisture impermeability.
  • a moisture-impermeable thin film 25E Al 2 O 3 film
  • the film structure of the Al 2 O 3 is densely formed by RF sputtering performed at room temperature. Can do. Since the moisture-impermeable thin film 25E (Al 2 O 3 film) having a dense structure exhibits excellent moisture-impermeable properties, it is lower than the moisture-impermeable thin film 25E (transparent conductive film) regardless of the film quality of the surface protective film 17E. 9E side) can be suppressed satisfactorily. As a result, it is possible to suppress deterioration of the light absorption layer 7E and the transparent conductive film 9E due to moisture intrusion or the like.
  • the surface protective film 17E is sandwiched between the lower surface protective film 17E where the transparent conductive film 9E and the light absorption layer 7E are located and the upper surface protective film 17E. Good insulation isolation. Therefore, the electrical influence with respect to the transparent conductive film 9E and the light absorption layer 7E can be suppressed. As a result, the image sensor 1E can be operated stably.
  • the transparent conductive film 9E and the light absorption layer 7E are covered with both the moisture-impermeable thin film 25E made of Al 2 O 3 and the surface protective film 17E made of SiN, so that good insulation is achieved. And moisture impermeability can be achieved.
  • the resist pattern 42E used for wet etching for processing the zinc oxide film 34E into the transparent conductive film 9E is dry for processing the CIGS film 32E into the light absorption layer 7E. It is also used for etching, and a mask (resist pattern) dedicated to the dry etching is not formed. Therefore, the manufacturing process of the image sensor 1E can be simplified.
  • the CIGS film 32E, the cadmium sulfide film 33E, and the zinc oxide film 34E are continuously formed. Thereby, it takes only a short time from the formation of the CIGS film 32E to the completion of the formation of the zinc oxide film 34E, and the film quality of each of the CIGS film 32E, the cadmium sulfide film 33E and the zinc oxide film 34E can be improved. Furthermore, since the pad opening 14E and the via hole 11E are formed in the same step (step shown in FIG. 27L), the number of masks necessary for forming them can be reduced as compared with the case where they are formed in separate steps. It can be reduced, and the manufacturing process of the image sensor 1E can be simplified.
  • the position of the moisture impermeable thin film 25E in the image sensor 1E can be appropriately changed as long as the moisture impermeable thin film 25E is formed so as to cover the light absorption layer 7E and the transparent conductive film 9E.
  • the image sensor 1E there are an image sensor 51E shown in FIG. 29, an image sensor 61E shown in FIG. 30, and an image sensor 71E shown in FIG.
  • the moisture-impermeable thin film 52E extends over the portion of the interlayer insulating film 2E exposed from the light absorption layer 7E, the peripheral edge of the light absorption layer 7E, and the transparent conductive film 9E. Is formed.
  • An interlayer insulating film 10E is formed on the moisture impermeable thin film 52E.
  • FIG. 27J After removing the CIGS film 32E by dry etching (step of FIG. 27J) and prior to the formation of the interlayer insulating film 10E (step of FIG. 27K), FIG.
  • the moisture-impermeable thin film 52E may be formed by a method similar to the method shown.
  • a moisture impermeable thin film 62E is laminated on an interlayer insulating film 10E formed so as to cover the light absorption layer 7E and the transparent conductive film 9E.
  • An upper electrode 15E is formed on the moisture impermeable thin film 62E. Then, in order to form the moisture impermeable thin film 62E at the above position, after forming the interlayer insulating film 10E (step of FIG. 27K) and prior to forming the via hole 11E (step of FIG. 27L), it is shown in FIG.
  • the moisture-impermeable thin film 52E may be formed by a method similar to the method.
  • a moisture-impermeable thin film 72E is laminated on the surface protective film 17E, that is, on the outermost surface of the image sensor 1E.
  • the moisture impermeable thin film 72E is formed by the same technique as shown in FIG. 27O after the surface protective film 17E is formed and before the opening 18E is formed. May be formed.
  • the light absorption layer 7E does not need to be formed so as to cover all the lower electrodes 6E in a lump.
  • a plurality of light absorption layers 7E may be formed so as to individually cover each lower electrode 6E.
  • FIG. 32 is a schematic plan view of the image sensor according to the first embodiment of the sixth invention of the present invention.
  • FIG. 33 is a schematic cross-sectional view of the image sensor taken along section line II-II shown in FIG. In FIG. 33, only the portion made of the metal material is hatched, and the hatching for the other portions is omitted.
  • An image sensor 1F as an example of a photoelectric conversion device includes a semiconductor substrate (not shown) as its base.
  • a semiconductor element such as a MISFET (Metal Insulator Semiconductor Field Effect Transistor) is formed on the semiconductor substrate.
  • Interlayer insulating films 2F to 5F are stacked on the semiconductor substrate.
  • Interlayer insulating films 2F-5F are made of, for example, silicon oxide (SiO 2 ).
  • a sensor formation region 45F and an annular pad formation region 46F surrounding it are set.
  • a plurality of lower electrodes 6F are arranged in a matrix on the uppermost interlayer insulating film 2F.
  • the lower electrode 6F is made of tungsten (W).
  • the lower electrode 6F is formed in a square shape in plan view.
  • the length of one side in plan view of the lower electrode 6F is 1 ⁇ m or more and 10 ⁇ m or less.
  • the thickness of the lower electrode 6F is not less than 0.2 ⁇ m and not more than 1 ⁇ m.
  • an equal interval S BE ( ⁇ T LAL ⁇ 3) set to be equal to or more than three times the thickness T LAL of the light absorption layer 7F described below. Is open.
  • a light absorption layer 7F having a square shape in plan view is formed so as to cover all the lower electrodes 6F in a lump.
  • the light absorption layer 7F is integrally formed on a rectangular region where the lower electrode 6F is formed on the interlayer insulating film 2F and a square annular region having a constant width around the region.
  • the light absorption layer 7F is made of CIGS and exhibits p-type conductivity.
  • the thickness T LAL of the light absorption layer 7F is 1.0 ⁇ m or more and 1.4 ⁇ m or less.
  • each area of the rectangular shape in plan view having a certain area centered on each lower electrode 6F is used for reading one pixel.
  • the pixel pitch P PIX which is the width of this region is not less than 5 ⁇ m and not more than 10 ⁇ m.
  • the upper surface of the light absorption layer 7F is covered with the high resistance buffer layer 8F except for the peripheral edge.
  • the high resistance buffer layer 8F is made of cadmium sulfide (CdS).
  • the thickness of the high resistance buffer layer 8F is, for example, 0.05 ⁇ m.
  • a transparent conductive film 9F is formed so as to cover the entire upper surface of the high resistance buffer layer 8F.
  • the transparent conductive film 9F is made of light-transmitting zinc oxide (ZnO), and is given conductivity by the addition of an n-type impurity (for example, P (phosphorus) or As (arsenic)).
  • the thickness of the transparent conductive film 9F is, for example, 0.6 ⁇ m.
  • the side surface 48F of the transparent conductive film 9F is formed to have a curved cross-sectional shape that is inclined so as to approach the side surface 47F of the light absorption layer 7F as it approaches the lower end, and is recessed downward (inner side).
  • the lower end of the side surface 48F is continuous with the periphery of the high resistance buffer layer 8F.
  • the upper end of the side surface 48F is located inside the horizontal direction distance E BU with respect to the side surface 47F of the light absorption layer 7F.
  • the horizontal distance E BU is not less than 5 ⁇ m and not more than 10 ⁇ m.
  • an interlayer insulating film 10F is formed so as to straddle them.
  • the interlayer insulating film 10F is made of silicon nitride (SiN).
  • the thickness of the interlayer insulating film 10F is, for example, 0.4 ⁇ m.
  • a plurality of via holes 11F are formed through the interlayer insulating film 10F.
  • the via holes 11F are provided, for example, in two rows at intervals along the periphery of the transparent conductive film 9F.
  • an electrode pad 12F is formed between the uppermost interlayer insulating film 2F and the lower interlayer insulating film 3F.
  • a pad opening 14F having a substantially square shape in plan view is formed at a position facing the electrode pad 12F in the interlayer insulating film 10F.
  • the pad opening 14F penetrates the interlayer insulating film 10F in the thickness direction. Thereby, the surface of the interlayer insulating film 2F is exposed in the pad opening 14F.
  • a plurality of via holes 25F are formed in the interlayer insulating film 2F.
  • the plurality of via holes 25F are arranged in a matrix in the pad opening 14F.
  • Each via hole 25F is formed in a circular shape in plan view.
  • the inner diameter of each via hole 25F is, for example, 0.5 ⁇ m or less.
  • a via 26F made of the same material (tungsten) as the lower electrode 6F is formed without a gap. Thereby, the lower end 30F of the via 26F is connected to the electrode pad 12F, and the upper surface 27F of the via 26F is exposed in the pad opening 14F.
  • a sacrificial layer remaining portion 28F surrounding the pad opening 14F is formed between the interlayer insulating film 10F and the underlying interlayer insulating film 2F.
  • the sacrificial layer remaining portion 28F is exposed in the pad opening 14F over the entire side surface of the pad opening 14F.
  • the sacrificial layer remaining portion 28F is made of the same material (tungsten) as the lower electrode 6F.
  • the upper wiring 15F is formed on the interlayer insulating film 10F so as to cover the entire circumference of the peripheral portion of the light absorption layer 7F and the transparent conductive film 9F.
  • the upper wiring 15F is made of aluminum (Al).
  • An extended portion 16F extending toward the pad formation region 46F is integrally formed with the upper wiring 15F. An end portion of the extending portion 16F enters the pad opening 14F and is connected to all the vias 26F in the pad opening 14F.
  • a conductive barrier film 29F made of Ti / TiN (a laminated structure of titanium (upper layer) and titanium nitride (lower layer)) is provided at the periphery of the light absorbing layer 7F and the transparent conductive film 9F. It is formed so as to cover the entire circumference.
  • the conductive barrier film 29F is interposed between the upper wiring 15F and the upper surface 27F of the via 26F in the pad opening 14F, and is interposed between the upper wiring 15F and the interlayer insulating film 10F outside the pad opening 14F. Yes.
  • a surface protective film 17F is formed on the outermost surface of the image sensor 1F.
  • the surface protective film 17F is made of, for example, silicon nitride.
  • an opening 18F is formed at a position facing the pad opening 14F to expose a portion of the extended portion 16F of the upper wiring 15F that has entered the pad opening 14F.
  • a lower wiring 19F is formed between the uppermost interlayer insulating film 2F and the lower interlayer insulating film 3F at a position facing each lower electrode 6F. Between the lower electrode 6F and the lower wiring 19F opposed thereto, the via hole 20F is formed in the interlayer insulating film 2F so as to penetrate in the facing direction (the thickness direction of the interlayer insulating film 2F).
  • a via 21F made of the same material as the lower electrode 6F is formed integrally with the lower electrode 6F without a gap. Thereby, each lower electrode 6F is electrically connected to the lower wiring 19F opposed thereto via the via 21F.
  • the inner diameter of the via hole 20F is, for example, 0.4 ⁇ m.
  • a capacitor upper electrode 22F is formed between the interlayer insulating film 3F and the lower interlayer insulating film 4F at a position facing each lower wiring 19F.
  • the lower wiring 19F and the capacitor upper electrode 22F opposed thereto are electrically connected by a via 23F penetrating the interlayer insulating film 3F.
  • the via 23F is made of tungsten.
  • a capacitor lower electrode 24F is formed so as to face all the capacitor upper electrodes 22F at once.
  • FIGS. 34A to 34N are schematic cross-sectional views sequentially showing manufacturing steps of the image sensor shown in FIG.
  • FIG. 35 is a diagram for explaining a resist pattern used in the manufacturing process.
  • hatching is given only to the portion made of the metal material, and hatching is not given to other portions.
  • an interlayer insulating film 5F, a capacitor lower electrode 24F, an interlayer insulating film 4F, a capacitor upper electrode 22F, an interlayer insulating film are formed on a semiconductor substrate (not shown).
  • 3F, via 23F, (electrode pad 12F, lower wiring 19F) and interlayer insulating film 2F are formed in this order.
  • via holes 20F penetrating the interlayer insulating film 2F are formed on the respective lower wirings 19F, and via holes 25F penetrating the interlayer insulating film 2F are formed on the electrode pads 12F.
  • tungsten which is a material of the lower electrode 6F, the vias 21F and 26F, and the sacrificial layer 36F (described later), is deposited in the via holes 20F and 25F and on the interlayer insulating film 2F by the CVD method. Then, a tungsten deposition layer 31F is formed.
  • the thickness of the tungsten deposition layer 31F is 0.3 to 0.4 ⁇ m (3000 to 4000 mm) on the interlayer insulating film 2F.
  • a resist pattern 41F (see FIG. 35, see FIG. 35, the portion covering the sacrificial layer 36F is omitted).
  • the portion exposed from the resist pattern 41F in the tungsten deposition layer 31F is removed by dry etching using the resist pattern 41F as a mask.
  • a mixed gas of sulfur hexafluoride (SF 6 ) and argon (Ar) is used.
  • the resist pattern 41F is removed. Thereby, the lower electrode 6F, the via 21F embedded in the via hole 20F, the sacrificial layer 36F, and the via 26F embedded in the via hole 25F are obtained. Thereafter, as shown in FIG. 34F, a CIGS film 32F is formed on the interlayer insulating film 2F, the lower electrode 6F, and the sacrificial layer 36F by the MBE method.
  • a cadmium sulfide film 33F is formed on the CIGS film 32F by the CBD method.
  • a zinc oxide film 34F is formed on the cadmium sulfide film 33F by sputtering.
  • a resist pattern 42F (see FIG. 35) is formed on the zinc oxide film 34F by photolithography. The resist pattern 42F is opposed to a portion to be the light absorption layer 7F in the CIGS film 32F.
  • the zinc oxide film 34F and the cadmium sulfide film 33F are selectively removed by wet etching with hydrofluoric acid (HF).
  • HF hydrofluoric acid
  • the wet etching is continued for a predetermined time after the portion of the zinc oxide film 34F that does not face the resist pattern 42F is removed.
  • the zinc oxide film 34F is also removed from below the peripheral edge of the resist pattern 42F.
  • the zinc oxide film 34F and the cadmium sulfide film 33F become the transparent conductive film 9F and the high-resistance buffer layer 8F, respectively, and the curved side surface 48F of the transparent conductive film 9F is obtained.
  • the CIGS film 32F is selectively removed by dry etching using the resist pattern 42F as a mask while leaving the resist pattern 42F, as shown in FIG. 34J.
  • the CIGS film 32F is left only in the portion facing the resist pattern 42F.
  • the CIGS film 32F becomes the light absorption layer 7F, and the sacrificial layer 36F is exposed on the interlayer insulating film 2F.
  • the sacrificial layer 36F is slightly etched by the etching gas for dry etching of the CIGS film 32F, so that it becomes thinner than that at the time of formation. For example, it is 3000 to 4000 to 1000 to 2000.
  • the resist pattern 42F is removed.
  • the portion exposed from the light absorption layer 7F in the interlayer insulating film 2F, the sacrificial layer 36F, the peripheral portion of the light absorption layer 7F, and the transparent conductive film 9F are covered by plasma CVD.
  • the interlayer insulating film 10F is formed.
  • a resist pattern having openings 43F (see FIG. 35) for selectively exposing portions where via holes 11F and pad openings 14F are to be formed is formed on the interlayer insulating film 10F by photolithography.
  • a via hole 11F penetrating the interlayer insulating film 10F is formed as shown in FIG. 34L.
  • a pad opening 14F that continuously penetrates the interlayer insulating film 10F and the sacrificial layer 36F is formed.
  • the portion of the sacrificial layer 36F facing the via 26F is completely removed, and the upper surface 27F of the via 26F is exposed in the pad opening 14F.
  • only the portion surrounding the pad opening 14F in the sacrificial layer 36F is left, so that the sacrificial layer remaining portion 28F is formed.
  • a Ti / TiN film 37F is formed on the interlayer insulating film 10F by sputtering.
  • the Ti / TiN film 37F is also formed in the via hole 11F and the pad opening 14F.
  • the bottom and side surfaces of the via hole 11F are covered with a Ti / TiN film 37F.
  • an aluminum film 35F made of aluminum is formed on the Ti / TiN film 37F by sputtering.
  • the aluminum film 35F is also formed in the via hole 11F and the pad opening 14F.
  • the via hole 11F is filled with the aluminum film 35F.
  • a resist pattern 44F (see FIG. 35) is formed on the aluminum film 35F by photolithography so as to cover a portion to be the upper wiring 15F. Then, by dry etching using the resist pattern as a mask, the aluminum film 35F and the Ti / TiN film 37F are selectively and continuously removed, and the aluminum film 35F is processed into the upper wiring 15F as shown in FIG. 34N. At the same time, the Ti / TiN film 37F is processed into the conductive barrier film 29F. Thereafter, when the surface protective film 17F is formed by plasma CVD and the opening 18F is formed by photolithography and etching, an image sensor 1F shown in FIG. 33 is obtained.
  • the lower electrode 6F electrically connected to the lower wiring 19F and the electrode pad 12F on the same layer as the lower wiring 19F are connected via the via 26F.
  • a sacrificial layer 36F that is electrically connected to each other is simultaneously formed on the interlayer insulating film 2F (steps of FIGS. 34A to 34E). Therefore, for example, after the step of FIG. 34E, a positive voltage based on the potential of the lower electrode 6F (substrate potential) is applied to the sacrificial layer 36F, so that the image sensor 1F is being manufactured through the via 26F. A voltage can be applied to the electrode pad 12F. Thereby, the insulation state of the lower electrode 6F can be measured.
  • the lower electrode 6F is completed before the completion of the image sensor 1F (during manufacturing) in order to quickly remove defective products. It is possible to measure the insulation state. Since the sacrificial layer 36F that can be used for the measurement is formed on the interlayer insulating film 2F, the surface may be damaged by being exposed to the etching gas when the CIGS film 32F is dry-etched. For this reason, it is difficult to connect the wiring or the like to the sacrificial layer 36F with good adhesion.
  • the sacrificial layer 36F is removed when the pad opening 14F is formed (step of FIG. 34L), and the via 26F in which the lower end 30F is connected to the electrode pad 12F is formed in the pad opening 14F.
  • the upper surface 27F is exposed.
  • the via 26F is not exposed to the etching gas because it is covered with the sacrificial layer 36F during the dry etching of the CIGS film 32F (step of FIG. 34J). Therefore, the state of the upper surface 27F of the via 26F exposed in the pad opening 14F is maintained well unlike the surface of the sacrificial layer 36F after dry etching. Therefore, the upper wiring 15F can be connected to the via 26F with good adhesion in the pad opening 14F. As a result, the electrical connection reliability between the upper wiring 15F and the electrode pad 12F can be satisfactorily maintained.
  • the upper wiring 15F since tungsten is easily oxidized, if the contact area between tungsten and the upper wiring 15F is large, the upper wiring 15F may be peeled off from the tungsten due to vibration generated during wire bonding to the upper wiring 15F.
  • the upper wiring 15F is connected not to a conductive member such as an electrode having a relatively large area but to a via 26F having a relatively small area. Therefore, the contact area between tungsten and the upper wiring 15F is small. Therefore, even if vibration occurs during wire bonding, peeling of the upper wiring 15F can be suppressed.
  • the vias 26F are arranged in a matrix in the pad opening 14F, the vias 26F can be uniformly contacted with the upper wiring 15F. Therefore, the adhesion between the upper wiring 15F and the via 26F can be improved.
  • the light absorption layer 7F made of CIGS collectively covers a plurality of lower electrodes 6F arranged on the interlayer insulating film 2F at intervals. That is, since the light absorption layer 7F is not cut for each pixel, there is no variation in sensitivity among pixels as in the first embodiment. Further, since the light absorption layer 7F is not cut for each pixel, the pixel aperture ratio (pn junction area / pixel area) can be set to 100% as in the first embodiment. Thereby, a lot of carriers can be generated even with weak light, and a dramatic improvement in sensitivity can be achieved.
  • the resist pattern 42F used for wet etching for processing the zinc oxide film 34F into the transparent conductive film 9F is dry for processing the CIGS film 32F into the light absorption layer 7F. It is also used for etching, and a mask (resist pattern) dedicated to the dry etching is not formed. Therefore, the manufacturing process of the image sensor 1F can be simplified.
  • the CIGS film 32F, the cadmium sulfide film 33F, and the zinc oxide film 34F are continuously formed. Thereby, it takes only a short time from the formation of the CIGS film 32F to the completion of the formation of the zinc oxide film 34F, and the film quality of each of the CIGS film 32F, the cadmium sulfide film 33F, and the zinc oxide film 34F can be improved. Furthermore, since the pad opening 14F and the via hole 11F are formed in the same step (step shown in FIG. 34L), the number of masks necessary for forming them can be reduced as compared with the case where they are formed in separate steps. The manufacturing process of the image sensor 1F can be simplified.
  • FIG. 36 is a schematic plan view of an image sensor according to the second embodiment of the sixth invention of the present invention.
  • FIG. 37 is a schematic cross-sectional view of the image sensor taken along section line II-II shown in FIG. 36 and 37, portions corresponding to the respective portions shown in FIGS. 32 and 33 are denoted by the same reference numerals as those of the respective portions. Further, in the following, detailed description of the parts denoted by the same reference numerals is omitted.
  • a sacrificial layer remaining portion 28F surrounding the pad opening 14F is formed between the interlayer insulating film 10F and the underlying interlayer insulating film 2F.
  • the sacrificial layer remaining portion 28F is not formed, and the entire side surface of the pad opening 14F is formed by the interlayer insulating film 10F.
  • Other configurations are the same as those in the first embodiment.
  • 38A to 38O are schematic cross-sectional views sequentially showing manufacturing steps of the image sensor shown in FIG.
  • the same processes as those in FIGS. 34A to 34J are performed in the same order, so that the sensor formation region 45F has a structure on the interlayer insulating film 2F.
  • the lower electrode 6F, the transparent conductive film 9F, the high resistance buffer layer 8F, and the light absorption layer 7F are formed in this order.
  • the via 26F and the sacrificial layer 36F are simultaneously formed, and the sacrificial layer 36F is exposed on the interlayer insulating film 2F by the formation (dry etching) of the light absorption layer 7F.
  • FIGS. 38L to 38O the same processes as those in FIGS. 34K to 34N are performed in the same order, so that the interlayer insulating film 10F, the via hole 11F and the pad opening 14F, the upper wiring 15F, the conductive barrier A film 29F is formed in this order.
  • the surface protective film 17F is formed by the plasma CVD method, and when the opening 18F is formed by photolithography and etching, an image sensor 51F shown in FIG. 37 is obtained.
  • the number and shape of the vias 26F (via holes 25F) in the image sensor 1F can be appropriately changed as long as the upper wiring 15F is electrically connected to the electrode pad 12F through the vias 26F.
  • a via hole 61F and a via 62F shown in FIGS. 39A and 39B As specific modifications of the via hole 25F and the via 26F, a via hole 61F and a via 62F shown in FIGS. 39A and 39B, a via hole 71F and a via 72F shown in FIGS. 40A and 40B, a via hole 81F and a via shown in FIGS. 41A and 41B are used. 82F, and via hole 91F and via 92F shown in FIGS. 42A and 42B.
  • a plurality of via holes 61F are formed in the interlayer insulating film 2F between the electrode pad 12F and the pad opening 14F facing the electrode pad 12F.
  • the plurality of via holes 61F are arranged at equal intervals in a square shape in plan view along the periphery of the pad opening 14F.
  • Each via hole 61F is formed in a circular shape in plan view.
  • the inner diameter of each via hole 61F is, for example, 0.5 ⁇ m or less.
  • a via 62F made of the same material (tungsten) as the lower electrode 6F is formed without a gap. Thereby, the lower end 64F of the via 62F is connected to the electrode pad 12F, and the upper surface 63F of the via 62F is exposed in the pad opening 14F.
  • a via hole 71F is formed in the interlayer insulating film 2F between the electrode pad 12F and the pad opening 14F facing the electrode pad 12F.
  • the via hole 71F has a quadrangular annular shape in plan view, and only one via hole 71F is arranged so that each side thereof is parallel to each edge of the pad opening 14F.
  • a via 72F made of the same material (tungsten) as the lower electrode 6F is formed without a gap. Thereby, the lower end 74F of the via 72F is connected to the electrode pad 12F, and the upper surface 73F of the via 72F is exposed in the pad opening 14F.
  • a plurality of via holes 81F are formed in the interlayer insulating film 2F between the electrode pad 12F and the pad opening 14F facing the electrode pad 12F.
  • the plurality of via holes 81F are arranged in a matrix in the pad opening 14F.
  • Each via hole 81F is formed in a square shape in plan view.
  • the inner diameter (length of one side) of each via hole 81F is, for example, 0.5 ⁇ m or less.
  • a via 82F made of the same material (tungsten) as the lower electrode 6F is formed without a gap. Thereby, the lower end 84F of the via 82F is connected to the electrode pad 12F, and the upper surface 83F of the via 82F is exposed in the pad opening 14F.
  • a plurality of via holes 91F are formed in the interlayer insulating film 2F between the electrode pad 12F and the pad opening 14F facing the electrode pad 12F.
  • the plurality of via holes 91F are formed in a straight line shape in plan view at an equal interval in parallel to one edge of the pad opening 14F.
  • the width of each via hole 91F is, for example, 0.5 ⁇ m or less.
  • a via 92F made of the same material (tungsten) as the lower electrode 6F is formed without a gap. Thereby, the lower end 94F of the via 92F is connected to the electrode pad 12F, and the upper surface 93F of the via 92F is exposed in the pad opening 14F.
  • FIG. 43 is a schematic cross-sectional view of an image sensor according to an embodiment of the seventh invention of the present invention. In FIG. 43, only the portion made of the metal material is hatched, and the hatching for the other portions is omitted.
  • An image sensor 1G as an example of a photoelectric conversion device includes a semiconductor substrate (not shown).
  • a semiconductor element such as a MISFET (Metal Insulator Semiconductor Field Effect Transistor) is formed on the semiconductor substrate.
  • Interlayer insulating films 2G to 5G are stacked on the semiconductor substrate.
  • Interlayer insulating films 2G-5G are made of, for example, silicon oxide (SiO 2 ).
  • a sensor formation region 50G and a pad formation region 51G are set on the semiconductor substrate.
  • the pad formation region 51G is formed in an annular shape surrounding the sensor formation region 50G.
  • a plurality of lower electrodes 6G are arranged in a matrix on the uppermost interlayer insulating film 2G.
  • the lower electrode 6G is made of tungsten (W).
  • the lower electrode 6G is formed in a square shape in plan view. The thickness of the lower electrode 6G is not less than 0.2 ⁇ m and not more than 0.5 ⁇ m.
  • a light absorption layer 7G having a rectangular shape in plan view is formed so as to cover all the lower electrodes 6G at once.
  • the light absorption layer 7G is made of CIGS and exhibits p-type conductivity.
  • the thickness of the light absorption layer 7G is 1.0 ⁇ m or more and 1.4 ⁇ m or less.
  • each area of the rectangular shape in plan view having a certain area centered on each lower electrode 6G is used for reading one pixel.
  • the upper surface of the light absorption layer 7G is covered with the high-resistance buffer layer 8G except for the peripheral edge.
  • the high resistance buffer layer 8G is made of cadmium sulfide (CdS).
  • the thickness of the high resistance buffer layer 8G is, for example, 0.05 ⁇ m.
  • a transparent conductive film 9G is formed so as to cover the entire upper surface of the high resistance buffer layer 8G.
  • the transparent conductive film 9G is made of light-transmitting zinc oxide (ZnO), and is given conductivity by adding an n-type impurity (for example, P (phosphorus) or As (arsenic)).
  • the thickness of the transparent conductive film 9G is, for example, 0.6 ⁇ m.
  • the side surface 91G of the transparent conductive film 9G is formed to have a cross-sectional shape that is inclined so as to approach the side surface 71G of the light absorption layer 7G as it approaches the lower end, and is recessed downward (inner side).
  • the lower end of the side surface 91G is continuous with the periphery of the high resistance buffer layer 8G.
  • the upper end of the side surface 91G is located slightly inside the side surface 71G of the light absorption layer 7G.
  • an interlayer insulating film 10G is formed so as to straddle them.
  • the interlayer insulating film 10G is made of silicon nitride (SiN).
  • the thickness of the interlayer insulating film 10G is, for example, 0.4 ⁇ m.
  • a plurality of via holes 11G are formed through the interlayer insulating film 10G.
  • the via holes 11G are provided, for example, in two rows at intervals along the periphery of the transparent conductive film 9G.
  • wiring 12G is formed between the uppermost interlayer insulating film 2G and the lower interlayer insulating film 3G at a position facing each lower electrode 6G.
  • the lower electrode 6G and the wiring 12G facing the lower electrode 6G are electrically connected by a via 13G penetrating the interlayer insulating film 2G.
  • the via 13G is made of tungsten and is formed integrally with the lower electrode 6G.
  • a capacitor upper electrode 14G is formed at a position facing each wiring 12G.
  • the wiring 12G and the capacitor upper electrode 14G opposed thereto are electrically connected by a via 15G penetrating the interlayer insulating film 3G.
  • the via 15G is made of tungsten.
  • a capacitor lower electrode 16G is formed between the interlayer insulating film 4G and the underlying interlayer insulating film 5G so as to face all the capacitor upper electrodes 14G at once.
  • a capacitor element having an MIM (Metal-Insulator-Metal) structure in which the interlayer insulating film 4G as a capacitor film is sandwiched between the capacitor upper electrode 14G and the capacitor lower electrode 16G is formed for each pixel. ing. For each pixel, the lower electrode 6G and the capacitor upper electrode 14G of the MIM capacitor are electrically connected.
  • MIM capacitor Metal-Insulator-Metal
  • the relay electrode 17G is formed on the uppermost interlayer insulating film 2G.
  • the relay electrode 17G is made of tungsten.
  • a wiring 18G is formed between the interlayer insulating film 2G and the underlying interlayer insulating film 3G at a position facing the relay electrode 17G.
  • the relay electrode 17G and the wiring 18G facing the relay electrode 17G are electrically connected by a plurality of vias 19G penetrating the interlayer insulating film 2G.
  • the via 19G is made of tungsten and is formed integrally with the relay electrode 17G.
  • a connection opening 20G having a substantially square shape in plan view is formed at a position facing the relay electrode 17G in the interlayer insulating film 10G.
  • the connection opening 20G penetrates the interlayer insulating film 10G in the thickness direction. Thereby, the surface of the relay electrode 17G is exposed in the connection opening 20G.
  • An upper electrode 21G is provided on the interlayer insulating film 10G.
  • One end of the upper electrode 21G is disposed on the peripheral edge of the transparent conductive film 9G, enters into the via hole 11G formed in the interlayer insulating film 10G, and is connected to the transparent conductive film 9G in the via hole 11G.
  • the other end of the upper electrode 21G enters the connection opening 20G and is connected to the relay electrode 17G in the connection opening 20G.
  • the thickness of the upper electrode 21G is, for example, not less than 0.7 ⁇ m and not more than 1.0 ⁇ m.
  • a surface protective film 22G is formed on the outermost surface of the image sensor 1G.
  • the surface protective film 22G is made of, for example, silicon nitride.
  • the thickness of the surface protective film 22G is, for example, 1.2 ⁇ m.
  • a pad opening 23G is formed at a position facing the connection opening 20G to expose a portion of the upper electrode 21G that has entered the connection opening 20G as a bonding pad 26G.
  • the pad opening 23G is formed so that its cross-sectional shape forms a wineglass shape as a whole. Specifically, the upper portion of the pad opening 23G forms a tapered portion 24G inclined in an arc shape that bulges outward so that the interval between the side surfaces becomes smaller toward the lower side. The lower portion of the pad opening 23G is continuous with the lower end of the tapered portion 24G, and forms a through portion 25G that penetrates the surface protective film 22G in the film thickness direction.
  • FIG. 44A to 44N are schematic cross-sectional views sequentially showing manufacturing steps of the image sensor shown in FIG. 44A to 44N, hatching is given only to the portion made of the metal material, and hatching is not given to other portions.
  • an interlayer insulating film 5G, a capacitor lower electrode 16G, an interlayer insulating film 4G, a capacitor upper electrode 14G, an interlayer insulating film are formed on a semiconductor substrate (not shown).
  • 3G, via 15G, wirings 12G and 18 and interlayer insulating film 2G are formed in this order.
  • via holes 30G penetrating the interlayer insulating film 2G are formed on each wiring 12G, and via holes 31G penetrating the interlayer insulating film are formed on the wiring 18G.
  • tungsten which is the material of the lower electrode 6G, the vias 13G, 19G, and the relay electrode 17G, is deposited in the via holes 30G, 31 and on the interlayer insulating film 2G by the CVD method.
  • Layer 32G is formed.
  • a resist pattern 33G that selectively covers only the portions that become the lower electrode 6G and the relay electrode 17G is formed on the tungsten deposition layer 32G by photolithography.
  • the portion exposed from the resist pattern 33G in the tungsten deposition layer 32G is removed by dry etching using the resist pattern 33G as a mask.
  • dry etching a mixed gas of sulfur hexafluoride (SF 6 ) and argon (Ar) is used.
  • SF 6 sulfur hexafluoride
  • Ar argon
  • a CIGS film 34G is formed on the interlayer insulating film 2G, the lower electrode 6G, and the relay electrode 17G by the MBE method.
  • a cadmium sulfide film 35G is formed on the CIGS film 34G by the CBD method.
  • a zinc oxide film 36G is formed on the cadmium sulfide film 35G by sputtering.
  • a resist pattern 37G is formed on the zinc oxide film 36G by photolithography.
  • the resist pattern 37G is opposed to a portion to be the light absorption layer 7G in the CIGS film 34G.
  • the zinc oxide film 36G and the cadmium sulfide film 35G are selectively removed by wet etching with hydrofluoric acid (HF).
  • HF hydrofluoric acid
  • the wet etching is continued for a predetermined time after the portion of the zinc oxide film 36G that does not face the resist pattern 37G is removed. Thereby, the zinc oxide film 36G is also removed from below the peripheral edge of the resist pattern 37G.
  • the zinc oxide film 36G and the cadmium sulfide film 35G become the transparent conductive film 9G and the high-resistance buffer layer 8G, respectively, and a curved side surface 91G of the transparent conductive film 9G is obtained.
  • the CIGS film 34G is selectively removed by dry etching using the resist pattern 37G as a mask while leaving the resist pattern 37G, as shown in FIG. 44J.
  • the CIGS film 34G is left only in the portion facing the resist pattern 37G.
  • the CIGS film 34G becomes the light absorption layer 7G, and the relay electrode 17G is exposed on the interlayer insulating film 2G.
  • the resist pattern 37G is removed.
  • interlayer insulation is performed by plasma CVD so as to cover the portion of interlayer insulating film 2G exposed from light absorption layer 7G, the peripheral edge of light absorption layer 7G, and transparent conductive film 9G.
  • a film 10G is formed.
  • a resist pattern having openings for selectively exposing portions where via holes 11G and connection openings 20G are to be formed is formed on interlayer insulating film 10G by photolithography.
  • a via hole 11G penetrating the interlayer insulating film 10G is formed as shown in FIG. 44L.
  • a connection opening 20G penetrating the interlayer insulating film 10G is formed.
  • an aluminum film 38G made of aluminum is formed on the interlayer insulating film 10G by sputtering.
  • the aluminum film 38G is also formed in the via hole 11G and the connection opening 20G.
  • the via hole 11G and the connection opening 20G are filled with the aluminum film 38G.
  • a resist pattern that covers a portion to be the upper electrode 21G is formed on the aluminum film 38G by photolithography.
  • the aluminum film 38G is selectively removed by dry etching using the resist pattern as a mask, and the aluminum film 38G is processed into the upper electrode 21G as shown in FIG. 44N.
  • the surface protective film 22G is formed on the upper electrode 21G and the interlayer insulating film 10G at a temperature of 200 ° C. or less by the plasma CVD method.
  • the light absorption layer 7G, the high-resistance buffer layer 8G, and the transparent conductive film 9G are formed.
  • the pad formation region 51G they are not formed.
  • a step D substantially equal to the thickness (for example, 1 ⁇ m or more) of the light absorption layer 7G, the high-resistance buffer layer 8G, and the transparent conductive film 9G occurs between the sensor formation region 50G and the pad formation region 51G.
  • a resist pattern 39G having a resist opening 40G that exposes a portion where the pad opening 23G shown in FIG. 43 is to be formed is formed on the surface protective film 22G.
  • the resist pattern 39G is formed by spin-coating a resist on the surface protective film 22G and selectively removing the resist after curing the resist. Therefore, the surface of the resist pattern 39G is a flat surface. Since a step D is formed between the sensor formation region 50G and the pad formation region 51G on the surface of the surface protective film 22G, the resist pattern 39G in the sensor formation region 50G has a thickness corresponding to the step D. It becomes smaller than the thickness of the resist pattern 39G in the formation region 51G.
  • a portion exposed from the resist opening 40G in the surface protective film 22G is isotropically etched.
  • the surface protective film 22G is removed so that the lower part of the resist pattern 39G facing the resist opening 40G has an arcuate cross section.
  • the arc-shaped portion forms a tapered portion 24G that is inclined so that the interval between the side surfaces becomes smaller toward the lower side.
  • Such a tapered portion 24G uses, for example, an etching apparatus (model number: TCE-2802) manufactured by Tokyo Ohka Kogyo Co., Ltd. Pressure: 0.3 to 1.5 Torr Output: 100-500W He (helium) gas flow rate: 10 to 100 ccm SF 6 (sulfur hexafluoride) gas flow rate: 10-100ccm Can be formed under the following conditions.
  • anisotropic etching using the resist pattern 39G as a mask selects a portion of the surface protective film 22G that faces the resist opening 40G and the stacking direction as shown in FIG. 44R.
  • the through portion 25G is formed.
  • the pad opening 23G which consists of the taper part 24G and the penetration part 25G is formed. Since the thickness of the portion of the surface protection film 22G where the penetrating portion 25G is to be formed (the portion facing the resist opening 40G and its stacking direction) is smaller than the thickness of the resist pattern 39G in the sensor formation region 50G. Even if the thickness of the resist pattern 39G in the formation region 50G is small, the surface protective film 22G is not exposed from the resist pattern 39G.
  • the resist pattern 39G is removed, whereby the image sensor 1G shown in FIG. 43 is obtained.
  • a method for forming a pad opening in the surface protection film 22G a problem in a case where only one of anisotropic etching and isotropic etching is applied will be described.
  • the light absorption layer 7G and the transparent conductive film 9G are formed in the sensor formation region 50G, and the light absorption layer 7G and the transparent conductive film 9G are not formed in the pad formation region 51G.
  • the surface protective film 22G there is a step substantially equal to the thickness of the light absorption layer 7G and the transparent conductive film 9G (for example, 1.0 ⁇ m or more) between the sensor formation region 50G and the pad formation region 51G. Has occurred.
  • the resist pattern when anisotropically etching the surface protective film 22G is formed by spin-coating a resist on the surface protective film 22G and selectively removing the resist after curing the resist. Therefore, the surface of the resist pattern is a flat surface. Since a step is generated between the sensor formation region 50G and the pad formation region 51G on the surface of the surface protective film 22G, the resist pattern thickness in the sensor formation region 50G is the pad formation region 51G corresponding to the step. It becomes smaller than the thickness of the resist pattern.
  • the resist pattern Since the pad opening is formed in the pad forming region 51G, the resist pattern has an opening for exposing the surface protective film 22G in a portion having a relatively large thickness on the pad forming region 51G. Therefore, when anisotropic etching is employed as the etching method for the surface protective film 22G, the particles incident on the surface of the resist pattern have larger energy than the particles incident on the surface of the surface protective film 22G through the opening of the resist pattern. Have As a result, the resist pattern is greatly reduced until the exposed portion of the surface protective film 22G is removed from the resist pattern (until the pad opening is formed), and surface protection is performed in the sensor formation region 50G. The film 22G may be exposed to cause damage.
  • the surface protective film 22G is formed by a plasma CVD (Chemical Vapor Deposition) method at 200 ° C. or lower. As a result, the surface protective film 22G with stable quality is not formed.
  • isotropic etching such as wet etching as a method of etching the surface protective film 22G for forming the pad opening. It is done.
  • wet etching since the film quality of the surface protective film 22G is not stable, it is difficult to control the etching amount of the surface protective film 22G with high precision by wet etching.
  • the portion exposed from the resist opening 40G in the surface protective film 22G is etched by isotropic etching.
  • a tapered portion 24G dug down from the surface is formed in the surface protective film 22G.
  • a through portion 25G penetrating the surface protective film 22G from the bottom surface of the tapered portion 24G is formed by anisotropic etching, and a pad opening 23G for selectively exposing the upper electrode 21G is formed in the surface protective film 22G.
  • the amount of etching by isotropic etching is small, and the time for performing isotropic etching is shortened, so that the film loss of the resist pattern 39G can be reduced.
  • the surface protective film 22G can be prevented from being exposed due to the reduction of the resist pattern 39G above the light absorption layer 7G, the high resistance buffer layer 8G, and the transparent conductive film 9G, and the surface protective film 22G is damaged by etching. It can be prevented from occurring. Therefore, the pad opening 23G for selectively exposing the upper electrode 21G to the surface protective film 22G can be formed without causing damage to the surface protective film 22G due to etching.
  • the portion of the surface protective film 22G where the through portion 25G is formed can be thinned to reduce the etching amount by anisotropic etching. Since it is not necessary to perform the etching until the upper electrode 21G is exposed, precise control of the etching amount by isotropic etching is unnecessary. Therefore, the tapered portion 24G can be easily formed, and as a result, the pad opening 23G can be easily formed.
  • the surface protective film 22G is formed at a low temperature of 200 ° C. or lower. Therefore, since the transparent conductive film 9G made of zinc oxide (ZnO) is not exposed to a temperature exceeding 200 ° C., deterioration of the transparent conductive film 9G due to heat can be prevented.
  • the light absorption layer 7G made of CIGS collectively covers the plurality of lower electrodes 6G arranged on the interlayer insulating film 2B with a space therebetween. That is, since the light absorption layer 7G is not cut for each pixel, the sensitivity variation between the pixels is not affected by the damage caused by the dry etching as in the first embodiment.
  • the pixel aperture ratio (pn junction area / pixel area) can be set to 100% as in the first embodiment. Thereby, a lot of carriers can be generated even with weak light, and a dramatic improvement in sensitivity can be achieved. Further, since no groove for separating the light absorption layer 7G is formed, no shrinkage occurs when the transparent conductive film 7B is formed. Therefore, the deterioration of the transparent conductive film 9G with time can be prevented, and the reliability can be improved.
  • FIG. 45 is a schematic plan view of an image sensor according to an embodiment of the eighth invention of the present invention.
  • 46 is a schematic cross-sectional view of the image sensor taken along section line II-II shown in FIG. In FIG. 46, only the portion made of the metal material is hatched, and the hatching for the other portions is omitted.
  • An image sensor 1H as an example of a photoelectric conversion device includes a semiconductor substrate (not shown) as its base.
  • a semiconductor element such as a MISFET (Metal Insulator Semiconductor Field Effect Transistor) is formed on the semiconductor substrate.
  • Interlayer insulating films 2H and 3H are stacked on the semiconductor substrate. Interlayer insulating films 2H and 3H are made of, for example, silicon oxide (SiO 2 ).
  • a sensor formation region 50H and an annular pad formation region 51H surrounding it are set.
  • a plurality of lower electrodes 4H are arranged in a matrix on the uppermost interlayer insulating film 2H.
  • the lower electrode 4H is made of tungsten (W).
  • the lower electrode 4H is formed in a square shape in plan view.
  • the length of one side in plan view of the lower electrode 4H is, for example, not less than 2.0 ⁇ m and not more than 3.3 ⁇ m when the pitch is 7.5 ⁇ m.
  • the thickness of the lower electrode 4H is not less than 0.2 ⁇ m and not more than 0.4 ⁇ m.
  • an equal interval S BE ( ⁇ T LAL ⁇ 3) set to be not less than three times the thickness T LAL of the light absorption layer 5H described below. Is open.
  • a light absorption layer 5H having a square shape in plan view is formed so as to cover all the lower electrodes 4H at once.
  • the light absorption layer 5H is integrally formed on a rectangular region where the lower electrode 4H is formed on the interlayer insulating film 2H and a rectangular annular region having a constant width around the region.
  • the light absorption layer 5H is made of CIGS and exhibits p-type conductivity.
  • the thickness T LAL of the light absorption layer 5H is not less than 1.0 ⁇ m and not more than 1.4 ⁇ m.
  • each area of the rectangular shape in plan view having a constant area centered on each lower electrode 4H is used for reading one pixel.
  • the pixel pitch P PIX which is the width of this region is not less than 5 ⁇ m and not more than 10 ⁇ m.
  • the upper surface of the light absorption layer 5H is covered with the high-resistance buffer layer 6H except for the peripheral edge.
  • the high resistance buffer layer 6H is made of cadmium sulfide (CdS).
  • the thickness of the high resistance buffer layer 6H is, for example, 0.05 ⁇ m.
  • a transparent conductive film 7H is formed so as to cover the entire upper surface of the high resistance buffer layer 6H.
  • the transparent conductive film 7H is made of zinc oxide (ZnO) having optical transparency, and is given conductivity by adding an n-type impurity (for example, Al 2 O 3 (alumina)).
  • the thickness of the transparent conductive film 7H is, for example, 0.6 ⁇ m.
  • the side surface 53H of the transparent conductive film 7H is formed to have a curved cross-sectional shape that is inclined so as to approach the side surface 53H of the light absorption layer 5H as it approaches the lower end, and is recessed downward (inner side).
  • the lower end of the side surface 53H is continuous with the periphery of the high resistance buffer layer 6H.
  • the upper end of the side surface 53H is located inside the horizontal direction distance E BU with respect to the side surface 53H of the light absorption layer 5H.
  • the horizontal distance E BU is not less than 5 ⁇ m and not more than 10 ⁇ m.
  • the relay electrode 8H is formed on the uppermost interlayer insulating film 2H.
  • the relay electrode 8H is made of the same material (tungsten) as the lower electrode 4H.
  • the relay electrode 8H is formed in a square shape in plan view.
  • the length of one side in plan view of the relay electrode 8H is not less than 60 ⁇ m and not more than 120 ⁇ m.
  • the thickness of the relay electrode 8H is not less than 0.2 ⁇ m and not more than 0.4 ⁇ m.
  • a protective film 9H is formed on the uppermost interlayer insulating film 2H so as to cover the peripheral edge of the relay electrode 8H.
  • the protective film 9H includes a lower first protective film 91H and an upper second protective film 92H.
  • the first protective film 91H is made of silicon oxide (SiO 2 ) and covers the periphery of the relay electrode 8H.
  • the side surface 93H of the first protective film 91H is formed in a curved cross-sectional shape so as to be recessed downward (inner side) as it approaches the lower end.
  • the thickness of the first protective film 91H is about 2000 mm.
  • the second protective film 92H is made of silicon nitride (SiN) and is formed on the first protective film 91H.
  • the side surface 94H of the second protective film 92H is formed in a planar shape perpendicular to the surface of the interlayer insulating film 2H, and the lower end thereof is continuous with the upper end of the side surface 93H of the first protective film 91H.
  • the thickness of the second protective film 92H is about 2000 mm (the same as the thickness of the first protective film 91H).
  • an interlayer insulating film 10H is formed so as to straddle them. ing.
  • the interlayer insulating film 10H is made of silicon nitride (SiN).
  • the thickness of the interlayer insulating film 10H is, for example, 0.4 ⁇ m.
  • a plurality of via holes 11H are formed through the interlayer insulating film 10H on the peripheral edge of the transparent conductive film 7H.
  • the via holes 11H are provided, for example, in two rows at intervals along the periphery of the transparent conductive film 7H.
  • the interlayer insulating film 10H and the protective film 9H are formed with a pad opening 14H that continuously exposes a part of the relay electrode 8H as a pad 13H.
  • the depth of the pad opening 14H is not less than 5000 mm and not more than 6000 mm.
  • An upper electrode 15H is formed on the interlayer insulating film 10H so as to cover the entire periphery of the light absorbing layer 5H and the peripheral edge of the transparent conductive film 7H.
  • the upper electrode 15H is made of aluminum (Al).
  • An extension portion 16H extending toward the pad formation region 51H is integrally formed with the upper electrode 15H. The end of the extended portion 16H enters the pad opening 14H and is connected to the pad 13H (relay electrode 8H) in the pad opening 14H.
  • a surface protective film 17H is formed on the outermost surface of the image sensor 1H.
  • the surface protective film 17H is made of, for example, silicon nitride.
  • an opening 18H is formed at a position facing the pad opening 14H to expose a portion of the extended portion 16H of the upper electrode 15H that has entered the pad opening 14H.
  • a first wiring 19H is formed between the interlayer insulating film 2H and the underlying interlayer insulating film 3H at a position facing the relay electrode 8H.
  • first via holes 20H are formed in the interlayer insulating film 2H so as to penetrate in the facing direction (thickness direction of the interlayer insulating film 2H). Yes.
  • the inner diameter of the first via hole 20H is, for example, 0.4 ⁇ m.
  • the first via 21H made of the same material as that of the relay electrode 8H is formed integrally with the relay electrode 8H without a gap. Further, a barrier film 22H is interposed between the relay electrode 8H and the first via 21H and the interlayer insulating film 2H.
  • the barrier film 22H is made of titanium nitride (TiN).
  • the relay electrode 8H is electrically connected to the first wiring 19H opposed thereto via the first via 21H and the barrier film 22H.
  • a second wiring 23H is formed between the uppermost interlayer insulating film 2H and the lower interlayer insulating film 3H at a position facing each lower electrode 4H.
  • the second via hole 24H is formed through the interlayer insulating film 2H in the facing direction (the thickness direction of the interlayer insulating film 2H).
  • a second via 25H made of the same material as that of the lower electrode 4H is formed integrally with the lower electrode 4H without a gap.
  • each lower electrode 4H is electrically connected to the second wiring 23H facing the lower via 4H via the second via 25H.
  • the inner diameter of the second via hole 24H is, for example, 0.4 ⁇ m.
  • a barrier film 26H is interposed between the lower electrode 4H and the second via 25H and the interlayer insulating film 2H.
  • the barrier film 26H is made of titanium nitride (TiN).
  • the lower electrode 4H is electrically connected to the second wiring 23H opposed thereto via the second via 25H and the barrier film 26H.
  • 47A to 47S are schematic cross-sectional views sequentially showing manufacturing steps of the image sensor shown in FIG.
  • FIG. 48 is a diagram for explaining a resist pattern used in the manufacturing process. In FIGS. 47A to 47S, only portions made of a metal material are hatched, and hatching is not applied to other portions.
  • an interlayer insulating film 3H, a first wiring 19H, a second wiring 23H, and an interlayer insulating film 2H are formed in this order on a semiconductor substrate (not shown). Is done. Then, the first via hole 20H penetrating the interlayer insulating film 2H and the second via hole 24H penetrating the interlayer insulating film 2H are simultaneously formed on the first wiring 19H and the second wiring 23H by photolithography and etching, respectively. Is done.
  • a barrier film 27H is formed on the interlayer insulating film 2H by sputtering.
  • the barrier film 27H is made of a material (for example, titanium nitride) having an etching selectivity with respect to the TEOS film 29H (described later).
  • the barrier film 27H is also formed in the first via hole 20H and the second via hole 24H.
  • tungsten which is a material of the lower electrode 4H, the relay electrode 8H, the first via 21H, and the second via 25H, is deposited by the CVD method in the first via hole 20H and the second via hole 24H and on the interlayer insulating film 2H.
  • a tungsten deposition layer 28H is formed.
  • the thickness of the tungsten deposition layer 28H is 0.2 to 0.4 ⁇ m (2000 to 4000 mm) on the interlayer insulating film 2H.
  • a resist pattern 41H (see FIG. 48, see FIG. 48) that selectively covers only the portion that becomes the lower electrode 4H and the portion that becomes the relay electrode 8H on the tungsten deposition layer 28H by photolithography. 48, the portion covering the relay electrode 8H is omitted).
  • the portion exposed from the resist pattern 41H in the tungsten deposition layer 28H is removed by dry etching using the resist pattern 41H as a mask.
  • a mixed gas of sulfur hexafluoride (SF 6 ) and argon (Ar) is used.
  • the resist pattern 41H is removed. Thereafter, a TEOS film 29H is formed on the interlayer insulating film 2H so as to cover the lower electrode 4H and the relay electrode 8H by a CVD (Chemical Vapor Deposition) method using TEOS. Subsequently, the SiN film 30H is stacked on the TEOS film 29H by plasma CVD.
  • CVD Chemical Vapor Deposition
  • a resist pattern 45H is formed so as to selectively cover only the portion that becomes the second protective film 92H. Then, the portion exposed from the resist pattern 45H in the SiN film 30H is anisotropically etched and removed by dry etching using the resist pattern 45H as a mask.
  • dry etching for example, a gas having a selection ratio between the SiN film 30H and the TEOS film 29H (SiN film 30H / TEOS film 29H) of, for example, 1.5 or more, preferably 2 to 5 is used.
  • a gas such as CF 4 + O 2 (mixed gas of carbon tetrafluoride and oxygen) or SF 6 (sulfur hexafluoride) is used.
  • CF 4 + O 2 mixed gas of carbon tetrafluoride and oxygen
  • SF 6 sulfur hexafluoride
  • the resist pattern 45H is removed. Thereafter, the portion of the TEOS film 29H exposed from the second protective film 92H is isotropically etched and removed by wet etching using the second protective film 92H as an etching mask (hard mask). Hydrofluoric acid (HF) is used for the wet etching.
  • HF Hydrofluoric acid
  • the barrier film 27H since the barrier film 27H is formed on the interlayer insulating film 2H, the barrier film 27H serves as an etching stopper film, and contact between the etching solution (hydrofluoric acid) and the interlayer insulating film 2H is prevented.
  • the TEOS film 29H exposes the lower electrode 4H and becomes the first protective film 91H that covers the relay electrode 8H, and a curved side surface 93H of the first protective film 91H is obtained.
  • the portions of the barrier film 27H exposed from the lower electrode 4H and the protective film 9H are removed by dry etching (etchback).
  • Chlorine (Cl 2 ) -based gas is used for dry etching.
  • the barrier film 27H prevents the lower electrode 4H and the second via 25H from contacting the interlayer insulating film 2H, and the barrier film 26H, the relay electrode 8H and the first via 21H from the interlayer insulating film 2H. It becomes the barrier film 22H.
  • CIGS film 32H is formed on interlayer insulating film 2H and lower electrode 4H by the MBE method.
  • a cadmium sulfide film 33H is formed on the CIGS film 32H by the CBD method.
  • a zinc oxide film 34H is formed on the cadmium sulfide film 33H by sputtering.
  • a resist pattern 42H (see FIG. 48) is formed on the zinc oxide film 34H by photolithography.
  • the resist pattern 42H is opposed to a portion to be the light absorption layer 5H in the CIGS film 32H.
  • the zinc oxide film 34H and the cadmium sulfide film 33H are selectively removed by wet etching with hydrofluoric acid (HF).
  • HF hydrofluoric acid
  • the wet etching is continued for a predetermined time after the portion of the zinc oxide film 34H that does not face the resist pattern 42H is removed. Thereby, the zinc oxide film 34H is also removed from below the peripheral edge of the resist pattern 42H.
  • the zinc oxide film 34H and the cadmium sulfide film 33H become the transparent conductive film 7H and the high-resistance buffer layer 6H, respectively, and the curved side surface 53H of the transparent conductive film 7H is obtained.
  • the CIGS film 32H is selectively removed by dry etching using the resist pattern 42H as a mask while leaving the resist pattern 42H, as shown in FIG. 47M.
  • the CIGS film 32H is left only in the portion facing the resist pattern 42H. Thereby, the CIGS film 32H becomes the light absorption layer 5H. Thereafter, the resist pattern 42H is removed.
  • the interlayer insulating film 10H is formed.
  • a resist pattern having openings 43H (see FIG. 48) for selectively exposing portions where via holes 11H and pad openings 14H are to be formed is formed on interlayer insulating film 10H by photolithography.
  • a via hole 11H penetrating through the interlayer insulating film 10H is formed as shown in FIG. 47O.
  • a pad opening 14H that penetrates the interlayer insulating film 10H and the protective film 9H continuously is formed.
  • an aluminum film 35H made of aluminum is formed on the interlayer insulating film 10H by sputtering.
  • the aluminum film 35H is also formed in the via hole 11H and the pad opening 14H.
  • the via hole 11H is filled with the aluminum film 35H.
  • a resist pattern 44H (see FIG. 48) is formed on the aluminum film 35H by photolithography so as to cover a portion to be the upper electrode 15H.
  • the aluminum film 35H is selectively removed by dry etching using the resist pattern as a mask, and the aluminum film 35H is processed into the upper electrode 15H as shown in FIG. 47Q.
  • the surface protective film 17H is formed by plasma CVD, and when the opening 18H is formed by photolithography and etching as shown in FIG. 47S, the image sensor shown in FIG. 1H is obtained.
  • the light absorption layer 5H made of CIGS collectively covers the plurality of lower electrodes 4H disposed on the interlayer insulating film 2H at intervals. That is, since the light absorption layer 5H is not cut for each pixel, the sensitivity variation among the pixels is not affected by the damage caused by the dry etching as in the first embodiment.
  • the pixel aperture ratio (pn junction area / pixel area) can be set to 100% as in the first embodiment. Thereby, a lot of carriers can be generated even with weak light, and a dramatic improvement in sensitivity can be achieved. Further, since no groove for separating the light absorption layer 5H is formed, no shrinkage occurs when the transparent conductive film 7H is formed. Therefore, deterioration of the transparent conductive film 7H with time can be prevented, and reliability can be improved.
  • the manufacturing process is simpler than that of a conventional photoelectric conversion device, and the time and cost required for manufacturing can be reduced.
  • the TEOS film 29H and the SiN film 30H are formed so as to cover the relay electrode 8H (FIG. 47E).
  • the CIGS film 32H is dry-etched in a state where the relay electrode 8H is covered with the protective film 9H, thereby forming the light absorption layer 5H.
  • the relay electrode 8H is not exposed to the etching gas during the dry etching of the CIGS film 32H. As a result, the relay electrode 8H that maintains a good surface state can be left on the interlayer insulating film 2H. Therefore, the strength of wire bonding can be improved.
  • the protective film 9H includes a first protective film 91H and a second protective film 92H having etching selectivity with respect to the first protective film 91H.
  • the TEOS film 29H is wet-etched using the second protective film 92H as a hard mask (FIG. 47G). Since the second protective film 92H (SiN), which has better adhesion to the TEOS film 29H than the resist mask, is used as a hard mask during wet etching, the adhesion between the TEOS film 29H and the second protective film 92H is improved. Can do.
  • the first protective film 91H can be formed by processing the TEOS film 29H protected by the second protective film 92H into an ideal shape.
  • the surface of the lower electrode 4H may be damaged by the etching gas during the etching.
  • the damage to the lower electrode 4H can be reduced by performing the wet etching as described above. Therefore, the surface state of the lower electrode 4H can be maintained well. As a result, it is possible to suppress a decrease in the reliability of the image sensor 1H.
  • the protective film 9H covering the relay electrode 8H is slightly etched by the dry etching gas of the CIGS film 32H, and becomes thinner than the time of formation. Therefore, the difference between the thickness of the interlayer insulating film 10H covering the transparent conductive film 7H and the total thickness of the protective film 9H and the interlayer insulating film 10H covering the relay electrode 8H is relatively small. Therefore, the etching time required for forming the pad opening 14H can be almost the same as the etching time required for forming the via hole 11H that does not need to etch the protective film 9H. As a result, damage to the transparent conductive film 7H due to etching can be reduced when the via hole 11H and the pad opening 14H are formed. Therefore, it is possible to suppress a decrease in the reliability of the image sensor 1H.
  • the protective film 9H is thinner than that formed, the total thickness of the protective film 9H and the interlayer insulating film 10H is reduced, so that the depth of the pad opening 14H can be reduced. Therefore, it is possible to form the upper electrode 15H with a good film property at the stepped portions inside and outside the pad opening 14H. Further, since the materials of the lower electrode 4H, the relay electrode 8H, the first via 21H, and the second via 25H are all the same, the lower electrode 4H, the relay electrode 8H, the first via 21H, and the second via 25H are formed in the same process. Can be formed.
  • the barrier film 27H formed in the step of FIG. 47B has an etching selectivity with respect to the TEOS film 29H
  • the barrier film 27H is used as an etching stopper film when the TEOS film 29H is wet-etched in the step of FIG. 47F. Can be used. Therefore, the process for forming the etching stopper film can be reduced. As a result, the time and cost required for production can be reduced.
  • the resist pattern 42H used for wet etching for processing the zinc oxide film 34H into the transparent conductive film 7H is dry for processing the CIGS film 32H into the light absorption layer 5H. It is also used for etching, and a mask (resist pattern) dedicated to the dry etching is not formed. Therefore, the manufacturing process of the image sensor 1H can be simplified.
  • the CIGS film 32H, the cadmium sulfide film 33H, and the zinc oxide film 34H are successively formed. Accordingly, the formation of the CIGS film 32H to the completion of the formation of the zinc oxide film 34H is completed in a short time, and the film quality of the CIGS film 32H, the cadmium sulfide film 33H, and the zinc oxide film 34H can be improved. Furthermore, since the pad opening 14H and the via hole 11H are formed in the same process (FIG. 47O), the number of masks required for forming them can be reduced as compared with the case where they are formed in separate processes. The image sensor 1H manufacturing process can be simplified.
  • each relay electrode 8H may be electrically connected to the first wiring 19H in a lump.
  • the upper electrode 15H can be inserted between the relay electrodes 8H adjacent to each other. Therefore, not only the upper surface of the relay electrode 8H but also the side surface of the relay electrode 8H can be brought into contact with the upper electrode 15H. Since the contact area between the relay electrode 8H and the upper electrode 15H increases, the adhesion of the upper electrode 15H to the relay electrode 8H can be improved.
  • FIG. 49 is a schematic plan view of the image sensor according to the first embodiment of the ninth invention of the present invention.
  • FIG. 50 is a schematic cross-sectional view of the image sensor taken along section line II-II shown in FIG. In FIG. 50, hatching is given only to a portion made of a metal material, and hatching is not given to other portions.
  • An image sensor 1I as an example of a photoelectric conversion device includes a semiconductor substrate (not shown) as its base.
  • a semiconductor element such as a MISFET (Metal Insulator Semiconductor Field Effect Transistor) is formed on the semiconductor substrate.
  • an interlayer insulating film 2I as an insulating layer and an interlayer insulating film 3I as a first interlayer insulating film are stacked.
  • Interlayer insulating films 2I and 3I are made of, for example, silicon oxide (SiO 2 ).
  • a sensor formation region 60I and an annular pad formation region 61I surrounding the sensor formation region 60I are set.
  • a plurality of lower electrodes 4I are arranged in a matrix on the uppermost interlayer insulating film 2I.
  • the lower electrode 4I is made of tungsten (W).
  • the lower electrode 4I is formed in a square shape in plan view.
  • the length of one side in the plan view of the lower electrode 4I is, for example, 2.0 ⁇ m or more and 3.3 ⁇ m or less in the case of a 7.5 ⁇ m pitch.
  • the thickness of the lower electrode 4I is not less than 0.2 ⁇ m and not more than 0.4 ⁇ m.
  • an equal interval S BE ( ⁇ T LAL ⁇ 3) set to be not less than three times the thickness T LAL of the light absorption layer 5I described below. Is open.
  • a light absorption layer 5I having a square shape in plan view is formed so as to cover all the lower electrodes 4I at once.
  • the light absorption layer 5I is integrally formed on a rectangular region where the lower electrode 4I is formed on the interlayer insulating film 2I and a square annular region having a constant width around the region.
  • the light absorption layer 5I is made of CIGS and exhibits p-type conductivity.
  • the thickness T LAL of the light absorption layer 5I is 1.0 ⁇ m or more and 1.4 ⁇ m or less.
  • each area of the rectangular shape in plan view having a constant area centered on each lower electrode 4I is used for reading one pixel.
  • the pixel pitch P PIX which is the width of this region is not less than 5 ⁇ m and not more than 10 ⁇ m.
  • the upper surface of the light absorption layer 5I is covered with the high resistance buffer layer 6I except for the peripheral edge thereof.
  • the high resistance buffer layer 6I is made of cadmium sulfide (CdS).
  • the thickness of the high resistance buffer layer 6I is, for example, 0.05 ⁇ m.
  • a transparent conductive film 7I is formed so as to cover the entire upper surface of the high resistance buffer layer 6I.
  • the transparent conductive film 7I is made of light-transmitting zinc oxide (ZnO), and is given conductivity by adding an n-type impurity (for example, Al 2 O 3 (alumina)).
  • the thickness of the transparent conductive film 7I is, for example, 0.6 ⁇ m.
  • the side surface 63I of the transparent conductive film 7I is formed to have a cross-sectional shape that is inclined so as to approach the side surface 62I of the light absorption layer 5I as it approaches the lower end, and to be depressed downward (inside).
  • the lower end of the side surface 63I is continuous with the periphery of the high resistance buffer layer 6I.
  • the upper end of the side surface 63I is located inward by the horizontal distance E BU with respect to the side surface 62I of the light absorption layer 5I.
  • the horizontal distance E BU is not less than 5 ⁇ m and not more than 10 ⁇ m.
  • a first wiring 8I is formed between the uppermost interlayer insulating film 2I and the lower interlayer insulating film 3I.
  • the first wiring 8I is made of aluminum (Al).
  • a test electrode 9I used for an open / short test of the lower electrode 4I is formed at a position facing the first wiring 8I.
  • the test electrode 9I is electrically connected to the lower electrode 4I through a predetermined test pattern (TEG: Test Element Group), and is made of the same material (tungsten) as the lower electrode 4I.
  • TAG Test Element Group
  • the thickness of the test electrode 9I is not less than 0.2 ⁇ m and not more than 0.4 ⁇ m.
  • a barrier film 10I is interposed between the test electrode 9I and the interlayer insulating film 2I.
  • the barrier film 10I is made of titanium nitride (TiN).
  • a protective film 11I is formed on the test electrode 9I.
  • the protective film 11I includes a lower first protective film 12I and an upper second protective film 13I.
  • the first protective film 12I is made of silicon oxide (SiO 2 ) and covers the entire surface of the test electrode 9I.
  • the side surface 64I of the first protective film 12I is formed in a curved cross-sectional shape so as to be recessed downward (inward) as it approaches the lower end.
  • the thickness of the first protective film 12I is about 2000 mm.
  • the second protective film 13I is made of silicon nitride (SiN) and is formed on the first protective film 12I.
  • the side surface 65I of the second protective film 13I is formed in a planar shape perpendicular to the surface of the interlayer insulating film 2I, and the lower end thereof is continuous with the upper end of the side surface 64I of the first protective film 12I.
  • the thickness of the second protective film 13I is about 2000 mm (the same as the thickness of the first protective film 12I).
  • a second interlayer insulating film is formed so as to straddle them.
  • An interlayer insulating film 14I is formed.
  • the interlayer insulating film 14I is made of silicon nitride (SiN).
  • the thickness of the interlayer insulating film 14I is, for example, 0.4 ⁇ m.
  • a plurality of via holes 15I are formed through the interlayer insulating film 14I.
  • the via holes 15I are provided, for example, in two rows at intervals along the periphery of the transparent conductive film 7I.
  • a pad opening 17I having a substantially square shape in plan view is formed at a position facing the first wiring 8I so as to expose a part of the first wiring 8I as the pad 16I.
  • the pad opening 17I passes through the interlayer insulating film 14I, the second protective film 13I, the first protective film 12I, the test electrode 9I, and the interlayer insulating film 2I continuously in the thickness direction.
  • the interlayer insulating film 2I, the test electrode 9I, the first protective film 12I, and the second protective film 13I are exposed on the side surface of the pad opening 17I.
  • the test electrode 9I in which the pad opening 17I is formed is a square ring in plan view surrounding the pad opening 17I.
  • the depth of the pad opening 17I is, for example, not less than 10,000 mm and not more than 20000 mm.
  • the upper electrode 18I is formed on the interlayer insulating film 14I so as to cover the entire periphery of the peripheral edge of the light absorption layer 5I and the transparent conductive film 7I.
  • the upper electrode 18I is made of aluminum (Al).
  • the upper electrode 18I is integrally formed with an extending portion 19I extending toward the pad forming region 61I. The end of the extended portion 19I enters the pad opening 17I and is connected to the pad 16I in the pad opening 17I.
  • a surface protective film 20I is formed on the outermost surface of the image sensor 1I.
  • the surface protective film 20I is made of, for example, silicon nitride.
  • an opening 21I is formed at a position facing the pad opening 17I to expose a portion of the extended portion 19I of the upper electrode 18I that has entered the pad opening 17I.
  • a second wiring 22I is formed between the uppermost interlayer insulating film 2I and the lower interlayer insulating film 3I at a position facing each lower electrode 4I.
  • a via hole 23I is formed through the interlayer insulating film 2I in the facing direction (the thickness direction of the interlayer insulating film 2I).
  • a via 24I made of the same material as that of the lower electrode 4I is formed integrally with the lower electrode 4I without any gap. Accordingly, each lower electrode 4I is electrically connected to the second wiring 22I facing the lower electrode 4I via the via 24I.
  • the inner diameter of the via hole 23I is, for example, 0.4 ⁇ m.
  • a barrier film 25I is interposed between the lower electrode 4I and the via 24I and the interlayer insulating film 2I.
  • the barrier film 25I is made of titanium nitride (TiN).
  • the lower electrode 4I is electrically connected to the second wiring 22I opposed thereto via the via 24I and the barrier film 25I.
  • 51A to 51S are schematic cross-sectional views sequentially showing manufacturing steps of the image sensor shown in FIG.
  • FIG. 52 is a diagram for explaining a resist pattern used in the manufacturing process. In FIGS. 51A to 51S, hatching is given only to the portion made of the metal material, and hatching is not given to other portions.
  • an interlayer insulating film 3I, a first wiring 8I, a second wiring 22I, and an interlayer insulating film 2I are formed in this order on a semiconductor substrate (not shown). Is done. A via hole 23I that penetrates the interlayer insulating film 2I is formed on the second wiring 22I by photolithography and etching.
  • a barrier film 26I is formed on the interlayer insulating film 2I by sputtering.
  • the barrier film 26I is made of a material (for example, titanium nitride) having an etching selectivity with respect to the TEOS film 28I (described later).
  • the barrier film 26I is also formed in the via hole 23I. Thereafter, tungsten, which is the material of the lower electrode 4I, the test electrode 9I, and the via 24I, is deposited in the via hole 23I and on the interlayer insulating film 2I by a CVD method, thereby forming a tungsten deposition layer 27I.
  • the thickness of the tungsten deposition layer 27I is 0.2 to 0.4 ⁇ m (2000 to 4000 mm) on the interlayer insulating film 2I.
  • a resist pattern 41I (see FIG. 52, see FIG. 52) that selectively covers only the portion that becomes the lower electrode 4I and the portion that becomes the test electrode 9I on the tungsten deposition layer 27I by photolithography.
  • a portion covering the test electrode 9I is omitted).
  • the portion exposed from the resist pattern 41I in the tungsten deposition layer 27I is removed by dry etching using the resist pattern 41I as a mask.
  • a mixed gas of sulfur hexafluoride (SF 6 ) and argon (Ar) is used.
  • the resist pattern 41I is removed.
  • the TEOS film 28I is formed on the interlayer insulating film 2I so as to cover the lower electrode 4I and the test electrode 9I by a CVD (Chemical Vapor Deposition) method using TEOS.
  • a SiN film 29I is stacked on the TEOS film 28I by plasma CVD.
  • a resist pattern 45I is formed so as to selectively cover only the portion that becomes the second protective film 13I. Then, by dry etching using the resist pattern 45I as a mask, a portion of the SiN film 29I exposed from the resist pattern 45I is anisotropically etched and removed.
  • the dry etching for example, selectivity to the SiN film 29I and the TEOS film 28I (SiN film 29I / TEOS film 28I) is, for example, a gas to be 2 or more, specifically, CF 4 + O 2 (tetrafluoride A gas such as a mixed gas of carbon and oxygen) is used. Thereby, the SiN film 29I becomes the second protective film 13I, and the planar side surface 65I of the second protective film 13I is obtained.
  • the resist pattern 45I is removed. Thereafter, the portion of the TEOS film 28I exposed from the second protective film 13I is isotropically etched and removed by wet etching using the second protective film 13I as an etching mask (hard mask). Hydrofluoric acid (HF) is used for the wet etching.
  • HF Hydrofluoric acid
  • the barrier film 26I since the barrier film 26I is formed on the interlayer insulating film 2I, the barrier film 26I serves as an etching stopper film, and contact between the etching solution (hydrofluoric acid) and the interlayer insulating film 2I is prevented. Thereby, the TEOS film 28I exposes the lower electrode 4I to become the first protective film 12I that covers the test electrode 9I, and the curved side surface 64I of the first protective film 12I is obtained.
  • the portion of the barrier film 26I exposed from the lower electrode 4I and the protective film 11I is removed by dry etching (etchback). Chlorine (Cl 2 ) -based gas is used for dry etching.
  • the barrier film 26I becomes the barrier film 25I that prevents the lower electrode 4I and the via 24I from contacting the interlayer insulating film 2I, and the barrier film 10I that prevents the test electrode 9I and the interlayer insulating film 2I from contacting each other.
  • a CIGS film 32I as a light absorbing material layer is formed on the interlayer insulating film 2I and the lower electrode 4I by the MBE method.
  • a cadmium sulfide film 33I is formed on the CIGS film 32I by the CBD method.
  • a zinc oxide film 34I as a transparent conductive material film is formed on the cadmium sulfide film 33I by sputtering.
  • a resist pattern 42I (see FIG. 52) is formed on the zinc oxide film 34I by photolithography.
  • the resist pattern 42I is opposed to a portion to be the light absorption layer 5I in the CIGS film 32I.
  • the zinc oxide film 34I and the cadmium sulfide film 33I are selectively removed by wet etching with hydrofluoric acid (HF) using the resist pattern 42I as a mask.
  • HF hydrofluoric acid
  • the wet etching is continued for a predetermined time after the portion of the zinc oxide film 34I that does not face the resist pattern 42I is removed. Thereby, the zinc oxide film 34I is also removed from below the peripheral edge of the resist pattern 42I.
  • the zinc oxide film 34I and the cadmium sulfide film 33I become the transparent conductive film 7I and the high-resistance buffer layer 6I, respectively, and the curved side surface 63I of the transparent conductive film 7I is obtained.
  • the CIGS film 32I is selectively removed by dry etching using the resist pattern 42I as a mask while leaving the resist pattern 42I, as shown in FIG. 51M.
  • the CIGS film 32I is left only in a portion facing the resist pattern 42I. Thereby, the CIGS film 32I becomes the light absorption layer 5I. Thereafter, resist pattern 42I is removed.
  • the interlayer insulating film 14I is formed.
  • a resist pattern having openings 43I for selectively exposing portions where via holes 15I and pad openings 17I are to be formed is formed on interlayer insulating film 14I by photolithography.
  • a via hole 15I penetrating through the interlayer insulating film 14I is formed as shown in FIG. 51O.
  • a pad opening 17I is formed through the interlayer insulating film 14I, the second protective film 13I, the first protective film 12I, the test electrode 9I, and the interlayer insulating film 2I.
  • an aluminum film 35I made of aluminum is formed on the interlayer insulating film 14I by sputtering.
  • the aluminum film 35I is also formed in the via hole 15I and the pad opening 17I.
  • the via hole 15I is filled with the aluminum film 35I.
  • a resist pattern 44I (see FIG. 52) is formed on the aluminum film 35I so as to cover a portion to be the upper electrode 18I by photolithography.
  • the aluminum film 35I is selectively removed by dry etching using the resist pattern as a mask, and the aluminum film 35I is processed into the upper electrode 18I as shown in FIG. 51Q.
  • the surface protective film 20I is formed by plasma CVD, and when the opening 21I is formed by photolithography and etching as shown in FIG. 51S, the image sensor shown in FIG. 1I is obtained.
  • the test electrode 9I for the open / short test of the lower electrode 4I is exposed in the pad opening 17I during the manufacturing of the image sensor 1I (step of FIG. 51O). . Therefore, by applying to the exposed test electrode 9I, a voltage can be applied to the lower electrode 4I via a test pattern such as TEG between the test electrode 9I and the lower electrode 4I. As a result, the insulation state of the lower electrode 4I can be measured even during the manufacturing of the image sensor 1I.
  • the lower electrode 4I is required before the completion of the image sensor 1I (during manufacture) in order to remove defective products at an early stage. It is possible to measure the insulation state. Further, the electrical connection between the upper electrode 18I and the pad 16I is not formed through the test electrode 9I, but the upper electrode 18I is in direct contact with the pad 16I exposed to the pad opening 17I. (FIG. 50).
  • the first wiring 8I used as the pad 16I is the interlayer insulating film 2I, the test electrode 9I, and the protective film 11I (the first protective film 12I and the second protective film) when the CIGS film 32I is dry-etched (step of FIG. 51M). Since it is covered with the protective film 13I), it is not exposed to the etching gas. Therefore, the state of the upper surface of the first wiring 8I exposed as the pad 16I in the pad opening 17I is maintained well even after the dry etching. Therefore, the upper electrode 18I can be connected to the pad 16I with good adhesion in the pad opening 17I. As a result, the electrical connection reliability between the upper electrode 18I and the pad 16I can be satisfactorily maintained.
  • the protective film 11I covering the test electrode 9I is formed in a step (steps of FIGS. 51E to 51G) executed prior to the step of forming the light absorption layer 5I by dry etching (step of FIG. 51M).
  • the CIGS film 32I is dry-etched with the test electrode 9I covered with the protective film 11I. Therefore, the test electrode 9I is not exposed to the etching gas during the dry etching of the CIGS film 32I.
  • damage to the test electrode 9I due to the etching gas can be reduced, and the disappearance of the test electrode 9I can be prevented. Therefore, the test electrode 9I can be reliably formed.
  • the protective film 11I includes a first protective film 12I and a second protective film 13I having etching selectivity with respect to the first protective film 12I, and in forming the lower first protective film 12I,
  • the TEOS film 28I is wet-etched using the second protective film 13I as a hard mask (step of FIG. 51G). Since the second protective film 13I (SiN), which has better adhesion to the TEOS film 28I than the resist mask, is used as a hard mask during wet etching, the adhesion between the TEOS film 28I and the mask can be improved. Therefore, as described above, even when the TEOS film 28I is much larger than the area protected by the mask, the mask peeling by the etching solution can be suppressed. As a result, the first protective film 12I can be formed by processing the TEOS film 28I protected by the second protective film 13I into an ideal shape.
  • the surface of the lower electrode 4I may be damaged by the etching gas during the etching.
  • damage to the lower electrode 4I can be reduced. Therefore, the surface state of the lower electrode 4I can be maintained well. As a result, it is possible to suppress a decrease in the reliability of the image sensor 1I.
  • the lower electrode 4I, the test electrode 9I and the via 24I can be formed in the same process. Therefore, it is possible to omit the step of polishing the deposited layer of the via material by the CMP method and the step of forming the film made of the material of the lower electrode by the sputtering method, which are necessary for manufacturing the conventional image sensor. This can also reduce the time and cost required for manufacturing. In addition, reliable connection between the lower electrode 4I and the via 24I can be achieved, and the reliability of electrical connection between the lower electrode 4I and the via 24I can be improved.
  • the light absorption layer 5I made of CIGS collectively covers the plurality of lower electrodes 4I arranged on the interlayer insulating film 2I at intervals. That is, since the light absorption layer 5I is not cut for each pixel, there is no variation in sensitivity between pixels as in the first embodiment. Further, since the light absorption layer 5I is not cut for each pixel, the pixel aperture ratio (pn junction area / pixel area) can be set to 100% as in the first embodiment. Thereby, a lot of carriers can be generated even with weak light, and a dramatic improvement in sensitivity can be achieved.
  • the resist pattern 42I used for wet etching for processing the zinc oxide film 34I into the transparent conductive film 7I is a dry pattern for processing the CIGS film 32I into the light absorption layer 5I. It is also used for etching, and a mask (resist pattern) dedicated to the dry etching is not formed. Therefore, the manufacturing process of the image sensor 1I can be simplified.
  • FIG. 53 is a schematic sectional view of an image sensor according to the second embodiment of the ninth invention of the present invention.
  • portions corresponding to the portions shown in FIGS. 49 and 50 are denoted by the same reference numerals as those portions. Also, in the following, detailed description of the parts denoted by the same reference numerals is omitted.
  • the lower electrode 4I, the test electrode 9I, and the via 24I are made of the same material (tungsten).
  • the lower electrode 4I and the test electrode 9I are the same.
  • Via 30I which consists of material (molybdenum) and connects each lower electrode 4I and the 2nd wiring 22I consists of material (tungsten) different from lower electrode 4I and electrode 9I for a test.
  • 54A to 54T are schematic cross-sectional views sequentially showing manufacturing steps of the image sensor shown in FIG.
  • the same processes as those in FIGS. 51A and 51B are performed in the same order, whereby the via 30I is formed in the via hole 23I and on the interlayer insulating film 2I.
  • Tungsten which is the material, is deposited, and a tungsten deposition layer 27I is formed.
  • the tungsten deposition layer 27I is polished by a CMP (Chemical Mechanical Polishing) method. Polishing of the tungsten deposition layer 27I is continued until the surface of the barrier film 26I is exposed. Thereby, as shown in FIG. 54C, the via 30I embedded in the via hole 23I is obtained.
  • molybdenum which is a material for the lower electrode 4I and the test electrode 9I, is deposited on the interlayer insulating film 2I by sputtering, thereby forming a molybdenum deposition layer 31I.
  • a resist pattern 41I see FIG. 52, in FIG. 52, the test electrode 9I is selectively covered by the photolithography by selectively covering only the portion to be the lower electrode 4I and the portion to be the test electrode 9I on the molybdenum deposition layer 31I. Is omitted).
  • FIGS. 54E to 54T the same processes as those in FIGS. 51D to 51S are performed in the same order, whereby the lower electrode 4I, the test electrode 9I, and the protective film 11I (first protective film 12I) are processed.
  • the second protective film 13I), the light absorption layer 5I, the high resistance buffer layer 6I, the transparent conductive film 7I, the interlayer insulating film 14I, the pad opening 17I, the upper electrode 18I, and the like are formed in this order.
  • an image sensor 51I shown in FIG. 53 is obtained.
  • FIG. 55 is a schematic plan view of the image sensor according to the first embodiment of the tenth aspect of the present invention.
  • 56 is a schematic cross-sectional view of the image sensor taken along section line II-II shown in FIG. In FIG. 56, hatching is given only to a portion made of a metal material, and hatching is not given to other portions.
  • An image sensor 1J as an example of a photoelectric conversion device includes a semiconductor substrate 2J.
  • the semiconductor substrate 2J is made of, for example, silicon (Si) or silicon carbide (SiC).
  • a semiconductor element (not shown) such as a MISFET (Metal Insulator Semiconductor Field Effect Transistor) is formed on the semiconductor substrate 2J.
  • Interlayer insulating films 3J to 6J are stacked on the semiconductor substrate 2J.
  • Interlayer insulating films 3J-6J are made of, for example, silicon oxide (SiO 2 ).
  • a sensor formation region 60J and an annular pad formation region 61J surrounding it are set.
  • a plurality of lower electrodes 7J are arranged in a matrix on the uppermost interlayer insulating film 3J.
  • the lower electrode 7J is made of tungsten (W).
  • the lower electrode 7J is formed in a square shape in plan view. An equal interval is provided between the lower electrodes 7J adjacent to each other.
  • a light absorption layer 8J having a rectangular shape in plan view is formed so as to cover all the lower electrodes 7J at once.
  • the light absorption layer 8J is made of CIGS (Cu (In, Ga) Se 2 ) and exhibits p-type conductivity.
  • each area of the rectangular shape in plan view having a certain area centered on each lower electrode 7J is used for reading one pixel.
  • the upper surface and side surfaces of the light absorption layer 8J are covered with the high resistance buffer layer 9J.
  • the high resistance buffer layer 9J is made of cadmium sulfide (CdS).
  • a transparent conductive film 10J is formed on the high resistance buffer layer 9J so as to cover the high resistance buffer layer 9J.
  • the transparent conductive film 10J goes from the upper surface to the side surface of the high-resistance buffer layer 9J, covers the entire upper surface and side surfaces of the high-resistance buffer layer 9J, and its peripheral edge is in contact with the surface of the interlayer insulating film 3J.
  • the transparent conductive film 10J is made of zinc oxide (ZnO) having optical transparency, and has a laminated structure of high-resistance i-type ZnO to which no impurity is added and ZnO to which conductivity is given by addition of an n-type impurity. (Stacked structure of iZnO / nZnO from the light absorption layer 8J side).
  • wirings 11J are formed at positions facing the respective lower electrodes 7J.
  • via holes 12J are formed in the interlayer insulating film 3J so as to penetrate in the facing direction (thickness direction of the interlayer insulating film 3J).
  • a via 13J made of the same material as that of the lower electrode 7J is formed integrally with the lower electrode 7J without any gap. Thereby, each lower electrode 7J is electrically connected to the wiring 11J facing it via the via 13J.
  • a capacitor upper electrode 14J is formed between the interlayer insulating film 4J and the underlying interlayer insulating film 5J at a position facing each wiring 11J.
  • the wiring 11J and the capacitor upper electrode 14J facing the wiring 11J are electrically connected by a via 15J penetrating the interlayer insulating film 4J.
  • the via 15J is made of tungsten.
  • a capacitor lower electrode 16J is formed between the interlayer insulating film 5J and the underlying interlayer insulating film 6J so as to face all the capacitor upper electrodes 14J at once.
  • a capacitor element having an MIM (Metal-Insulator-Metal) structure in which the interlayer insulating film 5J as a capacitor film is sandwiched between the capacitor upper electrode 14J and the capacitor lower electrode 16J is formed for each pixel. ing. For each pixel, the lower electrode 7J and the capacitor upper electrode 14J of the MIM capacitor are electrically connected.
  • a plurality of pad wirings 17J are formed at an interval from each other between the uppermost interlayer insulating film 3J and the lower interlayer insulating film 4J.
  • the plurality of pad wirings 17J includes one upper electrode pad wiring 70J, and the remaining pad wirings 17J are electrically connected to the semiconductor elements formed on the semiconductor substrate 2J.
  • the wirings 11J and 14J and the pad wiring 17J are made of the same material, for example, a metal material containing aluminum (Al).
  • an opening 18J exposing a part of each pad wiring 17J is formed.
  • An upper electrode 19J is provided on the uppermost interlayer insulating film 3J.
  • One end of the upper electrode 19J is disposed on the peripheral edge of the transparent conductive film 10J, extends toward the upper electrode pad wiring 70J, and the other end enters the opening 18J and is connected to the upper electrode pad wiring 70J. Yes.
  • an opening (not shown) for exposing a part of each semiconductor element pad wiring 71J is formed. Then, as shown in FIG. 55, a pad electrode 20J is formed on a portion exposed through each opening of the semiconductor element pad wiring 71J. The peripheral edge of the pad electrode 20J runs over the uppermost interlayer insulating film 3J.
  • the upper electrode 19J and the pad electrode 20J are made of a metal material containing aluminum.
  • a surface protective film 21J is formed on the outermost surface of the image sensor 1J.
  • the surface protective film 21J is made of, for example, silicon nitride (SiN).
  • pad openings 24J and 25J for exposing the upper electrode 19J or the pad electrode 20J as bonding pads 22J and 23J are formed at positions facing the respective pad wirings 17J. Wires (not shown) for electrical connection with leads and the like are bonded to the bonding pads 22J and 23J.
  • FIGS. 57A to 57L are schematic cross-sectional views sequentially showing manufacturing steps of the image sensor shown in FIG.
  • FIGS. 57A to 57N only the portions made of the metal material are hatched, and the hatching of the other portions is omitted.
  • an interlayer insulating film 6J, a capacitor lower electrode 16J, an interlayer insulating film 5J, a capacitor upper electrode 14J, an interlayer insulating film 4J, and a via 15J are formed on the semiconductor substrate 2J. Are formed in this order.
  • the wiring 11J and the pad wiring 17J are formed on the interlayer insulating film 4J.
  • an interlayer insulating film 3J is formed, and via holes 12J penetrating the interlayer insulating film 3J are formed on each wiring 11J by photolithography and etching.
  • tungsten which is a material of the lower electrode 7J and the via 13J, is deposited in the via hole 12J and on the interlayer insulating film 3J by a CVD (Chemical Vapor Deposition) method. Then, the tungsten deposition layer 31J is formed. Thereafter, as shown in FIG. 57C, a resist pattern 41J that selectively covers only a portion that becomes the lower electrode 7J is formed on the tungsten deposition layer 31J by photolithography.
  • CVD Chemical Vapor Deposition
  • the portion exposed from the resist pattern 41J in the tungsten deposition layer 31J is removed by dry etching using the resist pattern 41J as a mask.
  • dry etching a mixed gas of sulfur hexafluoride (SF 6 ) and argon (Ar) is used.
  • SF 6 sulfur hexafluoride
  • Ar argon
  • a CIGS film 32J is formed on the interlayer insulating film 3J and the lower electrode 7J by MBE (Molecular Beam Epitaxy).
  • a resist pattern (not shown) that selectively covers only the portion that becomes the light absorption layer 8J is formed on the CIGS film 32J by photolithography.
  • a light absorption layer 8J covering all the lower electrodes 7J is obtained. Thereafter, the resist pattern is removed.
  • a high-resistance buffer layer 9J is formed on the upper surface and side surfaces of the light absorption layer 8J by a CBD (Chemical Bath Deposition) method.
  • a zinc oxide film 33J is formed on the upper and side surfaces of the high-resistance buffer layer 9J and the surrounding interlayer insulating film 3J by sputtering.
  • a resist pattern (not shown) that selectively covers a portion to be the transparent conductive film 10J is formed on the zinc oxide film 33J by photolithography.
  • the zinc oxide film 33J is processed into the transparent conductive film 10J by dry etching using the resist pattern as a mask. Thereafter, the resist pattern is removed.
  • a resist pattern for selectively exposing a portion where the opening 18J is to be formed is formed on the interlayer insulating film 3J by photolithography. Then, by dry etching using the resist pattern as a mask, an opening 18J penetrating the interlayer insulating film 3J is formed as shown in FIG. 57K.
  • a metal film made of a metal material containing aluminum is formed on the interlayer insulating film 3J and the transparent conductive film 10J by sputtering. The metal film is also formed in the opening 18J.
  • a resist pattern (not shown) is formed on the metal film by photolithography so as to cover portions to be the upper electrode 19J and the pad electrode 20J. Then, the metal film is selectively removed by dry etching using the resist pattern as a mask, and the metal film is processed into the upper electrode 19J and the pad electrode 20J as shown in FIG. 57L.
  • an image sensor 1J shown in FIG. 56 is obtained.
  • the plurality of lower electrodes 7J are arranged on the uppermost interlayer insulating film 3J.
  • the lower electrode 7J is collectively covered with the light absorption layer 8J.
  • a transparent conductive film 10J is formed on the light absorption layer 8J.
  • An upper electrode 19J is connected to the transparent conductive film 10J.
  • An upper electrode pad wiring 70J is formed between the uppermost interlayer insulating film 3J and the lower interlayer insulating film 4J.
  • an opening 18J that exposes a part of the upper electrode pad wiring 70J is formed to penetrate in the thickness direction in the pad forming region 61J that is outside the region where the light absorption layer 8J is formed. ing.
  • the upper electrode 19J enters the opening 18J and is connected to the upper electrode pad wiring 70J in the opening 18J. That is, no pad electrode that relays the upper electrode 19J and the upper electrode pad wiring 70J is provided on the interlayer insulating film 3J, and the upper electrode 19J is located in the opening 18J penetrating the interlayer insulating film 3J. It is directly connected to the electrode pad wiring 70J.
  • the CIGS film 32J made of the material of the light absorption layer 8J is formed on the interlayer insulation film 3J and patterned into the light absorption layer 8J by dry etching, then the opening 18J is formed in the interlayer insulation film 3J, then the CIGS film 32J During the dry etching, the upper electrode pad wiring 70J is covered with the interlayer insulating film 3J.
  • the surface of the upper electrode pad wiring 70J can be prevented from being exposed to the etching gas during the dry etching of the CIGS film 32J, and the surface of the upper electrode pad wiring 70J can be prevented from being damaged.
  • the surface of the upper electrode pad wiring 70J is maintained in a good state, so that an excellent electrical connection between the upper electrode 19J and the upper electrode pad wiring 70J can be achieved.
  • the transparent conductive film 10J is formed so as to cover the plurality of lower electrodes 7J all together. That is, the transparent conductive film 10J is not cut for each pixel, and is provided in common for a plurality of pixels. Thereby, compared with the structure in which the transparent conductive film 10J is provided for each pixel, the number of transparent conductive films 10J can be reduced, and the structure for supplying power to the transparent conductive film 10J can be simplified.
  • the light absorption layer 8J is formed so as to cover the plurality of lower electrodes 7J collectively. That is, the light absorption layer 8J is provided in common for a plurality of pixels. Therefore, variation in sensitivity between these pixels is small.
  • the light absorption layer 8J is not cut for each pixel, a groove for separating the light absorption layer 8J is not formed, and an insulating separation film for insulating and separating the light absorption layer 8J for each pixel. Is not provided. Therefore, the pixel aperture ratio (pn junction area / pixel area) is 100%. Thereby, a lot of carriers can be generated even with weak light, and a dramatic improvement in sensitivity can be achieved.
  • the light absorption layer does not need to be formed so as to cover all the lower electrodes in a lump.
  • a plurality of light absorption layers are formed so as to individually cover each lower electrode. It may be.
  • FIG. 58 is a schematic cross-sectional view of an image sensor according to the second embodiment of the tenth aspect of the present invention. In FIG. 58, only the portion made of the metal material is hatched, and the hatching for the other portions is omitted.
  • An image sensor 101J shown in FIG. 58 includes a semiconductor substrate 102J.
  • the semiconductor substrate 102J is made of, for example, silicon (Si) or silicon carbide (SiC).
  • a semiconductor element (not shown) such as a MISFET is formed on the semiconductor substrate 102J.
  • Interlayer insulating films 103J to 106J are stacked on the semiconductor substrate 102J.
  • Interlayer insulating films 103J-106J are made of, for example, silicon oxide (SiO 2 ).
  • a sensor formation region 160J and an annular pad formation region 161J surrounding the sensor formation region 160J are set.
  • a plurality of lower electrodes 107J are arranged in a matrix on the uppermost interlayer insulating film 103J.
  • the lower electrode 107J is made of molybdenum (Mo).
  • Mo molybdenum
  • the lower electrode 107J is formed in a square shape in plan view. An equal interval is provided between the lower electrodes 107J adjacent to each other.
  • a flat rectangular columnar light absorption layer 108J is formed so as to individually cover each lower electrode 107J.
  • the rectangular light absorption layers 108J are arranged in a matrix shape in the plan view and the side view, which are individually separated, and one lower electrode is formed at the center of the bottom of each light absorption layer 108J.
  • 107J is provided.
  • the light absorption layer 108J is made of CIGS (Cu (In, Ga) Se 2 ) and exhibits p-type conductivity.
  • One lower electrode 107J and a light absorption layer 108J covering the lower electrode 107J are used for reading one pixel.
  • Each light absorption layer 108J is insulated and separated by an insulating separation film 109J.
  • the insulating separation film 109J covers the side surface of each light absorbing layer 108J and the portion of the interlayer insulating film 103J that faces between the light absorbing layers 108J.
  • the insulating separation film 109J is made of silicon oxide.
  • On the upper surface of each light absorption layer 108J a portion other than the peripheral portion is exposed from the insulating separation film 109J, and a high resistance buffer layer 110J is formed in the exposed portion.
  • the high resistance buffer layer 110J is made of cadmium sulfide (CdS).
  • a transparent conductive film 111J is formed on the insulating separation film 109J and the high-resistance buffer layer 110J so as to cover them all together.
  • the peripheral edge of the transparent conductive film 111J is in contact with the surface of the interlayer insulating film 103J on the side of the light absorption layer 108J aligned on the outermost periphery.
  • the transparent conductive film 111J is made of zinc oxide (ZnO) having optical transparency, and has a laminated structure of high-resistance i-type ZnO to which no impurity is added and ZnO to which conductivity is given by addition of an n-type impurity. (Stacked structure of iZnO / nZnO from the light absorption layer 8J side).
  • each lower electrode 107J is electrically connected to the wiring 112J opposite to the via via 114J.
  • a capacitor upper electrode 115J is formed between the interlayer insulating film 104J and the underlying interlayer insulating film 105J at a position facing each wiring 112J.
  • the wiring 112J and the capacitor upper electrode 115J facing the wiring 112J are electrically connected by a via 116J penetrating the interlayer insulating film 104J.
  • the vias 114J and 116J are made of tungsten (W).
  • a capacitor lower electrode 117J is formed between the interlayer insulating film 105J and the interlayer insulating film 106J below the interlayer insulating film 105J so as to face all the capacitor upper electrodes 115J collectively.
  • a capacitor element MIM capacitor having an MIM structure in which the interlayer insulating film 105J as a capacitor film is sandwiched between the capacitor upper electrode 115J and the capacitor lower electrode 117J is formed for each pixel.
  • the lower electrode 107J and the capacitor upper electrode 115J of the MIM capacitor are electrically connected.
  • a plurality of pad wirings 118J are formed with an interval between the uppermost interlayer insulating film 103J and the lower interlayer insulating film 104J.
  • the plurality of pad wirings 118J includes one upper electrode pad wiring 118J, as in the first embodiment, and the remaining pad wiring 118J is electrically connected to the semiconductor element formed on the semiconductor substrate 102J.
  • Wirings 112J and 115J and pad wiring 118J are made of the same material, for example, a metal material including aluminum.
  • An opening 119J is formed in the interlayer insulating film 103J to expose a part of each pad wiring 118J.
  • An upper electrode 120J is provided on the uppermost interlayer insulating film 103J. One end of the upper electrode 120J is disposed on the peripheral edge of the transparent conductive film 111J, extends toward the upper electrode pad wiring 118J, and the other end enters the opening 119J and is connected to the upper electrode pad wiring 118J. Yes.
  • the interlayer insulating film 3J is provided with an opening for exposing a part of each semiconductor element pad wiring 118J.
  • a pad electrode is formed on a portion exposed through each opening of the semiconductor element pad wiring 118J.
  • the peripheral edge of the pad electrode runs on the uppermost interlayer insulating film 103J.
  • the upper electrode 120J and the pad electrode are made of a metal material containing aluminum.
  • a surface protective film 21J is formed on the outermost surface of the image sensor 1J.
  • the surface protective film 21J is made of, for example, silicon nitride (SiN).
  • pad openings 123J for exposing the upper electrodes 120J or the pad electrodes as bonding pads 122J are formed at positions facing the respective pad wirings 118J.
  • a wire (not shown) for electrical connection with a lead or the like is bonded to the bonding pad 122J.
  • FIGS. 59A to 59L are schematic cross-sectional views sequentially showing manufacturing steps of the image sensor shown in FIG.
  • hatching is given only to a portion made of a metal material, and hatching is not given to other portions.
  • an interlayer insulating film 106J, a capacitor lower electrode 117J, an interlayer insulating film 105J, a capacitor upper electrode 115J, an interlayer insulating film 104J, and a via 116J are formed on the semiconductor substrate 102J. Are formed in this order.
  • the wiring 112J and the pad wiring 118J are formed on the interlayer insulating film 104J.
  • an interlayer insulating film 103J is formed, and via holes 113J penetrating the interlayer insulating film 103J are formed on each wiring 112J by photolithography and etching.
  • tungsten which is a material of the via 114J, is deposited in the via hole 113J and on the interlayer insulating film 103J by a CVD method, thereby forming a tungsten deposition layer 51J. Thereafter, the tungsten deposition layer 51J is polished by CMP. Polishing of the tungsten deposition layer 51J is continued until the upper surface of the interlayer insulating film 103J is exposed. Thereby, as shown in FIG. 59C, the via 114J embedded in the via hole 113J is obtained.
  • a molybdenum film 52J is formed on the interlayer insulating film 103J by sputtering.
  • a resist pattern (not shown) that selectively covers only the portion that becomes the lower electrode 107J is formed on the molybdenum film 52J by photolithography.
  • the portion exposed from the resist pattern in the molybdenum film 52J is removed by dry etching using the resist pattern as a mask, and the lower electrode 107J is formed as shown in FIG. 59E. After the formation of the lower electrode 107J, the resist pattern is removed.
  • a CIGS film 53J is formed on the interlayer insulating film 103J by the MBE method.
  • the lower electrode 107J is covered with the CIGS film 53J.
  • a resist pattern (not shown) that selectively covers only the portion that becomes the light absorption layer 108J is formed on the CIGS film 53J by photolithography.
  • the portion exposed from the resist pattern in the CIGS film 53J is removed by dry etching using the resist pattern as a mask, and the CIGS film 53J is cut into the light absorption layer 108J as shown in FIG. 59G. Thereafter, the resist pattern is removed.
  • a TEOS film 54J is formed on the TEOS film 54J and the interlayer insulating film 103J by a CVD method using TEOS (Tetraethoxysilane).
  • a resist pattern (not shown) having openings in portions facing the respective light absorption layers 108J is formed on the TEOS film 54J by photolithography.
  • the TEOS film 54J is partially removed by wet etching using the resist pattern as a mask, and as shown in FIG.
  • the insulating separation film 109J is formed. After the formation of the insulating separation film 109J, the resist pattern is removed.
  • the high-resistance buffer layer 110J is formed on each light absorption layer 108J exposed from the insulating separation film 109J by the CBD method.
  • a zinc oxide film made of zinc oxide is formed on the interlayer insulating film 103J by sputtering.
  • the insulating separation film 109J and the high resistance buffer layer 110J are collectively covered with a zinc oxide film.
  • a resist pattern (not shown) that selectively covers only the portion that becomes the transparent conductive film 111J is formed on the zinc oxide film by photolithography.
  • the portion of the zinc oxide film exposed from the resist pattern is removed by dry etching using the resist pattern as a mask, and the zinc oxide film is processed into the transparent conductive film 111J as shown in FIG. 59K. After the formation of the transparent conductive film 111J, the resist pattern is removed.
  • a resist pattern (not shown) for selectively exposing a portion where the opening 119J is to be formed is formed on the interlayer insulating film 103J by photolithography. Then, by dry etching using the resist pattern as a mask, an opening 119J penetrating the interlayer insulating film 3J is formed as shown in FIG. 59L. Next, a metal film (not shown) made of a metal material containing aluminum is formed on the interlayer insulating film 103J and the transparent conductive film 111J by sputtering. The metal film is also formed in the opening 119J.
  • a resist pattern (not shown) is formed on the metal film by photolithography so as to cover the upper electrode 120J and the portion to be the pad electrode. Then, the metal film is selectively removed by dry etching using the resist pattern as a mask, and the metal film is processed into the upper electrode 120J and the pad electrode.
  • an image sensor 101J shown in FIG. 58 is obtained.
  • the plurality of lower electrodes 107J are arranged on the uppermost interlayer insulating film 103J.
  • the lower electrode 107J is individually covered with the light absorption layer 108J.
  • a transparent conductive film 111J is formed on the light absorption layer 108J.
  • the upper electrode 120J is connected to the transparent conductive film 111J.
  • An upper electrode pad wiring 118J is formed between the uppermost interlayer insulating film 103J and the lower interlayer insulating film 104J.
  • an opening 119J that exposes a part of the upper electrode pad wiring 118J is formed so as to penetrate in the thickness direction in the pad formation region 161J that is outside the region where the light absorption layer 108J is formed.
  • the upper electrode 120J enters the opening 119J and is connected to the upper electrode pad wiring 118J in the opening 119J. That is, no pad electrode that relays the upper electrode 120J and the upper electrode pad wiring 118J is provided on the interlayer insulating film 103J, and the upper electrode 120J is formed in the opening 119J that penetrates the interlayer insulating film 103J. It is directly connected to the electrode pad wiring 118J.
  • the CIGS film 53J made of the material of the light absorption layer 108J is formed on the interlayer insulating film 103J, this is patterned into the light absorption layer 108J by dry etching, and then the opening 119J is formed in the interlayer insulating film 103J, the CIGS film 53J During the dry etching, the upper electrode pad wiring 118J is covered with the interlayer insulating film 103J.
  • the surface of the upper electrode pad wiring 118J can be prevented from being exposed to the etching gas during the dry etching of the CIGS film 53J, and the surface of the upper electrode pad wiring 118J can be prevented from being damaged.
  • the surface of the upper electrode pad wiring 118J is maintained in a good state, so that a good electrical connection between the upper electrode 120J and the upper electrode pad wiring 118J can be achieved.
  • the lower electrode 107J and the via 114J may be integrally formed of the same material, for example, tungsten.
  • CIGS is exemplified as the chalcopyrite compound semiconductor, but besides CIGS, as the I-III-VI 2 type, CuAlS 2 , CuAlSe 2 , CuAlTe 2 , CuGaS 2 , CuGaSe 2 , CuGaTe 2 , CuInS 2 , CuInTe as 2, AgAlS 2, AgAlSe 2, AgAlTe 2, AgGaS 2, AgGaSe 2, AgGaTe 2, AgInS 2, AgInSe 2, etc.
  • the present invention is not limited to an image sensor, and can be applied to other types of photoelectric conversion devices such as a self-powered IC with a built-in solar cell that uses a photoelectrically converted electric signal as a DC power source.
  • a self-powered IC with a built-in solar cell it is not necessary to provide a plurality of lower electrodes.
  • only one lower electrode may be provided on an interlayer insulating film.
  • the first wiring formed below the insulating layer and the region where the light absorption layer is formed are formed on the insulating layer with the same material as the lower electrode.
  • the electric charge taken out from the transparent conductive film by the upper electrode is transmitted to a semiconductor element such as MISFET (Metal Insulator Semiconductor Field Field Effect Transistor) by the first wiring below the insulating layer. Therefore, the upper electrode needs to be electrically connected to the first wiring. However, when the upper electrode is directly connected to the first wiring, the following problems X1 to X3 occur.
  • MISFET Metal Insulator Semiconductor Field Field Effect Transistor
  • a via hole for contacting the upper electrode with the transparent conductive film and a pad opening for contacting the upper electrode with the first wiring are formed in the same step.
  • the via hole can be formed by etching only the interlayer insulating film, whereas in order to form the pad opening, both the interlayer insulating film and the insulating layer must be etched. Therefore, even after the via hole is formed by etching the interlayer insulating film, the etching must be continued for the pad opening, and the portion exposed through the via hole in the transparent conductive film is damaged by the etching, and the photoelectric conversion There is a risk of impairing the reliability of the device.
  • the upper electrode is not directly connected to the first wiring, but is a relay electrode formed of the same material as the lower electrode on the insulating layer outside the region where the light absorption layer is formed. It is connected to the. Thereby, the upper electrode is electrically connected to the first wiring via the relay electrode. Therefore, the above problems X1 to X3 can be avoided.
  • a pad opening that exposes a part of the relay electrode as a pad and a via hole that exposes the peripheral portion of the upper surface of the transparent conductive film are formed penetrating in the thickness direction. It may enter the pad opening and the via hole and be connected to each of the relay electrode and the transparent conductive film.
  • the photoelectric conversion device as described above can be manufactured by a manufacturing method including the following steps B1 to B11.
  • B1. Step of forming first wiring on interlayer insulating film in pad forming region B2.
  • the same material is used for the relay electrode electrically connected to the first wiring at a position facing the first wiring on the insulating layer and the lower electrode at a position spaced apart from the relay electrode on the insulating layer.
  • Step B4 Step of forming a protective film on the insulating layer so as to cover the relay electrode B5.
  • the method for manufacturing the photoelectric conversion device preferably further includes the following step B12.
  • the interlayer insulating film and the insulating layer are selectively removed continuously to form a pad opening that exposes a part of the relay electrode as a pad, and the interlayer insulating film is selected. Step of removing vias and forming via holes on the peripheral edge of the upper surface of the transparent conductive film. In the above manufacturing method, for example, if the step of forming a protective film (step B4) is not performed, the following problem X4 is generated.
  • a protective film is formed so as to cover the relay electrode in step B4 prior to dry etching of the light absorbing material layer.
  • a light absorption layer is formed by dry-etching a light absorption material layer in the state where the relay electrode was covered with the protective film.
  • the relay electrode is not exposed to the etching gas during the dry etching of the light absorbing material layer. As a result, the relay electrode that maintains a good surface state can be left on the insulating layer. Therefore, the strength of wire bonding can be improved.
  • the protective film covering the relay electrode is thinner than that formed by the dry etching gas of the light absorbing material layer, the thickness of the interlayer insulating film covering the transparent conductive film, the protective film covering the relay electrode, and The difference from the total thickness of the interlayer insulating film is relatively small. Therefore, the etching time required for forming the pad opening can be almost the same as the etching time required for forming the via hole that does not require etching of the protective film. As a result, when the pad opening for the contact between the upper electrode and the relay electrode and the via hole for the contact between the upper electrode and the transparent conductive film are formed in the same step (step B12), the transparent conductive by etching Film damage can be reduced. Thus, a decrease in reliability of the photoelectric conversion device can be suppressed.
  • the pad opening and the via hole are formed in the same process (process B12), the number of manufacturing steps of the photoelectric conversion device can be reduced as compared with the case where these are formed in separate processes, and the formation of them. The number of necessary masks can be reduced. As a result, an increase in time and cost required for manufacturing can be suppressed. Furthermore, since the total thickness of the protective film and the interlayer insulating film is reduced by making the protective film thinner than that at the time of formation, the depth of the pad opening can be reduced. Therefore, it is possible to form the upper electrode with a good film property at the stepped portions inside and outside the pad opening.
  • a mask used for wet etching for processing a transparent conductive material film into a transparent conductive film is also used for dry etching for processing a light absorbing material layer into a light absorbing layer.
  • This mask is not formed. Therefore, the manufacturing process of the photoelectric conversion device can be simplified.
  • a plurality of relay electrodes are provided with a space between each other, and each relay electrode is electrically connected to the first wiring.
  • the upper electrode can be inserted between the adjacent relay electrodes. Therefore, not only the upper surface of the relay electrode but also the side surface of the relay electrode can be brought into contact with the upper electrode. Since the contact area between the relay electrode and the upper electrode increases, the adhesion of the upper electrode to the relay electrode can be improved.
  • a plurality of second wirings are arranged on the same layer as the first wirings so as to face the respective lower electrodes, and the first vias and the lower electrodes and the second wirings that electrically connect the relay electrodes and the first wirings.
  • a second via may be formed through the insulating layer.
  • the lower electrode, the relay electrode, the first via, and the second via are made of the same material. The material may be tungsten. If the materials of the lower electrode, the relay electrode, the first via, and the second via are all the same, the lower electrode, the relay electrode, the first via, and the second via can be formed in the same process.
  • the photoelectric conversion device having this structure includes the following step B13 in addition to the above steps B1 to B11. Further, the step of forming the insulating layer is the following step B14, and the step of forming the lower electrode and the relay electrode is the following step B15. It can be manufactured by a manufacturing method including B18. B13. Step of forming second wiring on interlayer insulating film in sensor formation region B14. (The step of forming the insulating layer) The step of forming the insulating layer so as to cover both the first and second wirings (The step of forming the lower electrode and the relay electrode) B15. A step of forming a first via hole penetrating the insulating layer in the thickness direction and reaching the first wiring and a second via hole reaching the second wiring B16.
  • a step of forming a lower electrode and a relay electrode by patterning the electrode material layer is included.
  • the first via hole and the second via hole are filled with the lower electrode material (tungsten).
  • the second via connected to each lower electrode and the first via connected to the relay electrode are formed together with the lower electrode and the relay electrode.
  • the process of forming a protective film includes the following processes B19 and B20.
  • B19. Forming a protective material film on the insulating layer so as to collectively cover the plurality of lower electrodes and the relay electrodes B20.
  • the protective material film is removed by dry etching, the lower part is removed during etching.
  • the surface of the electrode may be damaged by the etching gas.
  • the wet etching is performed as described above, damage to the lower electrode can be reduced. Therefore, the surface state of the lower electrode can be maintained satisfactorily. As a result, a decrease in reliability of the photoelectric conversion device can be suppressed.
  • the photoelectric conversion device of the present invention further includes a wiring formed on the insulating layer in the same layer as the lower electrode, and a protective film formed on the insulating layer so as to cover the wiring. Is preferred.
  • the photoelectric conversion device as described above can be manufactured by a manufacturing method including the following steps C1 to C8. C1.
  • Step of forming a protective film on the insulating layer so as to cover the wiring C4.
  • the wiring Since the wiring is exposed to the etching gas during the dry etching of the light absorbing material layer, the wiring may be etched and lost by the dry etching. Even if it remains on the insulating layer without disappearing, the surface may be roughened by dry etching, and the reliability as wiring may be reduced.
  • a protective film is formed so as to cover the wiring in step C3 prior to dry etching of the light absorbing material layer. Then, the light absorption layer is formed by dry etching the light absorption material layer in a state where the wiring is covered with the protective film. Therefore, the wiring is not exposed to the etching gas during the dry etching of the light absorbing material layer. As a result, the wiring maintaining a good surface state can be left on the insulating layer. Therefore, this wiring can be used for any application.
  • the MIM capacitor having a capacitor upper electrode electrically connected to each lower electrode and a capacitor lower electrode facing a plurality of capacitor upper electrodes across an insulating layer is provided in the photoelectric conversion device
  • the wiring covered with the film can be electrically connected to the capacitor lower electrode.
  • the capacitor lower electrode potential can be held at the substrate potential.
  • the capacitor lower electrode is preferably formed so as to be collectively opposed to the capacitor upper electrode.
  • the process of forming the capacitor lower electrode can be simplified.
  • the wiring is preferably made of the same material as the lower electrode.
  • the wiring can be formed in the same process as the lower electrode. Therefore, compared with the case where these are formed in separate steps, the number of manufacturing steps of the photoelectric conversion device can be reduced, and the number of masks necessary for forming them can be reduced. As a result, an increase in time and cost required for manufacturing can be suppressed.
  • the side surface of the said transparent electrode film is located inside the side surface of the said light absorption layer by planar view.
  • the side surface of the light absorption layer is damaged by dry etching when processed into the light absorption layer, if a pn junction is formed on the side surface of the light absorption layer, a dark current may be generated due to the damage.
  • the side surface of the transparent conductive film is located on the inner side than the side surface of the light absorption layer in plan view. Therefore, the transparent conductive film is not in contact with the side surface of the light absorption layer, and the pn junction due to the light absorption layer and the transparent conductive film is not formed on the side surface of the light absorption layer. Therefore, generation of dark current due to damage on the side surface of the light absorption layer can be prevented.
  • the interlayer insulating film is preferably formed over the insulating layer, the light absorbing layer, and the transparent conductive film.
  • the interlayer insulating film may be in contact with the side surface of the light absorption layer in order to reliably prevent the upper electrode from contacting the side surface of the light absorption layer.
  • the side surface of the transparent conductive film is preferably inclined so as to approach the side surface of the light absorption layer as it approaches the lower end. Thereby, the improvement of the coverage of the interlayer insulation film with respect to the side surface of a transparent conductive film can be aimed at.
  • a high resistance buffer layer may be formed at the interface between the light absorption layer and the transparent conductive film.
  • the photoelectric conversion device can be manufactured by a manufacturing method including the following steps D1 to D9. D1. Step of forming an insulating layer D2. Step of laminating electrode material layer made of lower electrode material on insulating layer D3. Selectively removing the electrode material layer and forming a plurality of lower electrodes spaced apart from each other on the insulating layer D4. A step of forming a light-absorbing material layer made of chalcopyrite compound semiconductor on the insulating layer so as to collectively cover the plurality of lower electrodes D5.
  • a high resistance buffer layer on the light absorbing material layer D6.
  • the mask is also used for dry etching for processing the light absorbing material layer into the light absorbing layer, and no dedicated mask is formed for the dry etching. Therefore, the manufacturing process of the photoelectric conversion device can be simplified.
  • the high resistance buffer layer is made of cadmium sulfide (CdS), and the transparent conductive film is made of zinc oxide (ZnO), the light absorption layer, the high resistance, particularly as in steps D4 to D6. It is preferable that the buffer layer and the transparent conductive film are continuously formed. Thereby, it takes a short time from the formation of the light absorption layer to the completion of the formation of the transparent conductive film, and the film quality of the light absorption layer, the high resistance buffer layer and the transparent conductive film can be improved.
  • a via hole may be formed through the interlayer insulating film in the thickness direction on the peripheral edge of the upper surface of the transparent conductive film, and the upper electrode may enter the via hole and be connected to the transparent conductive film in the via hole.
  • the pad is formed by exposing a part of the wiring formed below the insulating layer from the pad opening that continuously penetrates the insulating layer and the interlayer insulating film in the thickness direction.
  • the upper electrode may enter the pad opening and be connected to the pad in the pad opening.
  • the method for manufacturing the photoelectric conversion device preferably further includes the following steps D10 to D12. D10. Step of forming wiring before forming insulating layer D11. After the light absorption layer is formed, the step of removing the mask and forming an interlayer insulating film over the insulating layer, the light absorption layer, and the transparent conductive film D12.
  • the interlayer insulating film and the insulating layer are selectively removed continuously to form a pad opening that exposes a part of the wiring as a pad, and the interlayer insulating film is selectively And the step of forming a via hole through the peripheral edge of the upper surface of the transparent conductive film. Since the pad opening and the via hole are formed in the same step (step D12), they are formed in separate steps. In comparison, the number of masks necessary for forming them can be reduced, and the manufacturing process of the photoelectric conversion device can be simplified.
  • a protective film made of Al 2 O 3 formed so as to cover the transparent conductive film and the light absorption layer, and formed so as to cover the transparent conductive film and the light absorption layer. It is preferable to further include a surface protective film formed.
  • the protective film made of aluminum oxide (Al 2 O 3 ) is formed at room temperature by RF sputtering. Therefore, even after the formation of the transparent conductive film, the transparent conductive film is not thermally damaged. Therefore, the deterioration of the transparent conductive film due to thermal damage can be suppressed.
  • the Al 2 O 3 film structure can be densely formed by a film forming method executed at room temperature.
  • the dense protective film (Al 2 O 3 film) exhibits excellent water impermeability, so that moisture can enter under the protective film (transparent conductive film side) regardless of the surface protective film quality. It can suppress well. As a result, it is possible to suppress deterioration of the light absorption layer and the transparent conductive film due to moisture intrusion or the like.
  • the protective film may be disposed closer to the transparent conductive film than the surface protective film, or may cover the surface of the surface protective film. Further, when an interlayer insulating film straddling the insulating layer and the transparent conductive film and an upper electrode electrically connected to the transparent conductive film are formed on the interlayer insulating film, the protective film is a surface protective film And may be interposed between the interlayer insulating film and the upper electrode. The protective film may be interposed between the interlayer insulating film, the insulating layer, and the transparent conductive film. Furthermore, the protective film may be interposed between the surface protective film and the interlayer insulating film and between the upper electrode and the interlayer insulating film.
  • the chalcopyrite compound semiconductor that is the material of the light absorption layer may be CIGS (Cu (In, Ga) Se 2 ).
  • the material of the transparent conductive film may be zinc oxide (ZnO).
  • the material of the surface protective film may be silicon nitride (SiN). Since SiN has a good insulating property, the insulation between the lower part of the surface protective film where the transparent conductive film and the light absorption layer are located and the upper part of the surface protective film is well separated with the surface protective film interposed therebetween. Therefore, the electrical influence with respect to a transparent conductive film or a light absorption layer can be suppressed. As a result, the photoelectric conversion device can be stably operated.
  • the transparent conductive film is ZnO
  • the surface protective film SiN film
  • plasma CVD plasma CVD at 200 ° C. It needs to be formed by the (Chemical Vapor Deposition) method. Therefore, the film structure of the surface protective film becomes rough, and the surface protective film may not exhibit sufficient water impermeability.
  • the protective film made of Al 2 O 3 is formed so as to cover the transparent conductive film and the light absorbing layer, moisture can enter under the protective film (on the transparent conductive film side). It can suppress well. That is, according to this photoelectric conversion device, both the protective film made of Al 2 O 3 and the surface protective film made of SiN are covered with the transparent conductive film and the light absorbing layer, so that good insulation and moisture impermeability are achieved. Can be achieved.
  • the upper wiring is electrically connected to the via in the pad opening.
  • the lower end of the via is connected to the electrode pad.
  • the upper wiring can be electrically connected to the electrode pad via the via.
  • the photoelectric conversion device can be manufactured, for example, by a manufacturing method including the following steps F1 to F12.
  • a lower electrode electrically connected to the lower wiring is formed at a position facing the lower wiring on the insulating layer, and a via is covered at a position facing the electrode pad on the insulating layer.
  • Step of forming a sacrificial layer F5. Forming a light-absorbing material layer made of chalcopyrite type compound semiconductor on the insulating layer so as to cover the lower electrode and the sacrificial layer together F6.
  • the photoelectric conversion device is manufactured by a manufacturing method including the following steps F13 to F25. Can do.
  • F13 Forming a lower wiring on the first interlayer insulating film in the sensor forming region and forming an electrode pad on the first interlayer insulating film in the pad forming region outside the sensor forming region; F14. Step of forming an insulating layer on the first interlayer insulating film so as to cover the lower wiring and the electrode pad F15. A step of forming a via penetrating the insulating layer in the thickness direction at a portion on the electrode pad in the insulating layer and having a lower end connected to the electrode pad F16. Using the same material, a lower electrode electrically connected to the lower wiring is formed at a position facing the lower wiring on the insulating layer, and a via is covered at a position facing the electrode pad on the insulating layer.
  • Step of forming sacrificial layer F17 Forming a light-absorbing material layer made of chalcopyrite compound semiconductor on the insulating layer so as to cover the lower electrode and the sacrificial layer all together F18.
  • a lower electrode to be connected and a sacrificial layer electrically connected to an electrode pad in the same layer as the lower wiring through a via are simultaneously formed on the insulating layer.
  • the surface may be damaged by being exposed to the etching gas during dry etching of the light absorbing material layer. For this reason, it is difficult to connect the wiring or the like to the sacrificial layer with good adhesion. Therefore, even if the upper wiring and the electrode pad are electrically connected by connecting the upper wiring to the sacrificial layer, the adhesion between the sacrificial layer and the upper wiring is not high. It is difficult to maintain good connection reliability.
  • the sacrificial layer is removed when the pad opening is formed or prior to the formation of the pad opening, and the upper surface of the via whose lower end is connected to the electrode pad is exposed in the pad opening. Since the via is covered with the sacrificial layer during dry etching of the light absorbing material layer, the via is not exposed to the etching gas. Therefore, the state of the upper surface of the via exposed in the pad opening is maintained well unlike the surface of the sacrificial layer after dry etching. Therefore, the upper wiring can be connected to the via with good adhesion in the pad opening. As a result, the electrical connection reliability between the upper wiring and the electrode pad can be satisfactorily maintained.
  • the upper wiring When the via hole is formed through the transparent conductive film in the interlayer insulating film in the thickness direction, the upper wiring may enter the via hole and be connected to the transparent conductive film.
  • a conductive barrier film is preferably interposed between the upper wiring and the upper surface of the via.
  • the material of the via may be tungsten. Since tungsten is easily oxidized, if the contact area between tungsten and the upper wiring is large, the upper wiring may be peeled off from the tungsten due to vibration generated during wire bonding to the upper wiring.
  • the upper wiring is connected to a via having a relatively small area, not a conductive member such as an electrode having a relatively large area. Therefore, the contact area between tungsten and the upper wiring is small. Therefore, even if vibration occurs during wire bonding, peeling of the upper wiring can be suppressed. That is, even when the via material is tungsten, it is possible to maintain good adhesion of the upper wiring to the via, and it is possible to maintain excellent electrical connection reliability between the upper wiring and the electrode pad.
  • the transparent conductive film is made of ZnO, one end is connected to the transparent conductive film, and the other end is disposed in a region on the side of the light absorption layer on the insulating layer.
  • An upper electrode and a surface protective film that collectively covers the transparent conductive film and the upper electrode, and the upper electrode is exposed to the surface protective film in a region lateral to the light absorption layer.
  • An opening is formed, and the opening includes a penetrating portion that penetrates the surface protective film in a thickness direction thereof, and a tapered portion that communicates with the penetrating portion and whose side surface expands toward the surface side of the surface protective film. Is preferred.
  • a photoelectric conversion device having an opening composed of a penetrating portion and a tapered portion can be manufactured, for example, by a manufacturing method including the following steps G1 to G8.
  • G1. Step of forming lower electrode on insulating layer G2. Forming a light absorption layer made of chalcopyrite compound semiconductor on the insulating layer so as to cover the lower electrode G3.
  • a step of forming an upper electrode having one end connected to the transparent conductive film and the other end disposed in a region lateral to the light absorption layer on the insulating layer G5.
  • a through-hole (opening) is formed in the thinned portion of the surface protective film by anisotropic etching.
  • anisotropic etching the amount of etching by anisotropic etching is small, and the time for performing anisotropic etching can be shortened, so that the reduction in the thickness of the resist film can be reduced.
  • the surface protective film can be prevented from being exposed due to the reduction of the resist film above the light absorbing layer and the transparent conductive film, and the surface protective film can be prevented from being damaged by etching. Therefore, an opening that selectively exposes the upper electrode can be formed in the surface protective film without causing damage to the surface protective film due to etching.
  • the isotropic etching for forming the tapered portion it is sufficient that the portion where the penetration portion is formed in the surface protective film can be thinned and the etching amount by anisotropic etching can be reduced. Since it is not necessary to carry out until the upper electrode is exposed, precise control of the etching amount by isotropic etching is unnecessary. Therefore, the tapered portion can be easily formed, and as a result, the opening can be easily formed.
  • the chalcopyrite type compound semiconductor that is the material of the light absorption layer may be Cu (In, Ga) Se 2 .
  • the surface protective film is preferably formed at a low temperature of 200 ° C. or lower. In this case, since the transparent conductive film made of zinc oxide (ZnO) is not exposed to a temperature exceeding 200 ° C., it is possible to prevent deterioration of the transparent conductive film due to heat.
  • the surface protective film formed at a low temperature of 200 ° C. or lower is a surface protective film made of silicon nitride (SiN).
  • SiN silicon nitride
  • the electric charge taken out from the transparent conductive film by the upper electrode is transmitted to a semiconductor element such as MISFET (Metal Insulator Semiconductor Field Field Effect Transistor) by the first wiring below the insulating layer. Therefore, the upper electrode needs to be electrically connected to the first wiring. However, when the upper electrode is directly connected to the first wiring, problems similar to the above problems X1 to X3 occur.
  • MISFET Metal Insulator Semiconductor Field Field Effect Transistor
  • the upper electrode is not directly connected to the first wiring, but is a relay electrode formed of the same material as the lower electrode on the insulating layer outside the region where the light absorption layer is formed. It is connected to the. Thereby, the upper electrode is electrically connected to the first wiring via the relay electrode. Therefore, the above problems X1 to X3 can be avoided.
  • the photoelectric conversion device as described above can be manufactured by a manufacturing method including the following steps H1 to H14.
  • Step H1 Forming a first wiring on the first interlayer insulating film in the pad formation region; H2. Step of forming an insulating layer on the first interlayer insulating film so as to cover the first wiring H3. The same material is used for the relay electrode electrically connected to the first wiring at a position facing the first wiring on the insulating layer and the lower electrode at a position spaced from the relay electrode on the insulating layer. Step H4. Step of laminating the first material film on the insulating layer so as to cover the lower electrode and the relay electrode together H5. Step of laminating a second material film having etching selectivity with respect to the first material film on the first material film H6.
  • step H7 On the second interlayer insulating film, through the via hole penetrating the second interlayer insulating film, to the transparent conductive film, and via the pad opening penetrating the second interlayer insulating film, the second protective film, and the first protective film Step of forming upper electrode electrically connected to relay electrode
  • step H7 the step of forming the first protective film
  • the first protective film is formed so as to cover the relay electrode in step H7 prior to dry etching of the light absorbing material layer.
  • a light absorption layer is formed by dry-etching a light absorption material layer in the state where the relay electrode was covered with the 1st protective film. Therefore, the relay electrode is not exposed to the etching gas during the dry etching of the light absorbing material layer. As a result, the relay electrode that maintains a good surface state can be left on the insulating layer. Therefore, the strength of wire bonding can be improved.
  • the area of the resist mask is much smaller than the area of the material film to be etched, and thus the resist mask may be peeled off by the etchant during the wet etching.
  • step H7 when the first material film is wet-etched and processed into the first protective film (step H7), the first material film is more closely adhered to the resist mask than the resist mask. Since the hard mask (second protective film) having excellent properties is used as the mask, the adhesion between the first material film and the mask can be improved. Therefore, it is possible to suppress mask peeling due to the etchant during wet etching. As a result, the first material film can be processed into an ideal shape.
  • the total thickness of the first protective film and the second protective film (collectively referred to as a protective film) covering the relay electrode is thinner than that at the time of formation due to the etching gas for dry etching of the light absorbing material layer. Therefore, the difference between the thickness of the interlayer insulating film covering the transparent conductive film and the total thickness of the protective film and interlayer insulating film covering the relay electrode is relatively small. Therefore, the etching time required for forming the pad opening can be almost the same as the etching time required for forming the via hole that does not require etching of the protective film.
  • the number of manufacturing steps of the photoelectric conversion device can be reduced as compared with the case where these are formed in separate processes, and the mask necessary for their formation can be reduced. The number can be reduced. As a result, an increase in time and cost required for manufacturing can be suppressed. Furthermore, since the total thickness of the protective film and the interlayer insulating film is reduced by making the protective film thinner than when it is formed, the depth of the pad opening can be reduced. Therefore, it is possible to form the upper electrode with a good film property at the stepped portions inside and outside the pad opening.
  • a mask used for wet etching for processing a transparent conductive material film into a transparent conductive film is also used for dry etching for processing a light absorbing material layer into a light absorbing layer. This mask is not formed. Therefore, the manufacturing process of the photoelectric conversion device can be simplified. Further, the combination of the first protective film and the second protective film may be a combination in which the first protective film is a silicon oxide film and the second protective film is a silicon nitride film.
  • a plurality of second wirings are arranged on the same layer as the first wirings so as to face the respective lower electrodes, and the first vias and the lower electrodes and the second wirings that electrically connect the relay electrodes and the first wirings.
  • a second via may be formed through the insulating layer.
  • the lower electrode, the relay electrode, the first via, and the second via are made of the same material. The material may be tungsten. If the materials of the lower electrode, the relay electrode, the first via, and the second via are all the same, the lower electrode, the relay electrode, the first via, and the second via can be formed in the same process.
  • the photoelectric conversion device having this structure includes the following step H15 in addition to the steps H1 to H14. Further, the step of forming the insulating layer is the following step H16, and the step of forming the lower electrode and the relay electrode is the following step H17. It can be manufactured by a manufacturing method containing ⁇ H20. H15. Forming a second wiring on the interlayer insulating film in the sensor formation region; H16. (The step of forming the insulating layer) The step of forming the insulating layer so as to cover both the first and second wirings (The step of forming the lower electrode and the relay electrode) H17.
  • a step of forming a lower electrode and a relay electrode by patterning the electrode material layer is included.
  • the first via hole and the second via hole are filled with the lower electrode material (tungsten).
  • the second via connected to each lower electrode and the first via connected to the relay electrode are formed together with the lower electrode and the relay electrode.
  • the photoelectric conversion device can be manufactured, for example, by a manufacturing method including the following steps I1 to I12. I1. Step of forming first wiring on first interlayer insulating film in pad formation region I2. Step of forming an insulating layer on the first interlayer insulating film so as to cover the first wiring I3. Forming a test electrode on the insulating layer using the same material at a position facing the first wiring, and forming a lower electrode at a position spaced from the test electrode I4. Forming a protective film on the insulating layer so as to cover the test electrode I5. Forming a light-absorbing material layer made of chalcopyrite compound semiconductor on the insulating layer so as to collectively cover the plurality of lower electrodes and the protective film I6.
  • Step of forming a transparent conductive material film on the light absorbing material layer I7 Forming a mask on the transparent conductive material film so as to cover a predetermined portion of the sensor formation region different from the pad formation region I8. Step of selectively removing the transparent conductive material film by wet etching using a mask and processing the transparent conductive material film into a transparent conductive film I9. Step of selectively removing the light absorbing material layer by dry etching using a mask and processing the light absorbing material layer into a light absorbing layer I10. After the formation of the light absorption layer, the step of removing the mask and forming the second interlayer insulating film over the insulating layer, the light absorption layer, the transparent conductive film and the protective film I11.
  • Step I12 Forming the upper electrode electrically connected to the transparent conductive film and the pad on the second interlayer insulating film According to the above manufacturing method, the open / short test of the lower electrode is performed during the manufacturing of the photoelectric conversion device. A test electrode is exposed in the pad opening. Therefore, if a test pattern is formed between the lower electrode and the test electrode, the insulation state of the lower electrode is measured even during the manufacture of the photoelectric conversion device by applying a voltage to the test electrode. be able to.
  • the electrical connection between the upper electrode and the pad is not formed through the test electrode, but is formed by the upper electrode directly contacting the pad exposed to the pad opening.
  • the first wiring used as the pad is not exposed to the etching gas because it is covered with at least the insulating layer, the test electrode, and the protective film during the dry etching of the light absorbing material layer. Therefore, the state of the upper surface of the first wiring exposed as a pad in the pad opening is well maintained. Therefore, the upper electrode can be connected to the pad with good adhesion in the pad opening. As a result, the electrical connection reliability between the upper electrode and the pad can be satisfactorily maintained.
  • the protective film covering the test electrode is formed so as to cover the test electrode, for example, in the step I4 executed prior to the step I9 of forming the light absorption layer by dry etching. Therefore, in step I9, the light absorbing material layer is dry-etched with the test electrode covered with the protective film. Therefore, the test electrode is not exposed to the etching gas during the dry etching of the light absorbing material layer. As a result, damage to the test electrode due to the etching gas can be reduced, and loss of the test electrode can be prevented. Therefore, the test electrode can be reliably formed.
  • the protective film includes a lower first protective film covering the test electrode and a second protective film formed on the first protective film and having etching selectivity with respect to the first protective film. May be.
  • the photoelectric conversion device including the first protective film and the second protective film can be manufactured by, for example, a manufacturing method in which the process I4 in the processes I1 to I12 includes the following processes I4-1 to I4-4.
  • the first material film is processed into a first protective film by selectively removing the first material film by wet etching using the second protective film as a hard mask.
  • a hard mask is used as a mask, so that the adhesion between the first material film and the mask can be improved. Therefore, it is possible to suppress mask peeling due to the etchant during wet etching. As a result, the first material film can be processed into an ideal shape.
  • the test electrode is interposed between the insulating layer and the interlayer insulating film (second interlayer insulating film), and may be the same layer as the lower electrode.
  • the test electrode is preferably made of the same material as the lower electrode. If the materials of the lower electrode and the test electrode are the same, the lower electrode and the test electrode can be formed in the same process.
  • a plurality of second wirings are arranged in the same layer as the first wirings so as to face each lower electrode, and a via that electrically connects the lower electrode and the second wiring is formed through the insulating layer. May be.
  • the lower electrode, the test electrode, and the via are made of the same material.
  • the material may be tungsten.
  • the lower electrode, the test electrode, and the via can be formed in the same process. Therefore, it is possible to omit a step of polishing a deposited layer of a via material by a CMP method and a step of forming a film made of a material of a lower electrode by a sputtering method, which are necessary for manufacturing a conventional photoelectric conversion device. As a result, the time and cost required for manufacturing can be reduced.
  • the upper electrode pad wiring formed below the insulating layer and outside the region where the light absorption layer is formed penetrates the insulating layer in the thickness direction, An opening exposing a portion of the upper electrode pad wiring; and an upper electrode connected to the transparent conductive film and entering the opening and connected to the upper electrode pad wiring in the opening. It is preferable to include.
  • an upper electrode pad wiring is formed below the insulating layer.
  • an opening exposing a part of the upper electrode pad wiring is formed in the thickness direction outside the region where the light absorption layer is formed.
  • the upper electrode goes into the opening and is connected to the upper electrode pad wiring within the opening. That is, the pad electrode that relays the upper electrode and the upper electrode pad wiring is not provided on the insulating layer, and the upper electrode is directly connected to the upper electrode pad wiring in the opening that penetrates the insulating layer. Has been.
  • the upper electrode pad wiring is covered with an insulating layer.
  • the surface of the upper electrode pad wiring can be prevented from being exposed to the etching gas during the dry etching of the light absorbing material layer, and the surface of the upper electrode pad wiring can be prevented from being damaged.
  • the surface of the upper electrode pad wiring is maintained in a good state, a good electrical connection between the upper electrode and the upper electrode pad wiring can be achieved.
  • the upper wiring is not connected to the same layer as the upper electrode pad wiring, and the semiconductor element is electrically connected to the semiconductor element.
  • Pad wiring may be formed.
  • the upper electrode pad wiring may be formed between the insulating layer and the interlayer insulating film formed below the insulating layer, and may be in contact with the insulating layer and the interlayer insulating film.
  • resist pattern 49C ... CIGS film, 51C ... zinc oxide film, 60C ... sensor formation region, 61C ... peripheral wiring region, DESCRIPTION OF SYMBOLS 1D ... Image sensor, 2D ... Interlayer insulation film, 6D ... Lower electrode, 7D ... Light absorption layer, 8D ... High resistance buffer layer, 9D ... Transparent electrically conductive film, 1 D: Interlayer insulating film, 11D: Via hole, 12D ... Wiring, 13D ... Pad, 14D ... Pad opening, 15D ... Upper electrode, 16D ... Extension part, 32D .. CIGS film, 33D ... cadmium sulfide film, 34D ... zinc oxide film, 42D ...
  • resist pattern 71D ... side surface, 91D ... side surface, 1E ... image sensor, 2E ... Interlayer insulating film, 6E ... lower electrode, 7E ... light absorption layer, 17E ... surface protective film, 25E ... moisture-impermeable thin film, 51E ... image sensor, 52E ... moisture-free Transmission thin film, 61E ... image sensor, 62E ... moisture impermeable thin film, 71E ... image sensor, 72E ... moisture impermeable thin film, 1F ... image sensor, 2F ... interlayer insulating film, 3F ⁇ ⁇ ⁇ Interlayer insulation Film, 6F ... lower electrode, 7F ... light absorption layer, 9F ...

Abstract

　本発明の光電変換装置は、絶縁層と、前記絶縁層上に互いに間隔を空けて配置された複数の下部電極と、カルコパイライト型化合物半導体からなり、複数の前記下部電極を一括して覆うように形成された光吸収層と、前記光吸収層を覆うように形成された透明導電膜とを含んでいる。これにより、光吸収層のエッチングの影響（ダメージ）による画素間における感度のばらつきをなくし、画素開口率を１００％にすることができる。

Description

光電変換装置および光電変換装置の製造方法
　本発明は、カルコパイライト型化合物半導体を光吸収層の材料として用いた光電変換装置およびその製造方法に関する。
　ＣＩＧＳ（Ｃｕ（Ｉｎ，Ｇａ）Ｓｅ2）などのカルコパイライト型化合物半導体は、その光吸収係数が高いことから、イメージセンサや太陽電池などの光電変換装置の光吸収層の材料に好適である。
　たとえば、ソーダライムガラス基板と、Ｍｏ膜からなる下部電極と、当該下部電極上に形成された、ＣＩＧＳ薄膜からなる光吸収層と、当該光吸収層上に形成された、ＣｄＳ膜からなるバッファ層（窓層）と、当該バッファ層上に形成された、ＺｎＯ膜からなる透光性電極層と、下部電極および透光性電極層のそれぞれに接続された引出電極とを含む光電変換装置が提案されている（たとえば、特許文献１参照）。
特開２００７－１２３７２１号公報
　光電変換装置は、１画素それぞれが独立した素子になっていて、そのような素子が複数集まって構成されていることから、画素間における感度のばらつきが少ない方が好ましい。また、各画素の感度を高めるために、画素面積に対するｐｎ接合の面積（受光面積）の割合（画素開口率）を大きくすることが望まれている。
　本発明の目的は、光吸収層のエッチングの影響（ダメージ）による画素間における感度のばらつきがなく、画素開口率が１００％である、光電変換装置およびその製造方法を提供することである。
　前記の目的を達成するための本発明の光電変換装置は、絶縁層と、前記絶縁層上に互いに間隔を空けて配置された複数の下部電極と、カルコパイライト型化合物半導体からなり、複数の前記下部電極を一括して覆うように形成された光吸収層と、前記光吸収層を覆うように形成された透明導電膜とを含んでいる。
　この光電変換装置では、カルコパイライト型化合物半導体からなる光吸収層が、絶縁層上に互いに間隔を空けて配置された複数の下部電極を一括して覆っている。すなわち、カルコパイライト型化合物半導体からなる光吸収層は、各下部電極を個別に覆うように切り分けられていない。さらに言い換えると、カルコパイライト型化合物半導体からなる光吸収層は、１つの下部電極を備える画素ごとに切り分けられておらず、複数の画素に共通に設けられている。そして、光吸収層上には、透明導電膜が光吸収層を覆うように形成されている。
　光吸収層が画素ごとに切り分けられていないので、画素間における感度のばらつきに対する光吸収層のドライエッチングのダメージによる影響はない。
　また、光吸収層が画素ごとに切り分けられていないので、光吸収層を切り分けるための溝が形成されておらず、また、光吸収層を画素ごとに絶縁分離するための絶縁分離膜が設けられていない。そのため、画素開口率（ｐｎ接合面積／画素面積）は、１００％である。これにより、微弱な光でも多くのキャリアを発生させることができ、感度の飛躍的な向上を達成することができる。
　さらに、光吸収層を切り分けるための溝が形成されていないので、透明導電膜の形成時に引け鬆が生じない。よって、透明導電膜の経時劣化を防止することができ、信頼性の向上を図ることができる。なお。引け鬆とは、光吸収層を切り分けて形成する場合に、透明導電膜を、互いに隣り合う光吸収層間に生じる絶縁分離膜の溝を完全に埋めるように形成することができず、その溝上に生じる隙間のことである。このような引け鬆が生じていると、光電変換装置の最表面が表面保護膜で覆われていても、引け鬆が透明導電膜の経時劣化の原因となる。
　また、絶縁分離膜を形成する工程が不要であるので、従来の光電変換装置よりも製造工程が簡素であり、製造に要する時間およびコストを低減することができる。
　光吸収層の材料であるカルコパイライト型化合物半導体は、ＣＩＧＳ（Ｃｕ（Ｉｎ，Ｇａ）Ｓｅ2）であってもよい。この場合、光吸収層の厚さは、１．０μｍ以上１．４μｍ以下であることが好ましい。ＣＩＧＳの光吸収係数が１μｍ-1であるので、光吸収層の厚さが１．０μｍ以上であれば、光吸収層により光を十分に吸収することができ、良好な光電変換を達成することができる。一方、光吸収層の厚さを１．４μｍ以下と小さくすることにより、光吸収層と透明導電膜との界面（ｐｎ接合面）に対する法線方向（縦方向）の電界を強めることができる。縦方向の電界が強くなることにより、光電変換により生じるキャリアがその発生した部分に設けられる下部電極に良好に取り込まれる。よって、キャリアが発生した部分の下部電極と隣り合う下部電極にキャリアが混入する、いわゆるクロストークの発生を防止することができる。
　このような構造の光電変換装置は、以下の工程Ａ１～Ａ５を含む製造方法により製造することができる。
　Ａ１．絶縁層を形成する工程
　Ａ２．前記絶縁層上に下部電極の材料からなる電極材料層を積層する工程
　Ａ３．フォトリソグラフィおよびエッチングにより、前記電極材料層を選択的に除去し、前記絶縁層上に互いに間隔を空けて配置される複数の下部電極を形成する工程
　Ａ４．分子線エピタキシー法により、複数の前記下部電極を一括して覆うように、前記絶縁層上にＣＩＧＳからなる厚さが１．０μｍ以上１．４μｍ以下である光吸収層を形成する工程
　Ａ５．前記光吸収層を覆うように、透明導電膜を形成する工程
　下部電極は、隣り合う下部電極の間に等間隔を空けたマトリクス状に配置されていてもよい。この場合、互いに隣り合う下部電極の間隔が、光吸収層の膜厚の３倍以上であることが好ましい。これにより、縦方向の電界の強さを縦方向と直交する横方向の電界の強さの３倍以上になる。言い換えれば、横方向の電界の強さが縦方向の電界の強さの１／３以下になる。したがって、クロストークの発生を防止することができる。
　また、下部電極がマトリクス状に配置される場合、最外周に配置される下部電極と光吸収層の側面との間隔が５０μｍ以上１００μｍ以下であることが好ましい。光吸収層の側面は、光吸収層に加工する際のドライエッチングによるダメージを受けているので、そのダメージに起因する暗電流を生じるおそれがある。最外周に配置される下部電極と光吸収層の側面との間隔を５０μｍ以上空けることにより、その暗電流が最外周に配置される下部電極に取り込まれることを防止できる。また、下部電極は、光吸収層の絶縁層からの剥がれを防止するアンカー効果を発揮する。最外周に配置される下部電極と光吸収層の側面との間隔を１００μｍ以下にすることにより、下部電極のアンカー効果を確保することができ、光吸収層が絶縁層から剥がれることを防止できる。
　なお、光吸収層と透明導電膜との界面には、硫化カドミウム（ＣｄＳ）からなる高抵抗バッファ層が形成されてもよい。
　また、絶縁層を挟んで下部電極と対向する位置に配線が配置され、それらを電気的に接続するビアが絶縁層を貫通して形成されていてもよい。この場合、下部電極とビアとが同一の材料からなることが好ましい。その材料は、タングステンであってもよい。下部電極の材料とビアの材料とが同じであれば、下部電極およびビアを同一の工程で形成することができる。よって、従来の光電変換装置の製造に必要とされる、ビアの材料の堆積層をＣＭＰ法により研磨する工程およびスパッタ法により下部電極の材料からなる膜を形成する工程を省略することができる。その結果、製造に要する時間およびコストを低減することができる。
　この構造の光電変換装置は、前記工程Ａ１～Ａ５に加えて、以下の工程Ａ６およびＡ７を含む製造方向により製造することができる。
　Ａ６．前記絶縁層を形成する前に、複数の配線を形成する工程
　Ａ７．前記電極材料層を積層する前に、各配線上に前記絶縁層を厚さ方向に貫通するビアホールを形成する工程
　電極材料層を積層する工程では、下部電極の材料によりビアホールが埋め尽くされる。そして、下部電極を形成する工程では、下部電極とともに、各下部電極に接続されるビアが形成される。これにより、下部電極とビアとの確実な接続を達成することができ、下部電極とビアとの電気接続信頼性を向上することができる。
本発明の第１発明の一実施形態に係るイメージセンサの模式平面図である。 図１に示す切断線II－IIにおけるイメージセンサの模式的な断面図である。 図２に示すイメージセンサの製造工程を示す模式的な断面図である。 図３Ａの次の工程を示す模式的な断面図である。 図３Ｂの次の工程を示す模式的な断面図である。 図３Ｃの次の工程を示す模式的な断面図である。 図３Ｄの次の工程を示す模式的な断面図である。 図３Ｅの次の工程を示す模式的な断面図である。 図３Ｆの次の工程を示す模式的な断面図である。 図３Ｇの次の工程を示す模式的な断面図である。 図３Ｈの次の工程を示す模式的な断面図である。 図２に示すイメージセンサの製造工程で用いられるレジストパターン（マスク）について説明するための図である。 イメージセンサの製造工程を示す模式的な断面図である。 図５Ａの次の工程を示す模式的な断面図である。 図５Ｂの次の工程を示す模式的な断面図である。 図５Ｃの次の工程を示す模式的な断面図である。 図５Ｄの次の工程を示す模式的な断面図である。 図５Ｅの次の工程を示す模式的な断面図である。 図５Ｆの次の工程を示す模式的な断面図である。 図５Ｇの次の工程を示す模式的な断面図である。 図５Ｈの次の工程を示す模式的な断面図である。 図５Ｉの次の工程を示す模式的な断面図である。 図５Ｊの次の工程を示す模式的な断面図である。 図５Ｋに示すイメージセンサの製造工程で用いられるレジストパターン（マスク）について説明するための図である。 実施例１のイメージセンサによる撮像結果を示す図（写真）である。 実施例２のイメージセンサによる撮像結果を示す図（写真）である。 実施例３のイメージセンサによる撮像結果を示す図（写真）である。 実施例４のイメージセンサによる撮像結果を示す図（写真）である。 比較例１のイメージセンサによる撮像結果を示す図（写真）である。 本発明の第２発明の一実施形態に係るイメージセンサの模式平面図である。 図１２に示す切断線II－IIにおけるイメージセンサの模式的な断面図である。 図１３に示すイメージセンサの製造工程を示す模式的な断面図である。 図１４Ａの次の工程を示す模式的な断面図である。 図１４Ｂの次の工程を示す模式的な断面図である。 図１４Ｃの次の工程を示す模式的な断面図である。 図１４Ｄの次の工程を示す模式的な断面図である。 図１４Ｅの次の工程を示す模式的な断面図である。 図１４Ｆの次の工程を示す模式的な断面図である。 図１４Ｇの次の工程を示す模式的な断面図である。 図１４Ｈの次の工程を示す模式的な断面図である。 図１４Ｉの次の工程を示す模式的な断面図である。 図１４Ｊの次の工程を示す模式的な断面図である。 図１４Ｋの次の工程を示す模式的な断面図である。 図１４Ｌの次の工程を示す模式的な断面図である。 図１４Ｍの次の工程を示す模式的な断面図である。 図１４Ｎの次の工程を示す模式的な断面図である。 図１４Ｏの次の工程を示す模式的な断面図である。 図１４Ｐの次の工程を示す模式的な断面図である。 図１４Ｑの次の工程を示す模式的な断面図である。 図１３に示すイメージセンサの製造工程で用いられるレジストパターン（マスク）について説明するための図である。 図１３に示すイメージセンサの変形例を示す模式的な断面図である。 本発明の第３発明の一実施形態に係るイメージセンサの模式平面図である。 図１７に示す切断線II－IIにおけるイメージセンサの模式断面図である。 図１８に示すイメージセンサの製造工程を示す模式的な断面図である。 図１９Ａの次の工程を示す模式的な断面図である。 図１９Ｂの次の工程を示す模式的な断面図である。 図１９Ｃの次の工程を示す模式的な断面図である。 図１９Ｄの次の工程を示す模式的な断面図である。 図１９Ｅの次の工程を示す模式的な断面図である。 図１９Ｆの次の工程を示す模式的な断面図である。 図１９Ｇの次の工程を示す模式的な断面図である。 図１９Ｈの次の工程を示す模式的な断面図である。 図１９Ｉの次の工程を示す模式的な断面図である。 図１９Ｊの次の工程を示す模式的な断面図である。 図１９Ｋの次の工程を示す模式的な断面図である。 図１９Ｌの次の工程を示す模式的な断面図である。 図１９Ｍの次の工程を示す模式的な断面図である。 図１９Ｎの次の工程を示す模式的な断面図である。 図１９Ｏの次の工程を示す模式的な断面図である。 図１８に示すイメージセンサの製造工程で用いられるレジストパターン（マスク）について説明するための図である。 本発明の第４発明の一実施形態に係るイメージセンサの模式平面図である。 図２１に示す切断線II－IIにおけるイメージセンサの模式断面図である。 図２２に示すイメージセンサの製造工程を示す模式的な断面図である。 図２３Ａの次の工程を示す模式的な断面図である。 図２３Ｂの次の工程を示す模式的な断面図である。 図２３Ｃの次の工程を示す模式的な断面図である。 図２３Ｄの次の工程を示す模式的な断面図である。 図２３Ｅの次の工程を示す模式的な断面図である。 図２３Ｆの次の工程を示す模式的な断面図である。 図２３Ｇの次の工程を示す模式的な断面図である。 図２３Ｈの次の工程を示す模式的な断面図である。 図２３Ｉの次の工程を示す模式的な断面図である。 図２３Ｊの次の工程を示す模式的な断面図である。 図２３Ｋの次の工程を示す模式的な断面図である。 図２３Ｌの次の工程を示す模式的な断面図である。 図２３Ｍの次の工程を示す模式的な断面図である。 図２２に示すイメージセンサの製造工程で用いられるレジストパターン（マスク）について説明するための図である。 本発明の第５発明の一実施形態に係るイメージセンサの模式平面図である。 図２５に示す切断線II－IIにおけるイメージセンサの模式断面図である。 図２６に示すイメージセンサの製造工程を示す模式的な断面図である。 図２７Ａの次の工程を示す模式的な断面図である。 図２７Ｂの次の工程を示す模式的な断面図である。 図２７Ｃの次の工程を示す模式的な断面図である。 図２７Ｄの次の工程を示す模式的な断面図である。 図２７Ｅの次の工程を示す模式的な断面図である。 図２７Ｆの次の工程を示す模式的な断面図である。 図２７Ｇの次の工程を示す模式的な断面図である。 図２７Ｈの次の工程を示す模式的な断面図である。 図２７Ｉの次の工程を示す模式的な断面図である。 図２７Ｊの次の工程を示す模式的な断面図である。 図２７Ｋの次の工程を示す模式的な断面図である。 図２７Ｌの次の工程を示す模式的な断面図である。 図２７Ｍの次の工程を示す模式的な断面図である。 図２７Ｎの次の工程を示す模式的な断面図である。 図２６に示すイメージセンサの製造工程で用いられるレジストパターン（マスク）について説明するための図である。 図２６のイメージセンサの第１変形例を示す模式的な断面図である。 図２６のイメージセンサの第２変形例を示す模式的な断面図である。 図２６のイメージセンサの第３変形例を示す模式的な断面図である。 本発明の第６発明の第１実施形態に係るイメージセンサの模式平面図である。 図３２に示す切断線II－IIにおけるイメージセンサの模式断面図である。 図３３に示すイメージセンサの製造工程を示す模式的な断面図である。 図３４Ａの次の工程を示す模式的な断面図である。 図３４Ｂの次の工程を示す模式的な断面図である。 図３４Ｃの次の工程を示す模式的な断面図である。 図３４Ｄの次の工程を示す模式的な断面図である。 図３４Ｅの次の工程を示す模式的な断面図である。 図３４Ｆの次の工程を示す模式的な断面図である。 図３４Ｇの次の工程を示す模式的な断面図である。 図３４Ｈの次の工程を示す模式的な断面図である。 図３４Ｉの次の工程を示す模式的な断面図である。 図３４Ｊの次の工程を示す模式的な断面図である。 図３４Ｋの次の工程を示す模式的な断面図である。 図３４Ｌの次の工程を示す模式的な断面図である。 図３４Ｍの次の工程を示す模式的な断面図である。 図３３に示すイメージセンサの製造工程で用いられるレジストパターン（マスク）について説明するための図である。 本発明の第６発明の第２実施形態に係るイメージセンサの模式平面図である。 図３６に示す切断線II－IIにおけるイメージセンサの模式断面図である。 図３７に示すイメージセンサの製造工程を示す模式的な断面図である。 図３８Ａの次の工程を示す模式的な断面図である。 図３８Ｂの次の工程を示す模式的な断面図である。 図３８Ｃの次の工程を示す模式的な断面図である。 図３８Ｄの次の工程を示す模式的な断面図である。 図３８Ｅの次の工程を示す模式的な断面図である。 図３８Ｆの次の工程を示す模式的な断面図である。 図３８Ｇの次の工程を示す模式的な断面図である。 図３８Ｈの次の工程を示す模式的な断面図である。 図３８Ｉの次の工程を示す模式的な断面図である。 図３８Ｊの次の工程を示す模式的な断面図である。 図３８Ｋの次の工程を示す模式的な断面図である。 図３８Ｌの次の工程を示す模式的な断面図である。 図３８Ｍの次の工程を示す模式的な断面図である。 図３８Ｎの次の工程を示す模式的な断面図である。 図３３のイメージセンサの第１変形例におけるパッド形成領域の模式的な平面図である。 図３９Ａに示す切断線ＶIIIＢ－ＶIIIＢにおけるパッド形成領域の模式的な断面図である。 図３３のイメージセンサの第２変形例におけるパッド形成領域の模式的な平面図である。 図４０Ａに示す切断線IＸＢ－IＸＢにおけるパッド形成領域の模式的な断面図である。 図３３のイメージセンサの第３変形例におけるパッド形成領域の模式的な平面図である。 図４１Ａに示す切断線ＸＢ－ＸＢにおけるパッド形成領域の模式的な断面図である。 図３３のイメージセンサの第４変形例におけるパッド形成領域の模式的な平面図である。 図４２Ａに示す切断線ＸIＢ－ＸIＢにおけるパッド形成領域の模式的な断面図である。 本発明の第７発明の一実施形態に係る光電変換装置の模式断面図である。 図４３に示すイメージセンサの製造途中の状態を示す模式断面図である。 図４４Ａの次の工程を示す模式的な断面図である。 図４４Ｂの次の工程を示す模式的な断面図である。 図４４Ｃの次の工程を示す模式的な断面図である。 図４４Ｄの次の工程を示す模式的な断面図である。 図４４Ｅの次の工程を示す模式的な断面図である。 図４４Ｆの次の工程を示す模式的な断面図である。 図４４Ｇの次の工程を示す模式的な断面図である。 図４４Ｈの次の工程を示す模式的な断面図である。 図４４Ｉの次の工程を示す模式的な断面図である。 図４４Ｊの次の工程を示す模式的な断面図である。 図４４Ｋの次の工程を示す模式的な断面図である。 図４４Ｌの次の工程を示す模式的な断面図である。 図４４Ｍの次の工程を示す模式的な断面図である。 図４４Ｎの次の工程を示す模式的な断面図である。 図４４Ｏの次の工程を示す模式的な断面図である。 図４４Ｐの次の工程を示す模式的な断面図である。 図４４Ｑの次の工程を示す模式的な断面図である。 本発明の第８発明の一実施形態に係るイメージセンサの模式平面図である。 図４５に示す切断線II－IIにおけるイメージセンサの模式断面図である。 図４６に示すイメージセンサの製造工程を示す模式的な断面図である。 図４７Ａの次の工程を示す模式的な断面図である。 図４７Ｂの次の工程を示す模式的な断面図である。 図４７Ｃの次の工程を示す模式的な断面図である。 図４７Ｄの次の工程を示す模式的な断面図である。 図４７Ｅの次の工程を示す模式的な断面図である。 図４７Ｆの次の工程を示す模式的な断面図である。 図４７Ｇの次の工程を示す模式的な断面図である。 図４７Ｈの次の工程を示す模式的な断面図である。 図４７Ｉの次の工程を示す模式的な断面図である。 図４７Ｊの次の工程を示す模式的な断面図である。 図４７Ｋの次の工程を示す模式的な断面図である。 図４７Ｌの次の工程を示す模式的な断面図である。 図４７Ｍの次の工程を示す模式的な断面図である。 図４７Ｎの次の工程を示す模式的な断面図である。 図４７Ｏの次の工程を示す模式的な断面図である。 図４７Ｐの次の工程を示す模式的な断面図である。 図４７Ｑの次の工程を示す模式的な断面図である。 図４７Ｒの次の工程を示す模式的な断面図である。 図４６に示すイメージセンサの製造工程で用いられるレジストパターン（マスク）について説明するための図である。 本発明の第９発明の第１実施形態に係るイメージセンサの模式平面図である。 図４９に示す切断線II－IIにおけるイメージセンサの模式断面図である。 図５０に示すイメージセンサの製造工程を示す模式的な断面図である。 図５１Ａの次の工程を示す模式的な断面図である。 図５１Ｂの次の工程を示す模式的な断面図である。 図５１Ｃの次の工程を示す模式的な断面図である。 図５１Ｄの次の工程を示す模式的な断面図である。 図５１Ｅの次の工程を示す模式的な断面図である。 図５１Ｆの次の工程を示す模式的な断面図である。 図５１Ｇの次の工程を示す模式的な断面図である。 図５１Ｈの次の工程を示す模式的な断面図である。 図５１Ｉの次の工程を示す模式的な断面図である。 図５１Ｊの次の工程を示す模式的な断面図である。 図５１Ｋの次の工程を示す模式的な断面図である。 図５１Ｌの次の工程を示す模式的な断面図である。 図５１Ｍの次の工程を示す模式的な断面図である。 図５１Ｎの次の工程を示す模式的な断面図である。 図５１Ｏの次の工程を示す模式的な断面図である。 図５１Ｐの次の工程を示す模式的な断面図である。 図５１Ｑの次の工程を示す模式的な断面図である。 図５１Ｒの次の工程を示す模式的な断面図である。 図５０に示すイメージセンサの製造工程で用いられるレジストパターン（マスク）について説明するための図である。 本発明の第９発明の第２実施形態に係るイメージセンサの模式的な断面図である。 図５３に示すイメージセンサの製造工程を示す模式的な断面図である。 図５４Ａの次の工程を示す模式的な断面図である。 図５４Ｂの次の工程を示す模式的な断面図である。 図５４Ｃの次の工程を示す模式的な断面図である。 図５４Ｄの次の工程を示す模式的な断面図である。 図５４Ｅの次の工程を示す模式的な断面図である。 図５４Ｆの次の工程を示す模式的な断面図である。 図５４Ｇの次の工程を示す模式的な断面図である。 図５４Ｈの次の工程を示す模式的な断面図である。 図５４Ｉの次の工程を示す模式的な断面図である。 図５４Ｊの次の工程を示す模式的な断面図である。 図５４Ｋの次の工程を示す模式的な断面図である。 図５４Ｌの次の工程を示す模式的な断面図である。 図５４Ｍの次の工程を示す模式的な断面図である。 図５４Ｎの次の工程を示す模式的な断面図である。 図５４Ｏの次の工程を示す模式的な断面図である。 図５４Ｐの次の工程を示す模式的な断面図である。 図５４Ｑの次の工程を示す模式的な断面図である。 図５４Ｒの次の工程を示す模式的な断面図である。 図５４Ｓの次の工程を示す模式的な断面図である。 本発明の第１０発明の第１実施形態に係るイメージセンサの模式平面図である。 図５５に示す切断線II－IIにおけるイメージセンサの模式断面図である。 図５６に示すイメージセンサの製造工程を示す模式的な断面図である。 図５７Ａの次の工程を示す模式的な断面図である。 図５７Ｂの次の工程を示す模式的な断面図である。 図５７Ｃの次の工程を示す模式的な断面図である。 図５７Ｄの次の工程を示す模式的な断面図である。 図５７Ｅの次の工程を示す模式的な断面図である。 図５７Ｆの次の工程を示す模式的な断面図である。 図５７Ｇの次の工程を示す模式的な断面図である。 図５７Ｈの次の工程を示す模式的な断面図である。 図５７Ｉの次の工程を示す模式的な断面図である。 図５７Ｊの次の工程を示す模式的な断面図である。 図５７Ｋの次の工程を示す模式的な断面図である。 本発明の第１０発明の第２実施形態に係るイメージセンサの模式断面図である。 図５８に示すイメージセンサの製造工程を示す模式的な断面図である。 図５９Ａの次の工程を示す模式的な断面図である。 図５９Ｂの次の工程を示す模式的な断面図である。 図５９Ｃの次の工程を示す模式的な断面図である。 図５９Ｄの次の工程を示す模式的な断面図である。 図５９Ｅの次の工程を示す模式的な断面図である。 図５９Ｆの次の工程を示す模式的な断面図である。 図５９Ｇの次の工程を示す模式的な断面図である。 図５９Ｈの次の工程を示す模式的な断面図である。 図５９Ｉの次の工程を示す模式的な断面図である。 図５９Ｊの次の工程を示す模式的な断面図である。 図５９Ｋの次の工程を示す模式的な断面図である。
　以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
＜第１発明に係る実施形態　図１～図１１＞
　図１は、本発明の第１発明の一実施形態に係るイメージセンサの模式的な平面図である。図２は、図１に示す切断線II－IIにおけるイメージセンサの模式的な断面図である。なお、図２では、金属材料からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
　光電変換装置の一例としてのイメージセンサ１Ａは、その基体として、半導体基板（図示せず）を備えている。半導体基板には、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子が形成されている。
　半導体基板上には、層間絶縁膜２Ａ，３Ａ，５Ａおよびキャパシタ誘電膜４Ａが積層されている。層間絶縁膜２Ａ，３Ａ，５Ａおよびキャパシタ誘電膜４Ａは、たとえば、酸化シリコン（ＳｉＯ2）からなる。
　また、半導体基板上には、センサ形成領域およびそれを取り囲む環状のパッド形成領域が設定されている。
　センサ形成領域において、最上層の層間絶縁膜２Ａ上には、複数の下部電極６Ａがマトリクス状に配列されている。下部電極６Ａは、タングステン（Ｗ）からなる。下部電極６Ａは、平面視正方形状に形成されている。たとえば、後述する画素ピッチＰPIXが７．５μｍの場合、下部電極６Ａの平面視における１辺の長さは、２．０μｍ以上３．３μｍ以下である。下部電極６Ａの厚さは、０．２μｍ以上０．４μｍ以下である。また、互いに隣り合う下部電極６Ａ間には、次に述べる光吸収層７Ａの厚さＴLALの３倍以上に設定された等間隔ＳBE（≧ＴLAL×３）が空けられている。
　層間絶縁膜２Ａ上には、平面視四角形状の光吸収層７Ａがすべての下部電極６Ａを一括して覆うように形成されている。具体的には、光吸収層７Ａは、層間絶縁膜２Ａ上における下部電極６Ａが形成されている四角形領域およびその領域の周囲の一定幅ＥLALの四角環状領域上に一体に形成されている。光吸収層７Ａは、ＣＩＧＳからなり、ｐ型の導電型を示す。光吸収層７Ａの厚さＴLALは、１．０μｍ以上１．４μｍ以下である。また、一定幅ＥLAL、つまり最外周に配置される下部電極６Ａと光吸収層７Ａの側面との間隔ＥLALは、５０μｍ以上１００μｍ以下である。光吸収層７Ａにおいて、各下部電極６Ａを中心とする一定面積の平面視矩形状の各領域は、１つの画素の読み取りに使用される。この領域の幅である画素ピッチＰPIXは、５μｍ以上１０μｍ以下である。
　光吸収層７Ａの上面および側面は、高抵抗バッファ層８Ａにより覆われている。高抵抗バッファ層８Ａは、硫化カドミウム（ＣｄＳ）からなる。高抵抗バッファ層８Ａの厚さは、５０ｎｍ以上６０ｎｍ以下である。
　高抵抗バッファ層８Ａ上には、透明導電膜９Ａが高抵抗バッファ層８Ａの上面および側面を覆うように形成されている。透明導電膜９Ａは、光透過性を有する酸化亜鉛（ＺｎＯ）からなり、ｎ型の不純物（たとえば、Ａｌ2Ｏ3（アルミナ））の添加により導電性が付与されている。
　透明導電膜９Ａの周縁部は、層間絶縁膜２Ａ上に形成されている。透明導電膜９Ａの周囲において、層間絶縁膜２Ａ上には、上部電極（図示せず）が形成されている。上部電極は、アルミニウム（Ａｌ）からなる。上部電極の一端は、透明導電膜９Ａの周縁部上に載り上がっている。上部電極は、層間絶縁膜２Ａ上を延び、その他端部がパッド形成領域に達している。パッド形成領域には、層間絶縁膜２Ａを選択的に除去し、層間絶縁膜３Ａ上の配線（図示せず）を部分的に露出させることにより、パッド（図示せず）が形成されている。上部電極の他端部は、パッドに接続されている。
　最上層の層間絶縁膜２Ａとその下層の層間絶縁膜３Ａとの間には、各下部電極６Ａと対向する位置に、配線１０Ａが形成されている。下部電極６Ａとそれに対向する配線１０Ａとの間において、層間絶縁膜２Ａには、ビアホール１１Ａがそれらの対向方向（層間絶縁膜２Ａの厚さ方向）に貫通して形成されている。ビアホール１１Ａには、下部電極６Ａと同一の材料からなるビア１２Ａが下部電極６Ａと一体的に隙間なく形成されている。これにより、各下部電極６Ａは、ビア１２Ａを介して、それに対向する配線１０Ａと電気的に接続されている。ビアホール１１Ａの内径は、たとえば、０．４μｍである。
　層間絶縁膜３Ａとその下層のキャパシタ誘電膜４Ａとの間には、各配線１０Ａと対向する位置に、キャパシタ上部電極１３Ａが形成されている。配線１０Ａとそれに対向するキャパシタ上部電極１３Ａとは、層間絶縁膜３Ａを貫通するビア１４Ａにより電気的に接続されている。ビア１４Ａは、タングステンからなる。
　キャパシタ誘電膜４Ａとその下層の層間絶縁膜５Ａとの間には、すべてのキャパシタ上部電極１３Ａに対して一括して対向するように、キャパシタ下部電極１５Ａが形成されている。これにより、画素ごとに、キャパシタ上部電極１３Ａとキャパシタ下部電極１５Ａとの間に容量膜としてのキャパシタ誘電膜４Ａを挟み込んだＭＩＭ（Metal-Insulator-Metal）構造の容量素子（ＭＩＭキャパシタ）が形成されている。そして、画素ごとに、下部電極６ＡとＭＩＭキャパシタのキャパシタ上部電極１３Ａとが電気的に接続されている。
　図３Ａ～図３Ｉは、図２に示すイメージセンサの製造工程を順に示す模式的な断面図である。図４は、その製造工程で用いられるレジストパターンについて説明するための図である。なお、図３Ａ～図３Ｉでは、金属材料からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
　イメージセンサ１Ａの製造工程では、まず、図３Ａに示すように、半導体基板（図示せず）上に、層間絶縁膜５Ａ、キャパシタ下部電極１５Ａ、キャパシタ誘電膜４Ａ、キャパシタ上部電極１３Ａ、層間絶縁膜３Ａ、ビア１４Ａ、配線１０Ａおよび層間絶縁膜２Ａがこの順に形成される。そして、フォトリソグラフィおよびエッチングにより、各配線１０Ａ上に、層間絶縁膜２Ａを貫通するビアホール１１Ａが形成される。
　次に、図３Ｂに示すように、ＣＶＤ法により、ビアホール１１Ａ内および層間絶縁膜２Ａ上に、下部電極６Ａおよびビア１２Ａの材料であるタングステンが堆積され、タングステン堆積層３１Ａが形成される。タングステン堆積層３１Ａの厚さは、層間絶縁膜２Ａ上で０．３～０．４μｍ（３０００～４０００Å）である。
　その後、図３Ｃに示すように、フォトリソグラフィにより、タングステン堆積層３１Ａ上に、下部電極６Ａになる部分のみを選択的に覆うレジストパターン４１Ａ（図４参照）が形成される。
　そして、図３Ｄに示すように、レジストパターン４１Ａをマスクとするドライエッチングにより、タングステン堆積層３１Ａにおけるレジストパターン４１Ａから露出する部分が除去される。ドライエッチングには、六フッ化硫黄（ＳＦ6）とアルゴン（Ａｒ）との混合ガスが用いられる。
　ドライエッチング後、図３Ｅに示すように、レジストパターン４１Ａが除去される。これにより、下部電極６Ａおよびビアホール１１Ａに埋設されたビア１２Ａが得られる。
　その後、図３Ｆに示すように、ＭＢＥ法により、層間絶縁膜２Ａおよび下部電極６Ａ上に、ＣＩＧＳ膜３２Ａが形成される。
　次いで、フォトリソグラフィにより、ＣＩＧＳ膜３２Ａ上に、光吸収層７Ａになる部分のみを選択的に覆うレジストパターン４２Ａ（図４参照）が形成される。そして、レジストパターン４２Ａをマスクとするドライエッチングにより、図３Ｇに示すように、すべての下部電極６Ａを一括して覆う光吸収層７Ａが得られる。この後、レジストパターン４２Ａは除去される。
　その後、図３Ｈに示すように、ＣＢＤ法により、光吸収層７Ａの上面および側面に、高抵抗バッファ層８Ａが形成される。
　次いで、図３Ｉに示すように、スパッタ法により、高抵抗バッファ層８Ａの上面および側面およびその周囲の層間絶縁膜２Ａ上に、酸化亜鉛膜３３Ａが形成される。その後、フォトリソグラフィにより、酸化亜鉛膜３３Ａ上に、レジストパターン４３Ａ（図４参照）が形成される。そして、レジストパターン４３Ａをマスクとするドライエッチングにより、酸化亜鉛膜３３Ａがパッド形成領域上から除去されると、酸化亜鉛膜３３Ａが透明導電膜９Ａとなる。その後、レジストパターン４３Ａが除去されると、図２に示すイメージセンサ１Ａが得られる。
　これに対し、以下では、光吸収層が各下部電極を覆うように個別に切り分けられた形態に係るイメージセンサの製造方法を説明する。
　図５Ａ～図５Ｋは、イメージセンサの製造工程を順に示す模式的な断面図である。図６は、その製造工程で用いられるレジストパターンについて説明するための図である。なお、図５Ａ～図５Ｋでは、金属材料からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
　まず、図５Ａに示すように、半導体基板（図示せず）上に、層間絶縁膜１０５Ａ、キャパシタ下部電極１１５Ａ、キャパシタ誘電膜１０４Ａ、キャパシタ上部電極１１３Ａ、層間絶縁膜１０３Ａ、ビア１１４Ａ、配線１１１Ａおよび層間絶縁膜１０２Ａがこの順に形成される。そして、フォトリソグラフィおよびエッチングにより、各配線１１１Ａ上に、層間絶縁膜１０２Ａを貫通するビアホール１１６Ａが形成される。
　次に、図５Ｂに示すように、ＣＶＤ法により、ビアホール１１６Ａ内および層間絶縁膜１０２Ａ上に、ビア１１２Ａの材料であるタングステンが堆積され、タングステン堆積層１１７Ａが形成される。
　その後、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、タングステン堆積層１１７Ａが研磨される。タングステン堆積層１１７Ａの研磨は、層間絶縁膜１０２Ａの上面が露出するまで続けられる。これにより、図５Ｃに示すように、ビアホール１１６Ａ内に埋設されたビア１１２Ａが得られる。
　ビア１１２Ａの形成後、図５Ｄに示すように、スパッタ法により、層間絶縁膜１０２Ａ上に、モリブデン膜１１８Ａが形成される。
　次いで、フォトリソグラフィにより、モリブデン膜１１８Ａ上に、下部電極１０６Ａになる部分のみを選択的に覆うレジストパターン１２１Ａ（図６参照）が形成される。そして、レジストパターン１２１Ａをマスクとするドライエッチングにより、モリブデン膜１１８Ａにおけるレジストパターン１２１Ａから露出する部分が除去され、図５Ｅに示すように、下部電極１０６Ａが形成される。下部電極１０６Ａの形成後、レジストパターン１２１Ａは除去される。
　その後、図５Ｆに示すように、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシー）法により、層間絶縁膜１０２Ａおよび下部電極１０６Ａ上に、ＣＩＧＳ膜１１９Ａが形成される。
　次いで、フォトリソグラフィにより、ＣＩＧＳ膜１１９Ａ上に、光吸収層１０７Ａになる部分のみを選択的に覆うレジストパターン１２２Ａ（図６参照）が形成される。そして、レジストパターン１２２Ａをマスクとするドライエッチングにより、ＣＩＧＳ膜１１９Ａにおけるレジストパターン１２２Ａから露出する部分が除去され、図５Ｇに示すように、ＣＩＧＳ膜１１９Ａが光吸収層１０７Ａに切り分けられる。この後、レジストパターン１２２Ａは除去される。
　その後、図５Ｈに示すように、ＴＥＯＳを用いたＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により、層間絶縁膜１０２Ａおよび光吸収層１０７Ａ上に、ＴＥＯＳ膜１２０Ａがそれらを一括して覆うように形成される。
　次いで、フォトリソグラフィにより、ＴＥＯＳ膜１２０Ａ上に、各光吸収層１０７Ａに対向する部分に開口１２３Ａ（図６参照）を有するレジストパターンが形成される。そして、そのレジストパターンをマスクとするウエットエッチングにより、ＴＥＯＳ膜１２０Ａが部分的に除去され、図５Ｉに示すように、ＴＥＯＳ膜１２０Ａは、各光吸収層１０７Ａの上面の周縁部以外の部分を露出させる絶縁分離膜１０８Ａとなる。絶縁分離膜１０８Ａの形成後、レジストパターンは除去される。
　その後、図５Ｊに示すように、ＣＢＤ（Chemical Bath Deposition：化学浴槽堆積）法により、絶縁分離膜１０８Ａから露出する各光吸収層１０７Ａ上に、高抵抗バッファ層１０９Ａが形成される。
　その後、スパッタ法により、絶縁分離膜１０８Ａおよび高抵抗バッファ層１０９Ａ上に、酸化亜鉛膜が形成される。次いで、フォトリソグラフィにより、その酸化亜鉛膜上に、レジストパターン１２４Ａ（図６参照）が形成される。そして、レジストパターン１２４Ａをマスクとするドライエッチングにより、酸化亜鉛膜が透明導電膜１１０Ａにパターニングされて、図５Ｋに示すイメージセンサ１０１Ａが得られる。
　このような製造工程において、ＣＩＧＳ膜１１９Ａのドライエッチングは、化学的な反応をほとんど伴わない物理エッチングである。そのため、光吸収層１０７Ａの側面（ドライエッチングにより形成される面）が荒れるなど、光吸収層１０７Ａがドライエッチングによる影響を受ける。その結果、各光吸収層１０７Ａのサイズにばらつきが生じ、これに起因して、画素間で感度のばらつきが生じるおそれがある。
　また、イメージセンサ１０１Ａでは、画素面積に対するｐｎ接合面積（受光面積）の割合が小さくなりやすい。画素面積に対するｐｎ接合面積の割合が小さくなる理由として、主に次の２つの理由Ｒ１，Ｒ２がある。
　Ｒ１．互いに隣り合う画素間での光電流の混入（クロストーク）を防止するために、画素間を確実に分離しなければならず、そのためには、互いに隣り合う光吸収層１０７Ａ間の間隔ＳLAL（図５Ｋ参照）を２．０μｍ以上確保する必要がある。
　Ｒ２．図５Ｈに示す工程から図５Ｉに示す工程にかけて、ＴＥＯＳ膜１２０Ａを選択的に除去するための手法は、ウエットエッチングに限られる。ドライエッチングでは、光吸収層１０７Ａの上面にエッチングダメージを与え、光吸収層１０７Ａとその後に形成される透明導電膜１１０Ａとのｐｎ接合による光電変換特性が劣化するからである。一方、光吸収層１０７Ａの周縁部を確実に被覆するため、ＴＥＯＳ膜１２０Ａ（絶縁分離膜１０８Ａ）の厚さは、０．５μｍ以上確保する必要がある。したがって、レジストパターン１２４Ａ（図６参照）の形成位置のずれに対するマージンおよびウエットエッチングのオーバエッチに対するマージンを考慮して、光吸収層１０７Ａの上面と絶縁分離膜１０８Ａとのオーバラップ量ＯＬ（図５Ｋ参照）は、１．０μｍ以上に設定される。
　たとえば、１つの画素の読み取りに使用される領域の幅である画素ピッチＰPIX（図５Ｋ参照）が７．５μｍである場合、ｐｎ接合面積（光吸収層１０７Ａの上面における絶縁分離膜１０８Ａから露出する領域の面積）の幅は、３．５μｍとなり、ｐｎ接合面積は、３．５×３．５＝１２．２５μｍ2となる。よって、画素面積（１つの画素の読み取りに使用される領域の面積）に対するｐｎ接合面積の割合（ｐｎ接合面積／画素面積）である画素開口率は、１２．２５／５６．２５≒０．２２（＝２２％）となる。
　また、スパッタ法では、透明導電膜１１０Ａを互いに隣り合う光吸収層１０７Ａ間に生じる絶縁分離膜１０８Ａの溝を完全に埋めるように形成することができず、図５Ｋに示すように、その溝上に、引け鬆（隙間）１３１Ａを生じるおそれがある。酸化亜鉛は、空気中の水分により経時劣化することが知られており、引け鬆１３１Ａが生じていると、イメージセンサ１０１Ａの最表面が表面保護膜で覆われていても、引け鬆１３１Ａが透明導電膜１１０Ａの経時劣化の原因となる。引け鬆１３１Ａの発生を防止するには、光吸収層１０７Ａ間に絶縁分離膜１０８Ａの溝が生じないように、絶縁分離膜１０８Ａの厚さを大きくすればよい。しかしながら、その場合、光吸収層１０７Ａの上面と絶縁分離膜１０８Ａとのオーバラップ量ＯＬがさらに大きくなり、画素開口率がさらに小さくなる。
　これに対し、図１および図２に示すイメージセンサ１Ａでは、ＣＩＧＳからなる光吸収層７Ａが、層間絶縁膜２Ａ上に互いに間隔を空けて配置された複数の下部電極６Ａを一括して覆っている。すなわち、ＣＩＧＳからなる光吸収層７Ａは、各下部電極６Ａを個別に覆うように切り分けられていない。さらに言い換えると、ＣＩＧＳからなる光吸収層７Ａは、１つの下部電極６Ａを備える画素ごとに切り分けられておらず、複数の画素に共通に設けられている。そして、光吸収層７Ａ上には、透明導電膜９Ａが光吸収層７Ａを覆うように形成されている。
　光吸収層７Ａが画素ごとに切り分けられていないので、その切り分けのためのドライエッチングによる画素間における感度のばらつきに対する影響がない。
　また、光吸収層７Ａが画素ごとに切り分けられていないので、光吸収層７Ａを切り分けるための溝が形成されておらず、また、光吸収層７Ａを画素ごとに絶縁分離するための絶縁分離膜が設けられていない。そのため、画素開口率（ｐｎ接合面積／画素面積）は、１００％である。これにより、微弱な光でも多くのキャリアを発生させることができ、感度の飛躍的な向上を達成することができる。
　さらに、光吸収層７Ａを切り分けるための溝が形成されていないので、透明導電膜９Ａの形成時に引け鬆が生じない。よって、透明導電膜９Ａの経時劣化を防止することができ、信頼性の向上を図ることができる。
　また、絶縁分離膜を形成する工程が不要であるので、従来の光電変換装置よりも製造工程が簡素であり、製造に要する時間およびコストを低減することができる。
　光吸収層７Ａの厚さは、１．０μｍ以上１．４μｍ以下である。ＣＩＧＳの光吸収係数が１μｍ-1であるので、光吸収層７Ａの厚さが１．０μｍ以上であれば、光吸収層７Ａにより光を十分に吸収することができ、良好な光電変換を達成することができる。一方、光吸収層７Ａの厚さを１．４μｍ以下と小さくすることにより、光吸収層７Ａと透明導電膜９Ａとの界面（ｐｎ接合面）に対する法線方向（縦方向）の電界を強めることができる。縦方向の電界が強くなることにより、光電変換により生じるキャリアがその発生した部分に設けられる下部電極６Ａに良好に取り込まれる。よって、キャリアが発生した部分の下部電極６Ａと隣り合う下部電極６Ａにキャリアが混入する、いわゆるクロストークの発生を防止することができる。
　下部電極６Ａは、等間隔を空けてマトリクス状に配置されている。そして、互いに隣り合う下部電極６Ａの間隔は、光吸収層７Ａの膜厚の３倍以上である。これにより、縦方向の電界の強さを縦方向と直交する横方向の電界の強さの３倍以上になる。言い換えれば、横方向の電界の強さが縦方向の電界の強さの１／３以下になる。したがって、クロストークの発生を防止することができる。
　また、最外周に配置される下部電極６Ａと光吸収層７Ａの側面との間隔が５０μｍ以上１００μｍ以下である。光吸収層７Ａの側面は、ドライエッチングによるダメージを受けているので、そのダメージに起因する暗電流を生じるおそれがある。最外周に配置される下部電極６Ａと光吸収層７Ａの側面との間隔を５０μｍ以上空けることにより、その暗電流が最外周に配置される下部電極６Ａに取り込まれることを防止できる。また、下部電極６Ａは、光吸収層７Ａの層間絶縁膜２Ａからの剥がれを防止するアンカー効果を発揮する。最外周に配置される下部電極６Ａと光吸収層７Ａの側面との間隔を１００μｍ以下にすることにより、下部電極６Ａのアンカー効果を確保することができ、光吸収層７Ａが層間絶縁膜２Ａから剥がれることを防止できる。
　また、層間絶縁膜２Ａを挟んで下部電極６Ａと対向する位置に配線１０Ａが配置され、それらを電気的に接続するビア１２Ａが層間絶縁膜２Ａを貫通して形成されている。そして、下部電極６Ａとビア１２Ａとが同一の材料からなる。下部電極６Ａの材料とビア１２Ａの材料とが同じであるので、下部電極６Ａおよびビア１２Ａを同一の工程で形成することができる。よって、従来の光電変換装置の製造に必要とされる、ビア１２Ａの材料の堆積層をＣＭＰ法により研磨する工程およびスパッタ法により下部電極６Ａの材料からなる膜を形成する工程を省略することができる。その結果、製造に要する時間およびコストを低減することができる。しかも、下部電極６Ａとビア１２Ａとの確実な接続を達成することができ、下部電極６Ａとビア１２Ａとの電気接続信頼性を向上することができる。
　次に、本発明の第１発明を、実施例および比較例に基づいて説明するが、本発明は、以下の実施例によって限定されるものではない。
＜実施例１＞
　図２に示す構造のイメージセンサにおいて、光吸収層の厚さが１．１μｍであるものを作製した。
＜実施例２＞
　図２に示す構造のイメージセンサにおいて、光吸収層の厚さが１．２μｍであるものを作製した。
＜実施例３＞
　図２に示す構造のイメージセンサにおいて、光吸収層の厚さが１．３μｍであるものを作製した。
＜実施例４＞
　図２に示す構造のイメージセンサにおいて、光吸収層の厚さが１．４μｍであるものを作製した。
＜比較例１＞
　図２に示す構造のイメージセンサにおいて、光吸収層の厚さが１．５μｍであるものを作製した。
＜撮像評価＞
　実施例１～４および比較例１のイメージセンサを用いて、同一のテストパターンを撮像した。実施例１～４のイメージセンサによる撮像結果をそれぞれ図７～図１０に示す。比較例１のイメージセンサによる撮像結果を図１１に示す。
　図７～図９に示されるように、実施例１～３のイメージセンサでは、テストパターンを鮮明に認識可能な撮像結果が得られた。
　図１０に示されるように、実施例４のイメージセンサでは、テストパターンがやや不鮮明な撮像結果が得られたが、画像処理を施すことにより、テストパターンの細部まで認識可能であった。
　図１１に示されるように、比較例１のイメージセンサでは、画像処理を施してもテストパターンの細部の認識が困難な程度に不鮮明な撮像結果が得られた。
＜第２発明に係る実施形態　図１２～図１６＞
　図１２は、本発明の第２発明の一実施形態に係るイメージセンサの模式的な平面図である。図１３は、図１２に示す切断線II－IIにおけるイメージセンサの模式的な断面図である。なお、図１３では、金属材料からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
　光電変換装置の一例としてのイメージセンサ１Ｂは、その基体として、半導体基板（図示せず）を備えている。半導体基板には、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子が形成されている。
　半導体基板上には、層間絶縁膜２Ｂ，３Ｂが積層されている。層間絶縁膜２Ｂ，３Ｂは、たとえば、酸化シリコン（ＳｉＯ2）からなる。
　また、半導体基板上には、図１２に示すように、センサ形成領域６０Ｂおよびそれを取り囲む環状のパッド形成領域６１Ｂが設定されている。
　センサ形成領域６０Ｂにおいて、最上層の層間絶縁膜２Ｂ上には、複数の下部電極４Ｂがマトリクス状に配列されている。下部電極４Ｂは、タングステン（Ｗ）からなる。下部電極４Ｂは、平面視正方形状に形成されている。下部電極４Ｂの平面視における１辺の長さは、たとえば、７．５μｍピッチの場合、２．０μｍ以上３．３μｍ以下である。下部電極４Ｂの厚さは、０．２μｍ以上０．４μｍ以下である。また、図１３に示すように、互いに隣り合う下部電極４Ｂ間には、次に述べる光吸収層５Ｂの厚さＴLALの３倍以上に設定された等間隔ＳBE（≧ＴLAL×３）が空けられている。
　層間絶縁膜２Ｂ上には、平面視四角形状の光吸収層５Ｂがすべての下部電極４Ｂを一括して覆うように形成されている。具体的には、光吸収層５Ｂは、層間絶縁膜２Ｂ上における下部電極４Ｂが形成されている四角形領域およびその領域の周囲の一定幅の四角環状領域上に一体に形成されている。光吸収層５Ｂは、ＣＩＧＳからなり、ｐ型の導電型を示す。光吸収層５Ｂの厚さＴLALは、１．０μｍ以上１．４μｍ以下である。光吸収層５Ｂにおいて、各下部電極４Ｂを中心とする一定面積の平面視矩形状の各領域は、１つの画素の読み取りに使用される。この領域の幅である画素ピッチＰPIXは、５μｍ以上１０μｍ以下である。
　光吸収層５Ｂの上面は、その周縁部を除いて、高抵抗バッファ層６Ｂにより覆われている。高抵抗バッファ層６Ｂは、硫化カドミウム（ＣｄＳ）からなる。高抵抗バッファ層６Ｂの厚さは、たとえば、０．０５μｍである。
　高抵抗バッファ層６Ｂ上には、透明導電膜７Ｂが高抵抗バッファ層６Ｂの上面全域を覆うように形成されている。透明導電膜７Ｂは、光透過性を有する酸化亜鉛（ＺｎＯ）からなり、ｎ型の不純物（たとえば、Ａｌ2Ｏ3（アルミナ））の添加により導電性が付与されている。透明導電膜７Ｂの厚さは、たとえば、０．６μｍである。
　透明導電膜７Ｂの側面７１Ｂは、その下端に近づくほど光吸収層５Ｂの側面５１Ｂに近づくように傾斜し、下方（内側）に向かって窪むように湾曲した断面形状に形成されている。側面７１Ｂの下端は、高抵抗バッファ層６Ｂの周縁に連続している。側面７１Ｂの上端は、光吸収層５Ｂの側面５１Ｂに対して水平方向距離ＥBUだけ内側に位置している。その水平方向距離ＥBUは、５μｍ以上１０μｍ以下である。
　パッド形成領域６１Ｂにおいて、最上層の層間絶縁膜２Ｂ上には、中継電極８Ｂが形成されている。中継電極８Ｂは、下部電極４Ｂと同一の材料（タングステン）からなる。中継電極８Ｂは、平面視正方形状に形成されている。中継電極８Ｂの平面視における１辺の長さは、６０μｍ以上１２０μｍ以下である。中継電極８Ｂの厚さは、０．２μｍ以上０．４μｍ以下である。
　また、パッド形成領域６１Ｂにおいて、最上層の層間絶縁膜２Ｂ上には、中継電極８Ｂの周縁部を覆うように保護膜９Ｂが形成されている。保護膜９Ｂは、酸化シリコン（ＳｉＯ2）からなる。保護膜９Ｂの側面９１Ｂは、その下端に近づくほど下方（内側）に向かって窪むように湾曲した断面形状に形成されている。保護膜９Ｂの厚さは、４０００Å以上６０００Å以下である。
　層間絶縁膜２Ｂにおける光吸収層５Ｂから露出した部分上、光吸収層５Ｂの周縁部上、透明導電膜７Ｂ上および保護膜９Ｂ上には、それらに跨るように、層間絶縁膜１０Ｂが形成されている。層間絶縁膜１０Ｂは、窒化シリコン（ＳｉＮ）からなる。層間絶縁膜１０Ｂの厚さは、たとえば、０．４μｍである。透明導電膜７Ｂの周縁部上において、層間絶縁膜１０Ｂには、複数のビアホール１１Ｂが貫通して形成されている。ビアホール１１Ｂは、たとえば、２列をなして、透明導電膜７Ｂの周縁に沿って間隔を空けて設けられている。
　また、パッド形成領域６１Ｂにおいて、層間絶縁膜１０Ｂおよび保護膜９Ｂには、中継電極８Ｂの一部をパッド１３Ｂとして露出させるパッド開口１４Ｂがそれらを連続して貫通して形成されている。パッド開口１４Ｂの深さは、５０００Å以上６０００Å以下である。
　そして、層間絶縁膜１０Ｂ上には、上部電極１５Ｂが光吸収層５Ｂおよび透明導電膜７Ｂの周縁部の全周上を覆うように形成されている。上部電極１５Ｂは、アルミニウム（Ａｌ）からなる。上部電極１５Ｂには、パッド形成領域６１Ｂに向けて延びる延設部１６Ｂが一体的に形成されている。延設部１６Ｂの端部は、パッド開口１４Ｂ内に入り込み、パッド開口１４Ｂ内でパッド１３Ｂ（中継電極８Ｂ）と接続されている。
　また、イメージセンサ１Ｂの最表面には、表面保護膜１７Ｂが形成されている。表面保護膜１７Ｂは、たとえば、窒化シリコンからなる。表面保護膜１７Ｂには、パッド開口１４Ｂと対向する位置に、上部電極１５Ｂの延設部１６Ｂにおけるパッド開口１４Ｂに入り込んだ部分を露出させるための開口１８Ｂが形成されている。
　また、パッド形成領域６１Ｂにおいて、層間絶縁膜２Ｂとその下層の層間絶縁膜３Ｂとの間には、中継電極８Ｂと対向する位置に、第１配線１９Ｂが形成されている。中継電極８Ｂとそれに対向する第１配線１９Ｂとの間において、層間絶縁膜２Ｂには、複数の第１ビアホール２０Ｂがその対向方向（層間絶縁膜２Ｂの厚さ方向）に貫通して形成されている。第１ビアホール２０Ｂの内径は、たとえば、０．４μｍである。
　そして、各第１ビアホール２０Ｂには、中継電極８Ｂと同一の材料からなる第１ビア２１Ｂが中継電極８Ｂと一体的に隙間なく形成されている。
　また、中継電極８Ｂおよび第１ビア２１Ｂと層間絶縁膜２Ｂとの間には、バリア膜２２Ｂが介在されている。バリア膜２２Ｂは、窒化チタン（ＴｉＮ）からなる。そして、中継電極８Ｂは、第１ビア２１Ｂおよびバリア膜２２Ｂを介して、それに対向する第１配線１９Ｂと電気的に接続されている。
　また、センサ形成領域６０Ｂにおいて、最上層の層間絶縁膜２Ｂとその下層の層間絶縁膜３Ｂとの間には、各下部電極４Ｂと対向する位置に、第２配線２３Ｂが形成されている。下部電極４Ｂとそれに対向する第２配線２３Ｂとの間において、層間絶縁膜２Ｂには、第２ビアホール２４Ｂがその対向方向（層間絶縁膜２Ｂの厚さ方向）に貫通して形成されている。第２ビアホール２４Ｂには、下部電極４Ｂと同一の材料からなる第２ビア２５Ｂが下部電極４Ｂと一体的に隙間なく形成されている。これにより、各下部電極４Ｂは、第２ビア２５Ｂを介して、それに対向する第２配線２３Ｂと電気的に接続されている。第２ビアホール２４Ｂの内径は、たとえば、０．４μｍである。
　また、下部電極４Ｂおよび第２ビア２５Ｂと層間絶縁膜２Ｂとの間には、バリア膜２６Ｂが介在されている。バリア膜２６Ｂは、窒化チタン（ＴｉＮ）からなる。そして、下部電極４Ｂは、第２ビア２５Ｂおよびバリア膜２６Ｂを介して、それに対向する第２配線２３Ｂと電気的に接続されている。
　図１４Ａ～図１４Ｒは、図１３に示すイメージセンサの製造工程を順に示す模式的な断面図である。図１５は、その製造工程で用いられるレジストパターンについて説明するための図である。なお、図１４Ａ～図１４Ｒでは、金属材料からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
　イメージセンサ１Ｂの製造工程では、まず、図１４Ａに示すように、半導体基板（図示せず）上に、層間絶縁膜３Ｂ、第１配線１９Ｂおよび第２配線２３Ｂ、層間絶縁膜２Ｂがこの順に形成される。そして、フォトリソグラフィおよびエッチングにより、第１配線１９Ｂ上に、層間絶縁膜２Ｂを貫通する第１ビアホール２０Ｂ、第２配線２３Ｂ上に、層間絶縁膜２Ｂを貫通する第２ビアホール２４Ｂのそれぞれが同時に形成される。
　次に、図１４Ｂに示すように、スパッタ法により、層間絶縁膜２Ｂ上に、バリア膜２７Ｂが形成される。バリア膜２７Ｂは、ＴＥＯＳ膜２９Ｂ（後述）に対してエッチング選択比を有する材料（たとえば、窒化チタン）からなる。バリア膜２７Ｂは、第１ビアホール２０Ｂおよび第２ビアホール２４Ｂ内にも形成される。その後、ＣＶＤ法により、第１ビアホール２０Ｂおよび第２ビアホール２４Ｂ内および層間絶縁膜２Ｂ上に、下部電極４Ｂ、中継電極８Ｂ、第１ビア２１Ｂおよび第２ビア２５Ｂの材料であるタングステンが堆積され、タングステン堆積層２８Ｂが形成される。タングステン堆積層２８Ｂの厚さは、層間絶縁膜２Ｂ上で０．２～０．４μｍ（２０００～４０００Å）である。
　その後、図１４Ｃに示すように、フォトリソグラフィにより、タングステン堆積層２８Ｂ上に、下部電極４Ｂになる部分および中継電極８Ｂになる部分のみを選択的に覆うレジストパターン４１Ｂ（図１５参照、なお、図１５では中継電極８Ｂを覆う部分を省略）が形成される。
　そして、図１４Ｄに示すように、レジストパターン４１Ｂをマスクとするドライエッチングにより、タングステン堆積層２８Ｂにおけるレジストパターン４１Ｂから露出する部分が除去される。ドライエッチングには、六フッ化硫黄（ＳＦ6）とアルゴン（Ａｒ）との混合ガスが用いられる。これにより、第２ビアホール２４Ｂに埋設された第２ビア２５Ｂおよび下部電極４Ｂ、第１ビアホール２０Ｂに埋設された第１ビア２１Ｂおよび中継電極８Ｂが同時に得られる。
　ドライエッチング後、図１４Ｅに示すように、レジストパターン４１Ｂが除去される。その後、ＴＥＯＳを用いたＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により、層間絶縁膜２Ｂ上に、ＴＥＯＳ膜２９Ｂが下部電極４Ｂおよび中継電極８Ｂを一括して覆うように形成される。
　次いで、図１４Ｆに示すように、レジストパターン４５Ｂが保護膜９Ｂになる部分のみを選択的に覆うように形成される。そして、レジストパターン４５Ｂをマスクとするウエットエッチングにより、ＴＥＯＳ膜２９Ｂにおけるレジストパターン４５Ｂから露出する部分が除去される。ウエットエッチングには、フッ酸（ＨＦ）が用いられる。この際、バリア膜２７Ｂが層間絶縁膜２Ｂ上に形成されているので、バリア膜２７Ｂがエッチングストッパ膜となり、エッチング液（フッ酸）と層間絶縁膜２Ｂとの接触が防止される。これにより、ＴＥＯＳ膜２９Ｂは、下部電極４Ｂを露出させ、中継電極８Ｂを覆う保護膜９Ｂとなり、保護膜９Ｂの湾曲した側面９１Ｂが得られる。
　次いで、図１４Ｇに示すように、ドライエッチングにより、バリア膜２７Ｂにおける下部電極４Ｂおよび中継電極８Ｂから露出する部分が除去される。ドライエッチングには、塩素（Ｃｌ2）系ガスが用いられる。これにより、バリア膜２７Ｂは、下部電極４Ｂおよび第２ビア２５Ｂと層間絶縁膜２Ｂとの接触を防止するバリア膜２６Ｂ、中継電極８Ｂおよび第１ビア２１Ｂと層間絶縁膜２Ｂとの接触を防止するバリア膜２２Ｂとなる。
　その後、図１４Ｈに示すように、ＭＢＥ法により、層間絶縁膜２Ｂおよび下部電極４Ｂ上に、ＣＩＧＳ膜３２Ｂが形成される。
　続いて、図１４Ｉに示すように、ＣＢＤ法により、ＣＩＧＳ膜３２Ｂ上に、硫化カドミウム膜３３Ｂが形成される。
　さらにつづいて、図１４Ｊに示すように、スパッタ法により、硫化カドミウム膜３３Ｂ上に、酸化亜鉛膜３４Ｂが形成される。
　そして、図１４Ｋに示すように、フォトリソグラフィにより、酸化亜鉛膜３４Ｂ上に、レジストパターン４２Ｂ（図１５参照）が形成される。レジストパターン４２Ｂは、ＣＩＧＳ膜３２Ｂにおける光吸収層５Ｂとなるべき部分と対向している。そして、レジストパターン４２Ｂをマスクとし、フッ酸（ＨＦ）によるウエットエッチングにより、酸化亜鉛膜３４Ｂおよび硫化カドミウム膜３３Ｂが選択的に除去される。ウエットエッチングは、酸化亜鉛膜３４Ｂにおけるレジストパターン４２Ｂと対向しない部分が除去された後も所定時間にわたって続けられる。これにより、酸化亜鉛膜３４Ｂは、レジストパターン４２Ｂの周縁部の下方からも除去される。その結果、酸化亜鉛膜３４Ｂおよび硫化カドミウム膜３３Ｂは、それぞれ透明導電膜７Ｂおよび高抵抗バッファ層６Ｂとなり、透明導電膜７Ｂの湾曲した側面７１Ｂが得られる。
　続いて、レジストパターン４２Ｂを残したまま、そのレジストパターン４２Ｂをマスクとするドライエッチングにより、図１４Ｌに示すように、ＣＩＧＳ膜３２Ｂが選択的に除去される。ＣＩＧＳ膜３２Ｂは、レジストパターン４２Ｂと対向する部分のみに残される。これにより、ＣＩＧＳ膜３２Ｂは、光吸収層５Ｂとなる。この後、レジストパターン４２Ｂは除去される。
　その後、図１４Ｍに示すように、プラズマＣＶＤ法により、層間絶縁膜２Ｂにおける光吸収層５Ｂから露出した部分上、光吸収層５Ｂの周縁部上、透明導電膜７Ｂ上および保護膜９Ｂ上を覆うように、層間絶縁膜１０Ｂが形成される。
　次いで、フォトリソグラフィにより、層間絶縁膜１０Ｂ上に、ビアホール１１Ｂおよびパッド開口１４Ｂを形成すべき部分を選択的に露出させる開口４３Ｂ（図１５参照）を有するレジストパターン４４Ｂが形成される。そして、そのレジストパターン４４Ｂをマスクとするドライエッチングにより、図１４Ｎに示すように、層間絶縁膜１０Ｂを貫通するビアホール１１Ｂが形成される。また、層間絶縁膜１０Ｂおよび保護膜９Ｂを連続して貫通するパッド開口１４Ｂが形成される。
　その後、図１４Ｏに示すように、スパッタ法により、層間絶縁膜１０Ｂ上に、アルミニウムからなるアルミニウム膜３５Ｂが形成される。アルミニウム膜３５Ｂは、ビアホール１１Ｂおよびパッド開口１４Ｂ内にも形成される。ビアホール１１Ｂは、アルミニウム膜３５Ｂにより埋め尽くされる。
　次いで、フォトリソグラフィにより、アルミニウム膜３５Ｂ上に、上部電極１５Ｂとなるべき部分を覆うレジストパターン４４Ｂ（図１５参照）が形成される。そして、そのレジストパターン４４Ｂをマスクとするドライエッチングにより、アルミニウム膜３５Ｂが選択的に除去され、図１４Ｐに示すように、アルミニウム膜３５Ｂが上部電極１５Ｂに加工される。この後、図１４Ｑに示すように、プラズマＣＶＤ法により、表面保護膜１７Ｂが形成され、図１４Ｒに示すように、フォトリソグラフィおよびエッチングにより、開口１８Ｂが形成されると、図１３に示すイメージセンサ１Ｂが得られる。
　以上のように、イメージセンサ１Ｂでは、ＣＩＧＳからなる光吸収層５Ｂが、層間絶縁膜２Ｂ上に互いに間隔を空けて配置された複数の下部電極４Ｂを一括して覆っている。すなわち、光吸収層５Ｂが画素ごとに切り分けられていないので、第１発明の実施形態と同様に、画素間における感度のばらつきが、ドライエッチングによるダメージに影響されることがない。
　また、光吸収層５Ｂが画素ごとに切り分けられていないので、第１発明の実施形態と同様に、画素開口率（ｐｎ接合面積／画素面積）を１００％にすることもできる。これにより、微弱な光でも多くのキャリアを発生させることができ、感度の飛躍的な向上を達成することができる。
　さらに、光吸収層５Ｂを切り分けるための溝が形成されていないので、透明導電膜７Ｂの形成時に引け鬆が生じない。よって、透明導電膜７Ｂの経時劣化を防止することができ、信頼性の向上を図ることができる。
　また、絶縁分離膜を形成する工程が不要であるので、従来の光電変換装置よりも製造工程が簡素であり、製造に要する時間およびコストを低減することができる。
　また、上記の製造方法では、ＣＩＧＳ膜３２Ｂのドライエッチングに先立って、中継電極８Ｂを覆うようにＴＥＯＳ膜２９Ｂが形成される。そして、ＴＥＯＳ膜２９Ｂを保護膜９Ｂへ加工後、中継電極８Ｂが保護膜９Ｂにより覆われた状態で、ＣＩＧＳ膜３２Ｂがドライエッチングされることにより光吸収層５Ｂが形成される。そのため、ＣＩＧＳ膜３２Ｂのドライエッチング時に、中継電極８Ｂがエッチングガスに晒されることがない。その結果、層間絶縁膜２Ｂ上に、良好な表面状態を維持した中継電極８Ｂを残留させることができる。よって、ワイヤボンディングの強度を向上させることができる。
　また、中継電極８Ｂを覆う保護膜９Ｂは、ＣＩＧＳ膜３２Ｂのドライエッチングのエッチングガスにより、その形成時よりも薄くなる。たとえば、４０００Åから１０００Åとなり、３０００Å程度薄くなる。そのため、透明導電膜７Ｂを覆う層間絶縁膜１０Ｂの厚さと、中継電極８Ｂを覆う保護膜９Ｂおよび層間絶縁膜１０Ｂの合計厚さとの差は比較的小さい。よって、パッド開口１４Ｂの形成に必要なエッチング時間は、保護膜９Ｂをエッチングする必要のないビアホール１１Ｂの形成に必要なエッチング時間とほぼ同じですむ。その結果、ビアホール１１Ｂおよびパッド開口１４Ｂの形成時に、エッチングによる透明導電膜７Ｂのダメージを低減することができる。よって、イメージセンサ１Ｂの信頼性の低下を抑制することができる。
　さらに、保護膜９Ｂが形成時よりも薄くなることにより、保護膜９Ｂおよび層間絶縁膜１０Ｂの合計厚さが小さくなるため、パッド開口１４Ｂの深さを小さくすることができる。そのため、パッド開口１４Ｂ内外の段差部分においても、上部電極１５Ｂを被膜性よく成膜することができる。
　また、下部電極４Ｂ、中継電極８Ｂ、第１ビア２１Ｂおよび第２ビア２５Ｂの材料が全て同じであるため、下部電極４Ｂ、中継電極８Ｂ、第１ビア２１Ｂおよび第２ビア２５Ｂを同一の工程で形成することができる。よって、従来のイメージセンサの製造に必要とされる、ビアの材料の堆積層をＣＭＰ法により研磨する工程およびスパッタ法により下部電極の材料からなる膜を形成する工程を省略することができる。これによっても、製造に要する時間およびコストを低減することができる。また、下部電極４Ｂと第２ビア２５Ｂとの確実な接続および中継電極８Ｂと第１ビア２１Ｂとの確実な接続を達成することができ、下部電極４Ｂと第２ビア２５Ｂとの電気接続信頼性および中継電極８Ｂと第１ビア２１Ｂとの電気接続信頼性を向上させることができる。
　また、ＴＥＯＳ膜２９Ｂの除去をドライエッチングにより実行すると、エッチング中に下部電極４Ｂの表面がエッチングガスによりダメージを受ける場合がある。しかし、上記のようにウエットエッチングにより実行することにより、下部電極４Ｂが受けるダメージを低減することができる。そのため、下部電極４Ｂの表面状態を良好に維持することができる。その結果、イメージセンサ１Ｂの信頼性の低下を抑制することができる。
　さらに、図１４Ｂの工程で形成されるバリア膜２７ＢがＴＥＯＳ膜２９Ｂに対してエッチング選択比を有するので、図１４Ｆの工程において、ＴＥＯＳ膜２９Ｂをウエットエッチングするときのエッチングストッパ膜としてバリア膜２７Ｂを利用することができる。そのため、エッチングストッパ膜を形成する工程を削減することができる。その結果、製造に要する時間およびコストを低減することができる。
　また、イメージセンサ１Ｂの製造工程では、酸化亜鉛膜３４Ｂの透明導電膜７Ｂへの加工のためのウエットエッチングに用いられるレジストパターン４２Ｂは、ＣＩＧＳ膜３２Ｂの光吸収層５Ｂへの加工のためのドライエッチングにも用いられ、そのドライエッチングに専用のマスク（レジストパターン）は形成されない。したがって、イメージセンサ１Ｂの製造工程が簡素ですむ。
　また、図１４Ｈ～図１４Ｊに示すように、ＣＩＧＳ膜３２Ｂ、硫化カドミウム膜３３Ｂおよび酸化亜鉛膜３４Ｂが連続して形成される。これにより、ＣＩＧＳ膜３２Ｂの形成から酸化亜鉛膜３４Ｂの形成完了までが短時間ですみ、ＣＩＧＳ膜３２Ｂ、硫化カドミウム膜３３Ｂおよび酸化亜鉛膜３４Ｂの各膜質の向上を図ることができる。
　さらに、パッド開口１４Ｂおよびビアホール１１Ｂが同一の工程（図１４Ｎに示す工程）で形成されるので、これらが別々の工程で形成される場合と比較して、それらの形成に必要なマスクの数を削減することができ、イメージセンサ１Ｂの製造工程が簡素ですむ。
　以上、本発明の第２発明の実施形態について説明したが、この実施形態は、以下のように変更されていてもよい。
　たとえば、中継電極８Ｂは、図１６に示すように、互いに間隔を空けて複数（たとえば、３つ）設けられており、各中継電極８Ｂが第１配線１９Ｂに一括して電気的に接続されていてもよい。これにより、互いに隣接する中継電極８Ｂの間に上部電極１５Ｂを入り込ませることができる。そのため、中継電極８Ｂの上面だけではなく、中継電極８Ｂの側面も上部電極１５Ｂに接触させることができる。中継電極８Ｂと上部電極１５Ｂとの接触面積が増加するので、中継電極８Ｂに対する上部電極１５Ｂの密着性を向上させることができる。
＜第３発明に係る実施形態　図１７～図２０＞
　図１７は、本発明の第３発明の一実施形態に係るイメージセンサの模式的な平面図である。図１８は、図１７に示す切断線II－IIにおけるイメージセンサの模式的な断面図である。なお、図１８では、金属材料からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
　光電変換装置の一例としてのイメージセンサ１Ｃは、その基体として、半導体基板２Ｃを備えている。半導体基板２Ｃの表層部には、複数のトレンチ３Ｃ，４Ｃが形成されている。これらのトレンチ３Ｃ，４Ｃは、半導体基板２Ｃをその表面から比較的浅く掘り下げて形成されている。トレンチ３Ｃ，４Ｃ内には、酸化シリコン５Ｃ，６Ｃが埋め込まれている。これにより、半導体基板２Ｃは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子が形成される素子形成領域７Ｃに対して、トレンチ３Ｃ，４Ｃにより絶縁分離された基板コンタクト領域８Ｃを有している。
　半導体基板２Ｃ上には、層間絶縁膜９Ｃ～１２Ｃが積層されている。層間絶縁膜９Ｃ～１２Ｃは、たとえば、酸化シリコン（ＳｉＯ2）からなる。
　また、半導体基板２Ｃ上には、図１７に示すように、センサ形成領域６０Ｃおよびそれを取り囲む環状の周辺配線領域６１Ｃが設定されている。
　センサ形成領域６０Ｃにおいて、最上層の層間絶縁膜９Ｃ上には、複数の下部電極１３Ｃがマトリクス状に配列されている。下部電極１３Ｃは、タングステン（Ｗ）からなる。下部電極１３Ｃは、平面視正方形状に形成されている。下部電極１３Ｃの平面視における１辺の長さは、たとえば、７．５μｍピッチの場合、２．０μｍ以上３．３μｍ以下である。下部電極１３Ｃの厚さは、０．２μｍ以上０．４μｍ以下である。また、図１８に示すように、互いに隣り合う下部電極１３Ｃ間には、次に述べる光吸収層１４Ｃの厚さＴLALの３倍以上に設定された等間隔ＳBE（≧ＴLAL×３）が空けられている。
　層間絶縁膜９Ｃ上には、平面視四角形状の光吸収層１４Ｃがすべての下部電極１３Ｃを一括して覆うように形成されている。具体的には、光吸収層１４Ｃは、層間絶縁膜９Ｃ上における下部電極１３Ｃが形成されている四角形領域およびその領域の周囲の一定幅の四角環状領域上に一体に形成されている。光吸収層１４Ｃは、ＣＩＧＳからなり、ｐ型の導電型を示す。光吸収層１４Ｃの厚さＴLALは、１．０μｍ以上１．４μｍ以下である。光吸収層１４Ｃにおいて、各下部電極１３Ｃを中心とする一定面積の平面視矩形状の各領域は、１つの画素の読み取りに使用される。この領域の幅である画素ピッチＰPIXは、５μｍ以上１０μｍ以下である。
　光吸収層１４Ｃの上面は、その周縁部を除いて、高抵抗バッファ層１５Ｃにより覆われている。高抵抗バッファ層１５Ｃは、硫化カドミウム（ＣｄＳ）からなる。高抵抗バッファ層１５Ｃの厚さは、たとえば、０．０５μｍである。
　高抵抗バッファ層１５Ｃ上には、透明導電膜１６Ｃが高抵抗バッファ層１５Ｃの上面全域を覆うように形成されている。透明導電膜１６Ｃは、光透過性を有する酸化亜鉛（ＺｎＯ）からなり、ｎ型の不純物（たとえば、Ａｌ2Ｏ3（アルミナ））の添加により導電性が付与されている。透明導電膜１６Ｃの厚さは、たとえば、０．６μｍである。
　透明導電膜１６Ｃの側面６３Ｃは、その下端に近づくほど光吸収層１４Ｃの側面６２Ｃに近づくように傾斜し、下方（内側）に向かって窪むように湾曲した断面形状に形成されている。側面６３Ｃの下端は、高抵抗バッファ層１５Ｃの周縁に連続している。側面６３Ｃの上端は、光吸収層１４Ｃの側面６２Ｃに対して水平方向距離ＥBUだけ内側に位置している。その水平方向距離ＥBUは、５μｍ以上１０μｍ以下である。
　周辺配線領域６１Ｃにおいて、最上層の層間絶縁膜９Ｃ上には、第１配線１７Ｃが形成されている。第１配線１７Ｃは、下部電極１３Ｃと同一の材料（タングステン）からなる。第１配線１７Ｃは、所定のパターンに形成されている。第１配線１７Ｃの厚さは、０．２μｍ以上０．４μｍ以下である。
　また、周辺配線領域６１Ｃにおいて、最上層の層間絶縁膜９Ｃ上には、第１配線１７Ｃの周縁部を覆うように保護膜１８Ｃが形成されている。保護膜１８Ｃは、酸化シリコン（ＳｉＯ2）からなる。保護膜１８Ｃの側面６４Ｃは、その下端に近づくほど下方（内側）に向かって窪むように湾曲した断面形状に形成されている。保護膜１８Ｃの厚さは、４０００Å以上６０００Å以下である。
　層間絶縁膜９Ｃにおける光吸収層１４Ｃから露出した部分上、光吸収層１４Ｃの周縁部上、透明導電膜１６Ｃおよび保護膜１８Ｃ上には、それらに跨るように、層間絶縁膜１９Ｃが形成されている。層間絶縁膜１９Ｃは、窒化シリコン（ＳｉＮ）からなる。層間絶縁膜１９Ｃの厚さは、たとえば、０．４μｍである。透明導電膜１６Ｃの周縁部上において、層間絶縁膜１９Ｃには、複数のビアホール２０Ｃが貫通して形成されている。ビアホール２０Ｃは、たとえば、２列をなして、透明導電膜１６Ｃの周縁に沿って間隔を空けて設けられている。
　そして、層間絶縁膜１９Ｃ上には、上部電極２１Ｃが光吸収層１４Ｃおよび透明導電膜１６Ｃの周縁部の全周上を覆うように形成されている。上部電極２１Ｃは、アルミニウム（Ａｌ）からなる。上部電極２１Ｃには、周辺配線領域６１Ｃに向けて延びる延設部２２Ｃが一体的に形成されている。延設部２２Ｃの端部は、保護膜１８Ｃを覆うように形成されている。
　また、イメージセンサ１Ｃの最表面には、表面保護膜２３Ｃが形成されている。表面保護膜２３Ｃは、たとえば、窒化シリコンからなる。
　最上層の層間絶縁膜９Ｃとその下層の層間絶縁膜１０Ｃとの間には、各下部電極１３Ｃと対向する位置に、キャパシタ上部電極２４Ｃが形成されている。下部電極１３Ｃとそれに対向するキャパシタ上部電極２４Ｃとの間において、層間絶縁膜９Ｃには、ビアホール２５Ｃがそれらの対向方向（層間絶縁膜９Ｃの厚さ方向）に貫通して形成されている。ビアホール２５Ｃの内径は、たとえば、０．４μｍである。ビアホール２５Ｃには、下部電極１３Ｃと同一の材料からなるビア２６Ｃが下部電極１３Ｃと一体的に隙間なく形成されている。
　また、下部電極１３Ｃおよびビア２６Ｃと層間絶縁膜９Ｃとの間には、バリア膜２７Ｃが介在されている。バリア膜２７Ｃは、窒化チタン（ＴｉＮ）からなる。そして、各下部電極１３Ｃは、ビア２６Ｃおよびバリア膜２７Ｃを介して、それに対向するキャパシタ上部電極２４Ｃと電気的に接続されている。
　層間絶縁膜１０Ｃとその下層の層間絶縁膜１１Ｃとの間には、すべてのキャパシタ上部電極２４Ｃに対して一括して対向するように、キャパシタ下部電極２８Ｃが形成されている。これにより、画素ごとに、キャパシタ上部電極２４Ｃとキャパシタ下部電極２８Ｃとの間に容量膜（キャパシタ誘電膜）としての層間絶縁膜１０Ｃを挟み込んだＭＩＭ（Metal-Insulator-Metal）構造の容量素子（ＭＩＭキャパシタ）が形成されている。そして、画素ごとに、下部電極１３ＣとＭＩＭキャパシタのキャパシタ上部電極２４Ｃとが電気的に接続されている。
　キャパシタ下部電極２８Ｃには、周辺配線領域６１Ｃに向けて延びる延設部２９Ｃが一体的に形成されている。延設部２９Ｃの端部は、第１配線１７Ｃに対向する位置に配置されている。
　第１配線１７Ｃとそれに対向する延設部２９Ｃ（キャパシタ下部電極２８Ｃ）との間において、層間絶縁膜９Ｃ，１０Ｃには、ビアホール３０Ｃがそれらの対向方向（層間絶縁膜９Ｃ，１０Ｃの厚さ方向）にそれらを連続して貫通して形成されている。
　また、周辺配線領域６１Ｃにおいて、層間絶縁膜１０Ｃとその下層の層間絶縁膜１１Ｃとの間には、第１配線１７Ｃと対向する位置に、第２配線３２Ｃが形成されている。第１配線１７Ｃとそれに対向する第２配線３２Ｃとの間において、第２配線３２Ｃは、キャパシタ下部電極２８Ｃの延設部２９Ｃとは間隔を空けて形成されている。層間絶縁膜９Ｃ，１０Ｃには、第１ビアホール３３Ｃがそれらの対向方向（層間絶縁膜９Ｃ，１０Ｃの厚さ方向）にそれらを連続して貫通して形成されている。
　そして、ビアホール３０Ｃおよび第１ビアホール３３Ｃのそれぞれには、第１配線１７Ｃと同一の材料からなるビア３１Ｃおよび第１ビア３４Ｃが、第１配線１７Ｃと一体的に隙間なく形成されている。
　また、第１配線１７Ｃ、ビア３１Ｃおよび第１ビア３４Ｃと層間絶縁膜９Ｃ，１０Ｃとの間には、バリア膜３５Ｃが介在されている。バリア膜３５Ｃは、窒化チタン（ＴｉＮ）からなる。そして、第１配線１７Ｃは、ビア３１Ｃおよびバリア膜３５Ｃを介して、それに対向する延設部２９Ｃ（キャパシタ下部電極２８Ｃ）と電気的に接続され、第１ビア３４Ｃおよびバリア膜３５Ｃを介して、それに対向する第２配線３２Ｃと電気的に接続されている。
　層間絶縁膜１１Ｃとその下層の層間絶縁膜１２Ｃとの間には、第２配線３２Ｃと対向する位置に、第３配線３６Ｃが形成されている。第３配線３６Ｃは、半導体基板２Ｃの基板コンタクト領域８Ｃに対向するパターンで形成されている。第２配線３２Ｃとそれに対向する第３配線３６Ｃとの間において、層間絶縁膜１１Ｃには、第２ビアホール３７Ｃがそれらの対向方向（層間絶縁膜１１Ｃの厚さ方向）に貫通して形成されている。第２ビアホール３７Ｃには、第２ビア３８Ｃが形成されている。これにより、第２配線３２Ｃは、第２ビア３８Ｃを介して、それに対向する第３配線３６Ｃと電気的に接続されている。
　そして、第３配線３６Ｃとそれに対向する半導体基板２Ｃの基板コンタクト領域８Ｃとの間において、層間絶縁膜１２Ｃには、コンタクトホール３９Ｃがそれらの対向方向（層間絶縁膜１２Ｃの厚さ方向）に貫通して形成されている。コンタクトホール３９Ｃには、コンタクト４０Ｃが形成されている。これにより、第３配線３６Ｃは、コンタクト４０Ｃを介して、それに対向する基板コンタクト領域８Ｃと電気的に接続されている。したがって、第１～第３配線１７Ｃ，３２Ｃ，３６Ｃを介して、延設部２９Ｃ（キャパシタ下部電極２８Ｃ）が基板コンタクト領域８Ｃに電気的に接続されることとなり、キャパシタ下部電極２８Ｃが半導体基板２Ｃの電位（基板電位）とされる。
　図１９Ａ～図１９Ｐは、図１８に示すイメージセンサの製造工程を順に示す模式的な断面図である。図２０は、その製造工程で用いられるレジストパターンについて説明するための図である。なお、図１９Ａ～図１９Ｐでは、金属材料からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
　イメージセンサ１Ｃの製造工程では、まず、図１９Ａに示すように、素子形成領域７Ｃおよび基板コンタクト領域８Ｃに絶縁分離された半導体基板２Ｃ上に、層間絶縁膜１２Ｃ、コンタクト４０Ｃ、第３配線３６Ｃ、層間絶縁膜１１Ｃ、第２ビア３８Ｃ、キャパシタ下部電極２８Ｃおよび第２配線３２Ｃ、層間絶縁膜１０Ｃ、キャパシタ上部電極２４Ｃおよび層間絶縁膜９Ｃがこの順に形成される。そして、フォトリソグラフィおよびエッチングにより、各キャパシタ上部電極２４Ｃ上に、層間絶縁膜９Ｃを貫通するビアホール２５Ｃ、キャパシタ下部電極２８Ｃの延設部２９Ｃ上に、層間絶縁膜９Ｃ，１０Ｃを連続して貫通するビアホール３０Ｃ、および第２配線３２Ｃ上に、層間絶縁膜９Ｃ，１０Ｃを連続して貫通する第１ビアホール３３Ｃのそれぞれが同時に形成される。
　次に、図１９Ｂに示すように、スパッタ法により、層間絶縁膜９Ｃ上に、バリア膜４６Ｃが形成される。バリア膜２７Ｃは、ＴＥＯＳ膜４８Ｃ（後述）に対してエッチング選択比を有する材料（たとえば、窒化チタン）からなる。バリア膜４６Ｃは、ビアホール２５Ｃ，ビアホール３０Ｃおよび第１ビアホール３３Ｃ内にも形成される。その後、ＣＶＤ法により、ビアホール２５Ｃ，ビアホール３０Ｃおよび第１ビアホール３３Ｃ内ならびに層間絶縁膜９Ｃ上に、下部電極１３Ｃ、第１配線１７Ｃ、ビア２６Ｃ、ビア３１Ｃ、第１ビア３４Ｃの材料であるタングステンが堆積され、タングステン堆積層４７Ｃが形成される。タングステン堆積層４７Ｃの厚さは、層間絶縁膜９Ｃ上で０．２～０．４μｍ（２０００～４０００Å）である。
　その後、図１９Ｃに示すように、フォトリソグラフィにより、タングステン堆積層４７Ｃ上に、下部電極１３Ｃになる部分および第１配線１７Ｃになる部分のみを選択的に覆うレジストパターン４１Ｃ（図２０参照、なお、図２０では第１配線１７Ｃを覆う部分を省略）が形成される。
　そして、図１９Ｄに示すように、レジストパターン４１Ｃをマスクとするドライエッチングにより、タングステン堆積層４７Ｃにおけるレジストパターン４１Ｃから露出する部分が除去される。ドライエッチングには、六フッ化硫黄（ＳＦ6）とアルゴン（Ａｒ）との混合ガスが用いられる。これにより、ビアホール２５Ｃに埋設されたビア２６Ｃおよび下部電極１３Ｃ、ビアホール３０Ｃに埋設されたビア３１Ｃ、第１ビアホール３３Ｃに埋設された第１ビア３４Ｃ、および第１配線１７Ｃが同時に得られる。
　ドライエッチング後、図１９Ｅに示すように、レジストパターン４１Ｃが除去される。その後、ＴＥＯＳを用いたＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により、層間絶縁膜９Ｃ上に、ＴＥＯＳ膜４８Ｃが下部電極１３Ｃおよび第１配線１７Ｃを一括して覆うように形成される。
　次いで、図１９Ｆに示すように、レジストパターン４５Ｃが保護膜１８Ｃになる部分のみを選択的に覆うように形成される。そして、レジストパターン４５Ｃをマスクとするウエットエッチングにより、ＴＥＯＳ膜４８Ｃにおけるレジストパターン４５Ｃから露出する部分が除去される。ウエットエッチングには、フッ酸（ＨＦ）が用いられる。この際、バリア膜４６Ｃが層間絶縁膜９Ｃ上に形成されているので、バリア膜４６Ｃがエッチングストッパ膜となり、エッチング液（フッ酸）と層間絶縁膜９Ｃとの接触が防止される。これにより、ＴＥＯＳ膜４８Ｃは、下部電極１３Ｃを露出させ、第１配線１７Ｃを覆う保護膜１８Ｃとなり、保護膜１８Ｃの湾曲した側面６４Ｃが得られる。
　次いで、図１９Ｇに示すように、ドライエッチングにより、バリア膜４６Ｃにおける下部電極１３Ｃおよび第１配線１７Ｃから露出する部分が除去される。ドライエッチングには、塩素（Ｃｌ2）系ガスが用いられる。これにより、バリア膜４６Ｃは、下部電極１３Ｃおよびビア２６Ｃと層間絶縁膜９Ｃとの接触を防止するバリア膜２７Ｃと、第１配線１７Ｃ、ビア３１Ｃおよび第１ビア３４Ｃと層間絶縁膜９Ｃとの接触を防止するバリア膜３５Ｃとになる。
　その後、図１９Ｈに示すように、ＭＢＥ法により、層間絶縁膜９Ｃ、下部電極１３Ｃおよび保護膜１８Ｃ上に、ＣＩＧＳ膜４９Ｃが形成される。
　続いて、図１９Ｉに示すように、ＣＢＤ法により、ＣＩＧＳ膜４９Ｃ上に、硫化カドミウム膜５０Ｃが形成される。
　さらにつづいて、図１９Ｊに示すように、スパッタ法により、硫化カドミウム膜５０Ｃ上に、酸化亜鉛膜５１Ｃが形成される。
　そして、図１９Ｋに示すように、フォトリソグラフィにより、酸化亜鉛膜５１Ｃ上に、レジストパターン４２Ｃ（図２０参照）が形成される。レジストパターン４２Ｃは、ＣＩＧＳ膜４９Ｃにおける光吸収層１４Ｃとなるべき部分と対向している。そして、レジストパターン４２Ｃをマスクとし、フッ酸（ＨＦ）によるウエットエッチングにより、酸化亜鉛膜５１Ｃおよび硫化カドミウム膜５０Ｃが選択的に除去される。ウエットエッチングは、酸化亜鉛膜５１Ｃにおけるレジストパターン４２Ｃと対向しない部分が除去された後も所定時間にわたって続けられる。これにより、酸化亜鉛膜５１Ｃは、レジストパターン４２Ｃの周縁部の下方からも除去される。その結果、酸化亜鉛膜５１Ｃおよび硫化カドミウム膜５０Ｃは、それぞれ透明導電膜１６Ｃおよび高抵抗バッファ層１５Ｃとなり、透明導電膜１６Ｃの湾曲した側面６３Ｃが得られる。
　続いて、レジストパターン４２Ｃを残したまま、そのレジストパターン４２Ｃをマスクとするドライエッチングにより、図１９Ｌに示すように、ＣＩＧＳ膜４９Ｃが選択的に除去される。ＣＩＧＳ膜４９Ｃは、レジストパターン４２Ｃと対向する部分のみに残される。これにより、ＣＩＧＳ膜４９Ｃは、光吸収層１４Ｃとなる。この後、レジストパターン４２Ｃは除去される。
　その後、図１９Ｍに示すように、プラズマＣＶＤ法により、層間絶縁膜９Ｃにおける光吸収層１４Ｃから露出した部分上、光吸収層１４Ｃの周縁部上、透明導電膜１６Ｃ上および保護膜１８Ｃ上を覆うように、層間絶縁膜１９Ｃが形成される。
　次いで、フォトリソグラフィにより、層間絶縁膜１９Ｃ上に、ビアホール２０Ｃを形成すべき部分を選択的に露出させる開口４３Ｃ（図２０参照）を有するレジストパターンが形成される。そして、そのレジストパターンをマスクとするドライエッチングにより、図１９Ｎに示すように、層間絶縁膜１９Ｃを貫通するビアホール２０Ｃが形成される。
　その後、図１９Ｏに示すように、スパッタ法により、層間絶縁膜１９Ｃ上に、アルミニウムからなるアルミニウム膜５２Ｃが形成される。アルミニウム膜５２Ｃは、ビアホール２０Ｃ内にも形成される。ビアホール２０Ｃは、アルミニウム膜５２Ｃにより埋め尽くされる。
　次いで、フォトリソグラフィにより、アルミニウム膜５２Ｃ上に、上部電極２１Ｃとなるべき部分を覆うレジストパターン４４Ｃ（図２０参照）が形成される。そして、そのレジストパターンをマスクとするドライエッチングにより、アルミニウム膜５２Ｃが選択的に除去され、図１９Ｐに示すように、アルミニウム膜５２Ｃが上部電極２１Ｃに加工される。この後、プラズマＣＶＤ法により、表面保護膜２３Ｃが形成されると、図１８に示すイメージセンサ１Ｃが得られる。
　以上のように、イメージセンサ１Ｃでは、ＣＩＧＳからなる光吸収層１４Ｃが、層間絶縁膜９Ｃ上に互いに間隔を空けて配置された複数の下部電極１３Ｃを一括して覆っている。すなわち、光吸収層１４Ｃが画素ごとに切り分けられていないので、第１発明の実施形態と同様に、画素間における感度のばらつきが、ドライエッチングによるダメージに影響されることがない。
　また、光吸収層１４Ｃが画素ごとに切り分けられていないので、第１発明の実施形態と同様に、画素開口率（ｐｎ接合面積／画素面積）を１００％にすることもできる。これにより、微弱な光でも多くのキャリアを発生させることができ、感度の飛躍的な向上を達成することができる。
　さらに、光吸収層１４Ｃを切り分けるための溝が形成されていないので、透明導電膜１６Ｃの形成時に引け鬆が生じない。よって、透明導電膜１６Ｃの経時劣化を防止することができ、信頼性の向上を図ることができる。
　また、絶縁分離膜を形成する工程が不要であるので、従来の光電変換装置よりも製造工程が簡素であり、製造に要する時間およびコストを低減することができる。
　また、上記の製造方法では、ＣＩＧＳ膜４９Ｃのドライエッチングに先立って、第１配線１７Ｃを覆うようにＴＥＯＳ膜４８Ｃが形成される。そして、ＴＥＯＳ膜４８Ｃを保護膜１８Ｃへ加工後、第１配線１７Ｃが保護膜１８Ｃにより覆われた状態で、ＣＩＧＳ膜４９Ｃがドライエッチングされることにより光吸収層１４Ｃが形成される。そのため、ＣＩＧＳ膜４９Ｃのドライエッチング時に、第１配線１７Ｃがエッチングガスに晒されることがない。その結果、層間絶縁膜９Ｃ上に、良好な表面状態を維持した第１配線１７Ｃを残留させることができる。したがって、この第１配線１７Ｃを任意の用途に用いることができる。
　このイメージセンサ１Ｃでは、第１および第２ビア３４Ｃ，３８Ｃおよびコンタクト４０Ｃを用いて第１配線１７Ｃを基板コンタクト領域８Ｃ（基板電位）に接続することにより、第１配線１７Ｃが基板電位とされ、この第１配線１７Ｃに対して、キャパシタ下部電極２８Ｃ（延設部２９Ｃ）がビア３１Ｃを用いて引き回されている。これにより、キャパシタ下部電極２８Ｃが基板コンタクト領域８Ｃに電気的に接続されることとなるので、キャパシタ下部電極２８Ｃの電位を基板電位に保持することができる。
　また、図１９Ａの工程において層間絶縁膜９Ｃ，１０をドライエッチングするときに、キャパシタ下部電極２８Ｃが基板電位に接続されていると、エッチングガスの高周波プラズマにより、キャパシタ上部電極２４Ｃとキャパシタ下部電極２８Ｃとの電位差が増大する。その結果、ＭＩＭキャパシタの容量膜となる層間絶縁膜１０Ｃが、基板電位を基準にして高周波プラズマによって帯電し、層間絶縁膜１０Ｃが絶縁破壊を起こすか、絶縁破壊を起こさなくとも、ＭＩＭキャパシタの信頼性の低下を引き起こすという不具合を生じる。
　これに対し、上記の製造方法では、キャパシタ下部電極２８Ｃと、基板電位に電気的に接続された第２配線３２Ｃとは、図１９Ｃおよび図１９Ｄの工程おいて第１配線１７Ｃ、ビア３１Ｃおよび第１ビア３４Ｃによって電気的に接続されるまでは、層間絶縁膜１０Ｃによって絶縁分離されている。したがって、ビアホール２５Ｃとビアホール３０Ｃとを同時に形成するときに、キャパシタ上部電極２４Ｃおよびキャパシタ下部電極２８Ｃがエッチングガスの高周波プラズマに晒されても、これらの電極が同じ電位に保持される。その結果、層間絶縁膜１０Ｃの絶縁破壊もしくは層間絶縁膜１０Ｃの耐圧低下によるＭＩＭキャパシタの信頼性の低下を抑制することができる。
　また、キャパシタ下部電極２８Ｃは、すべてのキャパシタ上部電極２４Ｃに対して一括して対向するように形成されている。そのため、キャパシタ下部電極が各キャパシタ上部電極２４Ｃのそれぞれに対応して複数形成される場合と比較して、キャパシタ下部電極２８Ｃを形成する工程を簡素化することができる。
　さらに、下部電極１３Ｃ、ビア２６Ｃ、第１配線１７Ｃ、ビア３１Ｃおよび第１ビア３４Ｃの材料が全て同じであるため、それらを同一の工程で形成することができる。そのため、これらが別々の工程で形成される場合と比較して、イメージセンサ１Ｃの製造工程数を低減でき、それらの形成に必要なマスクの数を削減することができる。その結果、製造に要する時間およびコストの増加を抑制することができる。
　また、従来のイメージセンサの製造に必要とされる、ビアの材料の堆積層をＣＭＰ法により研磨する工程およびスパッタ法により下部電極の材料からなる膜を形成する工程を省略することができる。これによっても、製造に要する時間およびコストを低減することができる。また、下部電極１３Ｃとビア２６Ｃとの確実な接続、および第１配線１７Ｃとビア３１Ｃおよび第１ビア３４Ｃとの確実な接続を達成することができる。そのため、下部電極１３Ｃとビア２６Ｃとの電気接続信頼性および第１配線１７Ｃとビア３１Ｃおよび第１ビア３４Ｃとの電気接続信頼性を向上させることができる。
　また、イメージセンサ１Ｃの製造工程では、酸化亜鉛膜５１Ｃの透明導電膜１６Ｃへの加工のためのウエットエッチングに用いられるレジストパターン４２Ｃは、ＣＩＧＳ膜４９Ｃの光吸収層１４Ｃへの加工のためのドライエッチングにも用いられ、そのドライエッチングに専用のマスク（レジストパターン）は形成されない。したがって、イメージセンサ１Ｃの製造工程が簡素ですむ。
　また、図１９Ｈ～図１９Ｊに示すように、ＣＩＧＳ膜４９Ｃ、硫化カドミウム膜５０Ｃおよび酸化亜鉛膜５１Ｃが連続して形成される。これにより、ＣＩＧＳ膜４９Ｃの形成から酸化亜鉛膜５１Ｃの形成完了までが短時間ですみ、ＣＩＧＳ膜４９Ｃ、硫化カドミウム膜５０Ｃおよび酸化亜鉛膜５１Ｃの各膜質の向上を図ることができる。
＜第４発明に係る実施形態　図２１～図２４＞
　図２１は、本発明の第４発明の一実施形態に係るイメージセンサの模式的な平面図である。図２２は、図２１に示す切断線II－IIにおけるイメージセンサの模式的な断面図である。なお、図２２では、金属材料からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
　光電変換装置の一例としてのイメージセンサ１Ｄは、その基体として、半導体基板（図示せず）を備えている。半導体基板には、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子が形成されている。
　半導体基板上には、層間絶縁膜２Ｄ，３Ｄ，５Ｄおよびキャパシタ誘電膜４Ｄが積層されている。層間絶縁膜２Ｄ，３Ｄ，５Ｄおよびキャパシタ誘電膜４Ｄは、たとえば、酸化シリコン（ＳｉＯ2）からなる。
　また、半導体基板上には、図２１に示すように、センサ形成領域６０Ｄおよびそれを取り囲む環状のパッド形成領域６１Ｄが設定されている。
　センサ形成領域６０Ｄにおいて、最上層の層間絶縁膜２Ｄ上には、複数の下部電極６Ｄがマトリクス状に配列されている。下部電極６Ｄは、タングステン（Ｗ）からなる。下部電極６Ｄは、平面視正方形状に形成されている。たとえば、後述する画素ピッチＰPIXが７．５μｍの場合、下部電極６Ｄの平面視における１辺の長さは、２．０μｍ以上３．３μｍ以下である。下部電極６Ｄの厚さは、０．２μｍ以上０．４μｍ以下である。また、図２２に示すように、互いに隣り合う下部電極６Ｄ間には、次に述べる光吸収層７Ｄの厚さＴLALの３倍以上に設定された等間隔ＳBE（≧ＴLAL×３）が空けられている。
　層間絶縁膜２Ｄ上には、平面視四角形状の光吸収層７Ｄがすべての下部電極６Ｄを一括して覆うように形成されている。具体的には、光吸収層７Ｄは、層間絶縁膜２Ｄ上における下部電極６Ｄが形成されている四角形領域およびその領域の周囲の一定幅の四角環状領域上に一体に形成されている。光吸収層７Ｄは、ＣＩＧＳからなり、ｐ型の導電型を示す。光吸収層７Ｄの厚さＴLALは、１．０μｍ以上１．４μｍ以下である。光吸収層７Ｄにおいて、各下部電極６Ｄを中心とする一定面積の平面視矩形状の各領域は、１つの画素の読み取りに使用される。この領域の幅である画素ピッチＰPIXは、５μｍ以上１０μｍ以下である。
　光吸収層７Ｄの上面は、その周縁部を除いて、高抵抗バッファ層８Ｄにより覆われている。高抵抗バッファ層８Ｄは、硫化カドミウム（ＣｄＳ）からなる。高抵抗バッファ層８Ｄの厚さは、たとえば、０．０５μｍである。
　高抵抗バッファ層８Ｄ上には、透明導電膜９Ｄが高抵抗バッファ層８Ｄの上面全域を覆うように形成されている。透明導電膜９Ｄは、光透過性を有する酸化亜鉛（ＺｎＯ）からなり、ｎ型の不純物（たとえば、Ａｌ2Ｏ3（アルミナ））の添加により導電性が付与されている。透明導電膜９Ｄの厚さは、たとえば、０．６μｍである。
　透明導電膜９Ｄの側面９１Ｄは、その下端に近づくほど光吸収層７Ｄの側面７１Ｄに近づくように傾斜し、下方（内側）に向かって窪むように湾曲した断面形状に形成されている。側面９１Ｄの下端は、高抵抗バッファ層８Ｄの周縁に連続している。側面９１Ｄの上端は、光吸収層７Ｄの側面７１Ｄに対して水平方向距離ＥBUだけ内側に位置している。その水平方向距離ＥBUは、５μｍ以上１０μｍ以下である。
　層間絶縁膜２Ｄにおける光吸収層７Ｄから露出した部分上、光吸収層７Ｄの周縁部上および透明導電膜９Ｄ上には、それらに跨るように、層間絶縁膜１０Ｄが形成されている。層間絶縁膜１０Ｄは、窒化シリコン（ＳｉＮ）からなる。層間絶縁膜１０Ｄの厚さは、たとえば、０．４μｍである。透明導電膜９Ｄの周縁部上において、層間絶縁膜１０Ｄには、複数のビアホール１１Ｄが貫通して形成されている。ビアホール１１Ｄは、たとえば、２列をなして、透明導電膜９Ｄの周縁に沿って間隔を空けて設けられている。
　また、パッド形成領域６１Ｄにおいて、最上層の層間絶縁膜２Ｄとその下層の層間絶縁膜３Ｄとの間には、配線１２Ｄが形成されている。層間絶縁膜２Ｄ，１０Ｄには、配線１２Ｄの一部をパッド１３Ｄとして露出させるパッド開口１４Ｄがそれらを連続して貫通して形成されている。
　そして、層間絶縁膜１０Ｄ上には、上部電極１５Ｄが光吸収層７Ｄおよび透明導電膜９Ｄの周縁部の全周上を覆うように形成されている。上部電極１５Ｄは、アルミニウム（Ａｌ）からなる。上部電極１５Ｄには、パッド形成領域６１Ｄに向けて延びる延設部１６Ｄが一体的に形成されている。延設部１６Ｄの端部は、パッド開口１４Ｄ内に入り込み、パッド開口１４Ｄ内でパッド１３Ｄ（配線１２Ｄ）と接続されている。
　また、イメージセンサ１Ｄの最表面には、表面保護膜１７Ｄが形成されている。表面保護膜１７Ｄは、たとえば、窒化シリコンからなる。表面保護膜１７Ｄには、パッド開口１４Ｄと対向する位置に、上部電極１５Ｄの延設部１６Ｄにおけるパッド開口１４Ｄに入り込んだ部分を露出させるための開口１８Ｄが形成されている。
　最上層の層間絶縁膜２Ｄとその下層の層間絶縁膜３Ｄとの間には、各下部電極６Ｄと対向する位置に、配線１９Ｄが形成されている。下部電極６Ｄとそれに対向する配線１９Ｄとの間において、層間絶縁膜２Ｄには、ビアホール２０Ｄがそれらの対向方向（層間絶縁膜２Ｄの厚さ方向）に貫通して形成されている。ビアホール２０Ｄには、下部電極６Ｄと同一の材料からなるビア２１Ｄが下部電極６Ｄと一体的に隙間なく形成されている。これにより、各下部電極６Ｄは、ビア２１Ｄを介して、それに対向する配線１９Ｄと電気的に接続されている。ビアホール２０Ｄの内径は、たとえば、０．４μｍである。
　層間絶縁膜３Ｄとその下層のキャパシタ誘電膜４Ｄとの間には、各配線１９Ｄと対向する位置に、キャパシタ上部電極２２Ｄが形成されている。配線１９Ｄとそれに対向するキャパシタ上部電極２２Ｄとは、層間絶縁膜３Ｄを貫通するビア２３Ｄにより電気的に接続されている。ビア２３Ｄは、タングステンからなる。
　キャパシタ誘電膜４Ｄとその下層の層間絶縁膜５Ｄとの間には、すべてのキャパシタ上部電極２２Ｄに対して一括して対向するように、キャパシタ下部電極２４Ｄが形成されている。これにより、画素ごとに、キャパシタ上部電極２２Ｄとキャパシタ下部電極２４Ｄとの間に容量膜としてのキャパシタ誘電膜４Ｄを挟み込んだＭＩＭ（Metal-Insulator-Metal）構造の容量素子（ＭＩＭキャパシタ）が形成されている。そして、画素ごとに、下部電極６ＤとＭＩＭキャパシタのキャパシタ上部電極２２Ｄとが電気的に接続されている。
　図２３Ａ～図２３Ｎは、図２２に示すイメージセンサの製造工程を順に示す模式的な断面図である。図２４は、その製造工程で用いられるレジストパターンについて説明するための図である。なお、図２３Ａ～図２３Ｎでは、金属材料からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
　イメージセンサ１Ｄの製造工程では、まず、図２３Ａに示すように、半導体基板（図示せず）上に、層間絶縁膜５Ｄ、キャパシタ下部電極２４Ｄ、キャパシタ誘電膜４Ｄ、キャパシタ上部電極２２Ｄ、層間絶縁膜３Ｄ、ビア２３Ｄ、配線１２Ｄ，１９および層間絶縁膜２Ｄがこの順に形成される。そして、フォトリソグラフィおよびエッチングにより、各配線１９Ｄ上に、層間絶縁膜２Ｄを貫通するビアホール２０Ｄが形成される。
　次に、図２３Ｂに示すように、ＣＶＤ法により、ビアホール２０Ｄ内および層間絶縁膜２Ｄ上に、下部電極６Ｄおよびビア２１Ｄの材料であるタングステンが堆積され、タングステン堆積層３１Ｄが形成される。タングステン堆積層３１Ｄの厚さは、層間絶縁膜２Ｄ上で０．３～０．４μｍ（３０００～４０００Å）である。
　その後、図２３Ｃに示すように、フォトリソグラフィにより、タングステン堆積層３１Ｄ上に、下部電極６Ｄになる部分のみを選択的に覆うレジストパターン４１Ｄ（図２４参照）が形成される。
　そして、図２３Ｄに示すように、レジストパターン４１Ｄをマスクとするドライエッチングにより、タングステン堆積層３１Ｄにおけるレジストパターン４１Ｄから露出する部分が除去される。ドライエッチングには、六フッ化硫黄（ＳＦ6）とアルゴン（Ａｒ）との混合ガスが用いられる。
　ドライエッチング後、図２３Ｅに示すように、レジストパターン４１Ｄが除去される。これにより、下部電極６Ｄおよびビアホール２０Ｄに埋設されたビア２１Ｄが得られる。
　その後、図２３Ｆに示すように、ＭＢＥ法により、層間絶縁膜２Ｄおよび下部電極６Ｄ上に、ＣＩＧＳ膜３２Ｄが形成される。
　つづいて、図２３Ｇに示すように、ＣＢＤ法により、ＣＩＧＳ膜３２Ｄ上に、硫化カドミウム膜３３Ｄが形成される。
　さらにつづいて、図２３Ｈに示すように、スパッタ法により、硫化カドミウム膜３３Ｄ上に、酸化亜鉛膜３４Ｄが形成される。
　そして、図２３Ｉに示すように、フォトリソグラフィにより、酸化亜鉛膜３４Ｄ上に、レジストパターン４２Ｄ（図２４参照）が形成される。レジストパターン４２Ｄは、ＣＩＧＳ膜３２Ｄにおける光吸収層７Ｄとなるべき部分と対向している。そして、レジストパターン４２Ｄをマスクとし、フッ酸（ＨＦ）によるウエットエッチングにより、酸化亜鉛膜３４Ｄおよび硫化カドミウム膜３３Ｄが選択的に除去される。ウエットエッチングは、酸化亜鉛膜３４Ｄにおけるレジストパターン４２Ｄと対向しない部分が除去された後も所定時間にわたって続けられる。これにより、酸化亜鉛膜３４Ｄは、レジストパターン４２Ｄの周縁部の下方からも除去される。その結果、酸化亜鉛膜３４Ｄおよび硫化カドミウム膜３３Ｄは、それぞれ透明導電膜９Ｄおよび高抵抗バッファ層８Ｄとなり、透明導電膜９Ｄの湾曲した側面９１Ｄが得られる。
　つづいて、レジストパターン４２Ｄを残したまま、そのレジストパターン４２Ｄをマスクとするドライエッチングにより、図２３Ｊに示すように、ＣＩＧＳ膜３２Ｄが選択的に除去される。ＣＩＧＳ膜３２Ｄは、レジストパターン４２Ｄと対向する部分のみに残される。これにより、ＣＩＧＳ膜３２Ｄは、光吸収層７Ｄとなる。この後、レジストパターン４２Ｄは除去される。
　その後、図２３Ｋに示すように、プラズマＣＶＤ法により、層間絶縁膜２Ｄにおける光吸収層７Ｄから露出した部分上、光吸収層７Ｄの周縁部上および透明導電膜９Ｄ上を覆うように、層間絶縁膜１０Ｄが形成される。
　次いで、フォトリソグラフィにより、層間絶縁膜１０Ｄ上に、ビアホール１１Ｄおよびパッド開口１４Ｄを形成すべき部分を選択的に露出させる開口４３Ｄ（図２４参照）を有するレジストパターンが形成される。そして、そのレジストパターンをマスクとするドライエッチングにより、図２３Ｌに示すように、層間絶縁膜１０Ｄを貫通するビアホール１１Ｄが形成される。また、層間絶縁膜１０Ｄ，２Ｄを連続して貫通するパッド開口１４Ｄが形成される。
　その後、図２３Ｍに示すように、スパッタ法により、層間絶縁膜１０Ｄ上に、アルミニウムからなるアルミニウム膜３５Ｄが形成される。アルミニウム膜３５Ｄは、ビアホール１１Ｄおよびパッド開口１４Ｄ内にも形成される。ビアホール１１Ｄは、アルミニウム膜３５Ｄにより埋め尽くされる。
　次いで、フォトリソグラフィにより、アルミニウム膜３５Ｄ上に、上部電極１５Ｄとなるべき部分を覆うレジストパターン４４Ｄ（図２４参照）が形成される。そして、そのレジストパターンをマスクとするドライエッチングにより、アルミニウム膜３５Ｄが選択的に除去され、図２３Ｎに示すように、アルミニウム膜３５Ｄが上部電極１５Ｄに加工される。この後、プラズマＣＶＤ法により、表面保護膜１７Ｄが形成され、フォトリソグラフィおよびエッチングにより、開口１８Ｄが形成されると、図２２に示すイメージセンサ１Ｄが得られる。
　以上のように、イメージセンサ１Ｄでは、ＣＩＧＳからなる光吸収層７Ｄが、層間絶縁膜２Ｄ上に互いに間隔を空けて配置された複数の下部電極６Ｄを一括して覆っている。すなわち、光吸収層７Ｄが画素ごとに切り分けられていないので、第１発明の実施形態と同様に、その切り分けのためのドライエッチングによる画素間における感度のばらつきに対する影響がない。
　また、光吸収層７Ｄが画素ごとに切り分けられていないので、第１発明の実施形態と同様に、画素開口率（ｐｎ接合面積／画素面積）を１００％にすることもできる。これにより、微弱な光でも多くのキャリアを発生させることができ、感度の飛躍的な向上を達成することができる。
　さらに、光吸収層７Ｄを切り分けるための溝が形成されていないので、透明導電膜９Ｄの形成時に引け鬆が生じない。よって、透明導電膜９Ｄの経時劣化を防止することができ、信頼性の向上を図ることができる。
　また、絶縁分離膜を形成する工程が不要であるので、従来の光電変換装置よりも製造工程が簡素であり、製造に要する時間およびコストを低減することができる。
　光吸収層７Ｄの側面７１Ｄは、ＣＩＧＳ膜３２Ｄを光吸収層７Ｄに加工する際のドライエッチングによるダメージを受けているので、光吸収層７Ｄの側面７１Ｄ上にｐｎ接合が生じていると、そのダメージに起因する暗電流を生じるおそれがある。イメージセンサ１Ｄでは、平面視において、透明導電膜９Ｄの側面９１Ｄが光吸収層７Ｄの側面７１Ｄよりも内側に位置している。そのため、光吸収層７Ｄの側面７１Ｄには、透明導電膜９Ｄが接触しておらず、光吸収層７Ｄの側面７１Ｄ上に、光吸収層７Ｄおよび透明導電膜９Ｄによるｐｎ接合が生じていない。したがって、光吸収層７Ｄの側面７１Ｄのダメージに起因する暗電流の発生を防止することができる。
　また、イメージセンサ１Ｄでは、光吸収層７Ｄと上部電極１５Ｄとの間に層間絶縁膜１０Ｄが介在されているので、光吸収層７Ｄと上部電極１５Ｄとを絶縁分離することができ、光吸収層７Ｄと透明導電膜９Ｄとが上部電極１５Ｄを介して短絡するのを防止することができる。
　さらに、光吸収層７Ｄの側面に層間絶縁膜１０Ｄが接しているので、光吸収層７Ｄの側面に上部電極１５Ｄが接触するのを確実に防止することができる。
　透明導電膜９Ｄの側面は、その下端に近づくほど光吸収層７Ｄの側面に近づくように傾斜している。これにより、透明導電膜９Ｄの側面に対する層間絶縁膜１０Ｄのカバレッジの向上を図ることができる。
　また、イメージセンサ１Ｄの製造工程では、酸化亜鉛膜３４Ｄの透明導電膜９Ｄへの加工のためのウエットエッチングに用いられるレジストパターン４２Ｄは、ＣＩＧＳ膜３２Ｄの光吸収層７Ｄへの加工のためのドライエッチングにも用いられ、そのドライエッチングに専用のマスク（レジストパターン）は形成されない。したがって、イメージセンサ１Ｄの製造工程が簡素ですむ。
　また、図２３Ｆ～図２３Ｈに示すように、ＣＩＧＳ膜３２Ｄ、硫化カドミウム膜３３Ｄおよび酸化亜鉛膜３４Ｄが連続して形成される。これにより、ＣＩＧＳ膜３２Ｄの形成から酸化亜鉛膜３４Ｄの形成完了までが短時間ですみ、ＣＩＧＳ膜３２Ｄ、硫化カドミウム膜３３Ｄおよび酸化亜鉛膜３４Ｄの各膜質の向上を図ることができる。
　さらに、パッド開口１４Ｄおよびビアホール１１Ｄが同一の工程（図２３Ｌに示す工程）で形成されるので、これらが別々の工程で形成される場合と比較して、それらの形成に必要なマスクの数を削減することができ、イメージセンサ１Ｄの製造工程が簡素ですむ。
＜第５発明に係る実施形態　図２５～図３１＞
　図２５は、本発明の第５発明の一実施形態に係るイメージセンサの模式的な平面図である。図２６は、図２５に示す切断線II－IIにおけるイメージセンサの模式的な断面図である。なお、図２６では、金属材料からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
　光電変換装置の一例としてのイメージセンサ１Ｅは、その基体として、半導体基板（図示せず）を備えている。半導体基板には、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子が形成されている。
　半導体基板上には、層間絶縁膜２Ｅ～５Ｅが積層されている。層間絶縁膜２Ｅ～５Ｅは、たとえば、酸化シリコン（ＳｉＯ2）からなる。
　また、半導体基板上には、図２５に示すように、センサ形成領域８０Ｅおよびそれを取り囲む環状のパッド形成領域８１Ｅが設定されている。
　センサ形成領域８０Ｅにおいて、最上層の層間絶縁膜２Ｅ上には、複数の下部電極６Ｅがマトリクス状に配列されている。下部電極６Ｅは、タングステン（Ｗ）からなる。下部電極６Ｅは、平面視正方形状に形成されている。下部電極６Ｅの平面視における１辺の長さは、１μｍ以上１０μｍ以下である。下部電極６Ｅの厚さは、０．２μｍ以上０．５μｍ以下である。また、図２６に示すように、互いに隣り合う下部電極６Ｅ間には、次に述べる光吸収層７Ｅの厚さＴLALの３倍以上に設定された等間隔ＳBE（≧ＴLAL×３）が空けられている。
　層間絶縁膜２Ｅ上には、平面視四角形状の光吸収層７Ｅがすべての下部電極６Ｅを一括して覆うように形成されている。具体的には、光吸収層７Ｅは、層間絶縁膜２Ｅ上における下部電極６Ｅが形成されている四角形領域およびその領域の周囲の一定幅の四角環状領域上に一体に形成されている。光吸収層７Ｅは、ＣＩＧＳからなり、ｐ型の導電型を示す。光吸収層７Ｅの厚さＴLALは、１．０μｍ以上１．４μｍ以下である。光吸収層７Ｅにおいて、各下部電極６Ｅを中心とする一定面積の平面視矩形状の各領域は、１つの画素の読み取りに使用される。この領域の幅である画素ピッチＰPIXは、５μｍ以上１０μｍ以下である。
　光吸収層７Ｅの上面は、その周縁部を除いて、高抵抗バッファ層８Ｅにより覆われている。高抵抗バッファ層８Ｅは、硫化カドミウム（ＣｄＳ）からなる。高抵抗バッファ層８Ｅの厚さは、たとえば、０．０５μｍである。
　高抵抗バッファ層８Ｅ上には、透明導電膜９Ｅが高抵抗バッファ層８Ｅの上面全域を覆うように形成されている。透明導電膜９Ｅは、光透過性を有する酸化亜鉛（ＺｎＯ）からなり、ｎ型の不純物（たとえば、Ｐ（リン）またはＡｓ（ヒ素））の添加により導電性が付与されている。透明導電膜９Ｅの厚さは、たとえば、０．６μｍである。
　透明導電膜９Ｅの側面８３Ｅは、その下端に近づくほど光吸収層７Ｅの側面８２Ｅに近づくように傾斜し、下方（内側）に向かって窪むように湾曲した断面形状に形成されている。側面８３Ｅの下端は、高抵抗バッファ層８Ｅの周縁に連続している。側面８３Ｅの上端は、光吸収層７Ｅの側面８２Ｅに対して水平方向距離ＥBUだけ内側に位置している。その水平方向距離ＥBUは、５μｍ以上１０μｍ以下である。
　層間絶縁膜２Ｅにおける光吸収層７Ｅから露出した部分上、光吸収層７Ｅの周縁部上および透明導電膜９Ｅ上には、それらに跨るように、層間絶縁膜１０Ｅが形成されている。層間絶縁膜１０Ｅは、窒化シリコン（ＳｉＮ）からなる。層間絶縁膜１０Ｅの厚さは、たとえば、０．４μｍである。透明導電膜９Ｅの周縁部上において、層間絶縁膜１０Ｅには、複数のビアホール１１Ｅが貫通して形成されている。ビアホール１１Ｅは、たとえば、２列をなして、透明導電膜９Ｅの周縁に沿って間隔を空けて設けられている。
　また、パッド形成領域８１Ｅにおいて、最上層の層間絶縁膜２Ｅとその下層の層間絶縁膜３Ｅとの間には、配線１２Ｅが形成されている。層間絶縁膜２Ｅ，１０Ｅには、配線１２Ｅの一部をパッド１３として露出させるパッド開口１４Ｅがそれらを連続して貫通して形成されている。
　そして、層間絶縁膜１０Ｅ上には、上部電極１５Ｅが光吸収層７Ｅおよび透明導電膜９Ｅの周縁部の全周上を覆うように形成されている。上部電極１５Ｅは、アルミニウム（Ａｌ）からなる。上部電極１５Ｅには、パッド形成領域８１Ｅに向けて延びる延設部１６Ｅが一体的に形成されている。延設部１６Ｅの端部は、パッド開口１４Ｅ内に入り込み、パッド開口１４Ｅ内でパッド１３（配線１２Ｅ）と接続されている。
　また、イメージセンサ１Ｅの最表面には、保護膜としての水分不透過薄膜２５Ｅおよび表面保護膜１７Ｅが形成されている。水分不透過薄膜２５Ｅおよび表面保護膜１７Ｅは、半導体基板（図示せず）の側からこの順に積層されている。
　水分不透過薄膜２５Ｅは、酸化アルミニウム（Ａｌ2Ｏ3）からなる。水分不透過薄膜２５Ｅの厚さは、水分不透過薄膜２５Ｅが透光性を有する程度の値であり、たとえば、４００Åである。
　表面保護膜１７Ｅは、たとえば、窒化シリコン（ＳｉＮ）からなる。表面保護膜１７Ｅの厚さは、水分不透過薄膜２５Ｅの厚さよりも大きく、かつ、表面保護膜１７Ｅが透光性を有する程度の値であり、たとえば、１μｍである。
　水分不透過薄膜２５Ｅおよび表面保護膜１７Ｅには、パッド開口１４Ｅと対向する位置に、上部電極１５Ｅの延設部１６Ｅにおけるパッド開口１４Ｅに入り込んだ部分を露出させるための開口１８Ｅが形成されている。
　最上層の層間絶縁膜２Ｅとその下層の層間絶縁膜３Ｅとの間には、各下部電極６Ｅと対向する位置に、配線１９Ｅが形成されている。下部電極６Ｅとそれに対向する配線１９Ｅとの間において、層間絶縁膜２Ｅには、ビアホール２０Ｅがそれらの対向方向（層間絶縁膜２Ｅの厚さ方向）に貫通して形成されている。ビアホール２０Ｅには、下部電極６Ｅと同一の材料からなるビア２１Ｅが下部電極６Ｅと一体的に隙間なく形成されている。これにより、各下部電極６Ｅは、ビア２１Ｅを介して、それに対向する配線１９Ｅと電気的に接続されている。ビアホール２０Ｅの内径は、たとえば、０．４μｍである。
　層間絶縁膜３Ｅとその下層の層間絶縁膜４Ｅとの間には、各配線１９Ｅと対向する位置に、キャパシタ上部電極２２Ｅが形成されている。配線１９Ｅとそれに対向するキャパシタ上部電極２２Ｅとは、層間絶縁膜３Ｅを貫通するビア２３Ｅにより電気的に接続されている。ビア２３Ｅは、タングステンからなる。
　層間絶縁膜４Ｅとその下層の層間絶縁膜５Ｅとの間には、すべてのキャパシタ上部電極２２Ｅに対して一括して対向するように、キャパシタ下部電極２４Ｅが形成されている。これにより、画素ごとに、キャパシタ上部電極２２Ｅとキャパシタ下部電極２４Ｅとの間に容量膜としての層間絶縁膜４Ｅを挟み込んだＭＩＭ（Metal-Insulator-Metal）構造の容量素子（ＭＩＭキャパシタ）が形成されている。そして、画素ごとに、下部電極６ＥとＭＩＭキャパシタのキャパシタ上部電極２２Ｅとが電気的に接続されている。
　図２７Ａ～図２７Ｏは、図２６に示すイメージセンサの製造工程を順に示す模式的な断面図である。図２８は、その製造工程で用いられるレジストパターンについて説明するための図である。なお、図２７Ａ～図２７Ｏでは、金属材料からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
　イメージセンサ１Ｅの製造工程では、まず、図２７Ａに示すように、半導体基板（図示せず）上に、層間絶縁膜５Ｅ、キャパシタ下部電極２４Ｅ、層間絶縁膜４Ｅ、キャパシタ上部電極２２Ｅ、層間絶縁膜３Ｅ、ビア２３Ｅ、配線１２Ｅ，１９および層間絶縁膜２Ｅがこの順に形成される。そして、フォトリソグラフィおよびエッチングにより、各配線１９Ｅ上に、層間絶縁膜２Ｅを貫通するビアホール２０Ｅが形成される。
　次に、図２７Ｂに示すように、ＣＶＤ法により、ビアホール２０Ｅ内および層間絶縁膜２Ｅ上に、下部電極６Ｅおよびビア２１Ｅの材料であるタングステンが堆積され、タングステン堆積層３１Ｅが形成される。タングステン堆積層３１Ｅの厚さは、層間絶縁膜２Ｅ上で０．３～０．４μｍ（３０００～４０００Å）である。
　その後、図２７Ｃに示すように、フォトリソグラフィにより、タングステン堆積層３１Ｅ上に、下部電極６Ｅになる部分のみを選択的に覆うレジストパターン４１Ｅ（図２８参照）が形成される。
　そして、図２７Ｄに示すように、レジストパターン４１Ｅをマスクとするドライエッチングにより、タングステン堆積層３１Ｅにおけるレジストパターン４１Ｅから露出する部分が除去される。ドライエッチングには、六フッ化硫黄（ＳＦ6）とアルゴン（Ａｒ）との混合ガスが用いられる。
　ドライエッチング後、図２７Ｅに示すように、レジストパターン４１Ｅが除去される。これにより、下部電極６Ｅおよびビアホール２０Ｅに埋設されたビア２１Ｅが得られる。
　その後、図２７Ｆに示すように、ＭＢＥ法により、層間絶縁膜２Ｅおよび下部電極６Ｅ上に、ＣＩＧＳ膜３２Ｅが形成される。
　つづいて、図２７Ｇに示すように、ＣＢＤ法により、ＣＩＧＳ膜３２Ｅ上に、硫化カドミウム膜３３Ｅが形成される。
　さらにつづいて、図２７Ｈに示すように、スパッタ法により、硫化カドミウム膜３３Ｅ上に、酸化亜鉛膜３４Ｅが形成される。
　そして、図２７Ｉに示すように、フォトリソグラフィにより、酸化亜鉛膜３４Ｅ上に、レジストパターン４２Ｅ（図２８参照）が形成される。レジストパターン４２Ｅは、ＣＩＧＳ膜３２Ｅにおける光吸収層７Ｅとなるべき部分と対向している。そして、レジストパターン４２Ｅをマスクとし、フッ酸（ＨＦ）によるウエットエッチングにより、酸化亜鉛膜３４Ｅおよび硫化カドミウム膜３３Ｅが選択的に除去される。ウエットエッチングは、酸化亜鉛膜３４Ｅにおけるレジストパターン４２Ｅと対向しない部分が除去された後も所定時間にわたって続けられる。これにより、酸化亜鉛膜３４Ｅは、レジストパターン４２Ｅの周縁部の下方からも除去される。その結果、酸化亜鉛膜３４Ｅおよび硫化カドミウム膜３３Ｅは、それぞれ透明導電膜９Ｅおよび高抵抗バッファ層８Ｅとなり、透明導電膜９Ｅの湾曲した側面８３Ｅが得られる。
　つづいて、レジストパターン４２Ｅを残したまま、そのレジストパターン４２Ｅをマスクとするドライエッチングにより、図２７Ｊに示すように、ＣＩＧＳ膜３２Ｅが選択的に除去される。ＣＩＧＳ膜３２Ｅは、レジストパターン４２Ｅと対向する部分のみに残される。これにより、ＣＩＧＳ膜３２Ｅは、光吸収層７Ｅとなる。この後、レジストパターン４２Ｅは除去される。
　その後、図２７Ｋに示すように、プラズマＣＶＤ法により、２００℃以下の温度下で、層間絶縁膜２Ｅにおける光吸収層７Ｅから露出した部分上、光吸収層７Ｅの周縁部上および透明導電膜９Ｅ上を覆うように、層間絶縁膜１０Ｅが形成される。
　次いで、フォトリソグラフィにより、層間絶縁膜１０Ｅ上に、ビアホール１１Ｅおよびパッド開口１４Ｅを形成すべき部分を選択的に露出させる開口４３Ｅ（図２８参照）を有するレジストパターンが形成される。そして、そのレジストパターンをマスクとするドライエッチングにより、図２７Ｌに示すように、層間絶縁膜１０Ｅを貫通するビアホール１１Ｅが形成される。また、層間絶縁膜１０Ｅ，２を連続して貫通するパッド開口１４Ｅが形成される。
　その後、図２７Ｍに示すように、スパッタ法により、層間絶縁膜１０Ｅ上に、アルミニウムからなるアルミニウム膜３５Ｅが形成される。アルミニウム膜３５Ｅは、ビアホール１１Ｅおよびパッド開口１４Ｅ内にも形成される。ビアホール１１Ｅは、アルミニウム膜３５Ｅにより埋め尽くされる。
　次いで、フォトリソグラフィにより、アルミニウム膜３５Ｅ上に、上部電極１５Ｅとなるべき部分を覆うレジストパターン４４Ｅ（図２８参照）が形成される。そして、そのレジストパターンをマスクとするドライエッチングにより、アルミニウム膜３５Ｅが選択的に除去され、図２７Ｎに示すように、アルミニウム膜３５Ｅが上部電極１５Ｅに加工される。
　次いで、図２７Ｏに示すように、ＲＦスパッタ法により、常温下で、半導体基板（図示せず）上の構造物の表面全域に酸化アルミニウムが堆積されることにより、水分不透過薄膜２５Ｅが形成される。
　この後、プラズマＣＶＤ法により、２００℃以下の温度下で、水分不透過薄膜２５Ｅ上に、表面保護膜１７Ｅが形成される。そして、フォトリソグラフィおよびエッチングにより、水分不透過薄膜２５Ｅおよび表面保護膜１７Ｅを連続して貫通する開口１８Ｅが形成されると、図２６に示すイメージセンサ１Ｅが得られる。
　以上のように、イメージセンサ１Ｅでは、ＣＩＧＳからなる光吸収層７Ｅが、層間絶縁膜２Ｅ上に互いに間隔を空けて配置された複数の下部電極６Ｅを一括して覆っている。すなわち、光吸収層７Ｅが画素ごとに切り分けられていないので、第１発明の実施形態と同様に、画素間における感度のばらつきがない。
　また、光吸収層７Ｅが画素ごとに切り分けられていないので、第１発明の実施形態と同様に、画素開口率（ｐｎ接合面積／画素面積）を１００％にすることもできる。これにより、微弱な光でも多くのキャリアを発生させることができ、感度の飛躍的な向上を達成することができる。
　さらに、光吸収層７Ｅを切り分けるための溝が形成されていないので、透明導電膜９Ｅの形成時に引け鬆が生じない。よって、透明導電膜９Ｅの経時劣化を防止することができ、信頼性の向上を図ることができる。
　また、絶縁分離膜を形成する工程が不要であるので、従来の光電変換装置よりも製造工程が簡素であり、製造に要する時間およびコストを低減することができる。
　ところで、透明導電膜９Ｅの材料である酸化亜鉛は、耐熱性が高くなく、高温下（たとえば、２００℃超）では劣化しやすい。そのため、透明導電膜９Ｅの形成後は、２００℃を超える温度下での処理を行うことができない。
　この実施形態では、透明導電膜９Ｅの材料である酸化亜鉛膜３４Ｅの形成（図２７Ｈの工程）後、イメージセンサ１Ｅの製造過程で実行される各工程の環境温度は、常時２００℃以下に抑えられる。たとえば、層間絶縁膜１０Ｅの形成（図２７Ｋの工程）および表面保護膜１７Ｅの形成は、いずれも２００℃以下でのプラズマＣＶＤ法により実行され、水分不透過薄膜２５Ｅの形成（図２７Ｏの工程）は、常温でのＲＦスパッタ法により実行される。したがって、透明導電膜９Ｅの形成後であっても、透明導電膜９Ｅに熱ダメージを与えることがない。そのため、熱ダメージによる透明導電膜９Ｅの劣化を抑制することができる。
　一方、表面保護膜１７Ｅが２００℃以下でのプラズマＣＶＤ法により形成されると、表面保護膜１７Ｅの膜構造が粗くなり、表面保護膜１７Ｅが十分な水分不透過性を発揮しない場合がある。
　しかしながら、この実施形態では、水分不透過薄膜２５Ｅ（Ａｌ2Ｏ3膜）が設けられており、そのＡｌ2Ｏ3の膜構造は、常温下で実行されるＲＦスパッタによっても緻密に形成することができる。緻密な構造の水分不透過薄膜２５Ｅ（Ａｌ2Ｏ3膜）が優れた水分不透過性を発揮するので、表面保護膜１７Ｅの膜質に関わらず、水分不透過薄膜２５Ｅよりも下方（透明導電膜９Ｅ側）への水分の浸入を良好に抑制することができる。その結果、水分の浸入などによる光吸収層７Ｅおよび透明導電膜９Ｅの劣化を抑制することができる。
　また、ＳｉＮは良好な絶縁性を有するので、透明導電膜９Ｅおよび光吸収層７Ｅが位置する表面保護膜１７Ｅの下方と、表面保護膜１７Ｅの上方との間が、表面保護膜１７Ｅを挟んで良好に絶縁分離される。そのため、透明導電膜９Ｅや光吸収層７Ｅに対する電気的な影響を抑制することができる。その結果、イメージセンサ１Ｅを安定して動作させることができる。
　すなわち、このイメージセンサ１Ｅによれば、Ａｌ2Ｏ3からなる水分不透過薄膜２５ＥおよびＳｉＮからなる表面保護膜１７Ｅの両方に透明導電膜９Ｅおよび光吸収層７Ｅが覆われることにより、良好な絶縁性および水分不透過性を達成することができる。
　また、イメージセンサ１Ｅの製造工程では、酸化亜鉛膜３４Ｅの透明導電膜９Ｅへの加工のためのウエットエッチングに用いられるレジストパターン４２Ｅは、ＣＩＧＳ膜３２Ｅの光吸収層７Ｅへの加工のためのドライエッチングにも用いられ、そのドライエッチングに専用のマスク（レジストパターン）は形成されない。したがって、イメージセンサ１Ｅの製造工程が簡素ですむ。
　また、図２７Ｆ～図２７Ｈに示すように、ＣＩＧＳ膜３２Ｅ、硫化カドミウム膜３３Ｅおよび酸化亜鉛膜３４Ｅが連続して形成される。これにより、ＣＩＧＳ膜３２Ｅの形成から酸化亜鉛膜３４Ｅの形成完了までが短時間ですみ、ＣＩＧＳ膜３２Ｅ、硫化カドミウム膜３３Ｅおよび酸化亜鉛膜３４Ｅの各膜質の向上を図ることができる。
　さらに、パッド開口１４Ｅおよびビアホール１１Ｅが同一の工程（図２７Ｌに示す工程）で形成されるので、これらが別々の工程で形成される場合と比較して、それらの形成に必要なマスクの数を削減することができ、イメージセンサ１Ｅの製造工程が簡素ですむ。
　以上、本発明の第５発明の実施形態について説明したが、この実施形態は、以下のように変更されていてもよい。
　たとえば、イメージセンサ１Ｅにおける水分不透過薄膜２５Ｅの位置は、水分不透過薄膜２５Ｅが光吸収層７Ｅおよび透明導電膜９Ｅを覆うように形成される限り、適宜変更することができる。イメージセンサ１Ｅの具体的な変形例として、図２９に示すイメージセンサ５１Ｅ、図３０に示すイメージセンサ６１Ｅおよび図３１に示すイメージセンサ７１Ｅが挙げられる。
　図２９のイメージセンサ５１Ｅでは、層間絶縁膜２Ｅにおける光吸収層７Ｅから露出した部分上、光吸収層７Ｅの周縁部上および透明導電膜９Ｅ上に、それらに跨るように、水分不透過薄膜５２Ｅが形成されている。そして、この水分不透過薄膜５２Ｅ上に、層間絶縁膜１０Ｅが形成されている。水分不透過薄膜５２Ｅを上記の位置に形成するには、ドライエッチングによるＣＩＧＳ膜３２Ｅの除去（図２７Ｊの工程）後、層間絶縁膜１０Ｅの形成（図２７Ｋの工程）に先立って、図２７Ｏに示した手法と同様の手法により、水分不透過薄膜５２Ｅを成膜すればよい。
　図３０のイメージセンサ６１Ｅでは、光吸収層７Ｅおよび透明導電膜９Ｅを覆うように形成された層間絶縁膜１０Ｅ上に、水分不透過薄膜６２Ｅが積層されている。そして、この水分不透過薄膜６２Ｅ上に、上部電極１５Ｅが形成されている。そして、水分不透過薄膜６２Ｅを上記の位置に形成するには、層間絶縁膜１０Ｅの形成（図２７Ｋの工程）後、ビアホール１１Ｅの形成（図２７Ｌの工程）に先立って、図２７Ｏに示した手法と同様の手法により、水分不透過薄膜５２Ｅを成膜すればよい。
　図３１のイメージセンサ７１Ｅでは、表面保護膜１７Ｅ上、すなわちイメージセンサ１Ｅの最表面に、水分不透過薄膜７２Ｅが積層されている。そして、水分不透過薄膜７２Ｅを上記の位置に形成するには、表面保護膜１７Ｅの形成後、開口１８Ｅの形成に先立って、図２７Ｏに示した手法と同様の手法により、水分不透過薄膜７２Ｅを成膜すればよい。
　また、光吸収層７Ｅは、すべての下部電極６Ｅを一括して覆うように形成されている必要はなく、たとえば、各下部電極６Ｅを個別に覆うように複数形成されていてもよい。
＜第６発明に係る実施形態　図３２～図４２＞
　図３２は、本発明の第６発明の第１実施形態に係るイメージセンサの模式的な平面図である。図３３は、図３２に示す切断線II－IIにおけるイメージセンサの模式的な断面図である。なお、図３３では、金属材料からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
　光電変換装置の一例としてのイメージセンサ１Ｆは、その基体として、半導体基板（図示せず）を備えている。半導体基板には、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子が形成されている。
　半導体基板上には、層間絶縁膜２Ｆ～５Ｆが積層されている。層間絶縁膜２Ｆ～５Ｆは、たとえば、酸化シリコン（ＳｉＯ2）からなる。
　また、半導体基板上には、図３２に示すように、センサ形成領域４５Ｆおよびそれを取り囲む環状のパッド形成領域４６Ｆが設定されている。
　センサ形成領域４５Ｆにおいて、最上層の層間絶縁膜２Ｆ上には、複数の下部電極６Ｆがマトリクス状に配列されている。下部電極６Ｆは、タングステン（Ｗ）からなる。下部電極６Ｆは、平面視正方形状に形成されている。下部電極６Ｆの平面視における１辺の長さは、１μｍ以上１０μｍ以下である。下部電極６Ｆの厚さは、０．２μｍ以上１μｍ以下である。また、図３３に示すように、互いに隣り合う下部電極６Ｆ間には、次に述べる光吸収層７Ｆの厚さＴLALの３倍以上に設定された等間隔ＳBE（≧ＴLAL×３）が空けられている。
　層間絶縁膜２Ｆ上には、平面視四角形状の光吸収層７Ｆがすべての下部電極６Ｆを一括して覆うように形成されている。具体的には、光吸収層７Ｆは、層間絶縁膜２Ｆ上における下部電極６Ｆが形成されている四角形領域およびその領域の周囲の一定幅の四角環状領域上に一体に形成されている。光吸収層７Ｆは、ＣＩＧＳからなり、ｐ型の導電型を示す。光吸収層７Ｆの厚さＴLALは、１．０μｍ以上１．４μｍ以下である。光吸収層７Ｆにおいて、各下部電極６Ｆを中心とする一定面積の平面視矩形状の各領域は、１つの画素の読み取りに使用される。この領域の幅である画素ピッチＰPIXは、５μｍ以上１０μｍ以下である。
　光吸収層７Ｆの上面は、その周縁部を除いて、高抵抗バッファ層８Ｆにより覆われている。高抵抗バッファ層８Ｆは、硫化カドミウム（ＣｄＳ）からなる。高抵抗バッファ層８Ｆの厚さは、たとえば、０．０５μｍである。
　高抵抗バッファ層８Ｆ上には、透明導電膜９Ｆが高抵抗バッファ層８Ｆの上面全域を覆うように形成されている。透明導電膜９Ｆは、光透過性を有する酸化亜鉛（ＺｎＯ）からなり、ｎ型の不純物（たとえば、Ｐ（リン）またはＡｓ（ヒ素））の添加により導電性が付与されている。透明導電膜９Ｆの厚さは、たとえば、０．６μｍである。
　透明導電膜９Ｆの側面４８Ｆは、その下端に近づくほど光吸収層７Ｆの側面４７Ｆに近づくように傾斜し、下方（内側）に向かって窪むように湾曲した断面形状に形成されている。側面４８Ｆの下端は、高抵抗バッファ層８Ｆの周縁に連続している。側面４８Ｆの上端は、光吸収層７Ｆの側面４７Ｆに対して水平方向距離ＥBUだけ内側に位置している。その水平方向距離ＥBUは、５μｍ以上１０μｍ以下である。
　層間絶縁膜２Ｆにおける光吸収層７Ｆから露出した部分上、光吸収層７Ｆの周縁部上および透明導電膜９Ｆ上には、それらに跨るように、層間絶縁膜１０Ｆが形成されている。層間絶縁膜１０Ｆは、窒化シリコン（ＳｉＮ）からなる。層間絶縁膜１０Ｆの厚さは、たとえば、０．４μｍである。透明導電膜９Ｆの周縁部上において、層間絶縁膜１０Ｆには、複数のビアホール１１Ｆが貫通して形成されている。ビアホール１１Ｆは、たとえば、２列をなして、透明導電膜９Ｆの周縁に沿って間隔を空けて設けられている。
　また、パッド形成領域４６Ｆにおいて、最上層の層間絶縁膜２Ｆとその下層の層間絶縁膜３Ｆとの間には、電極パッド１２Ｆが形成されている。
　層間絶縁膜１０Ｆにおける電極パッド１２Ｆと対向する位置には、平面視略正方形状のパッド開口１４Ｆが形成されている。パッド開口１４Ｆは、層間絶縁膜１０Ｆを厚さ方向に貫通している。これにより、パッド開口１４Ｆ内において、層間絶縁膜２Ｆの表面が露出している。
　電極パッド１２Ｆとそれに対向するパッド開口１４Ｆとの間において、層間絶縁膜２Ｆには、複数のビアホール２５Ｆが形成されている。複数のビアホール２５Ｆは、パッド開口１４Ｆ内においてマトリクス状に配置されている。各ビアホール２５Ｆは、平面視円形に形成されている。また、各ビアホール２５Ｆの内径は、たとえば、０．５μｍ以下である。ビアホール２５Ｆには、下部電極６Ｆと同一の材料（タングステン）からなるビア２６Ｆが隙間なく形成されている。これにより、ビア２６Ｆの下端３０Ｆは電極パッド１２Ｆに接続され、ビア２６Ｆの上面２７Ｆは、パッド開口１４Ｆ内に露出している。
　また、層間絶縁膜１０Ｆとその下層の層間絶縁膜２Ｆとの間には、パッド開口１４Ｆを取り囲む犠牲層残部２８Ｆが形成されている。犠牲層残部２８Ｆは、パッド開口１４Ｆの側面全周にわたってパッド開口１４Ｆ内に露出している。また、犠牲層残部２８Ｆは、下部電極６Ｆと同一の材料（タングステン）からなる。
　そして、層間絶縁膜１０Ｆ上には、上部配線１５Ｆが光吸収層７Ｆおよび透明導電膜９Ｆの周縁部の全周上を覆うように形成されている。上部配線１５Ｆは、アルミニウム（Ａｌ）からなる。上部配線１５Ｆには、パッド形成領域４６Ｆに向けて延びる延設部１６Ｆが一体的に形成されている。延設部１６Ｆの端部は、パッド開口１４Ｆ内に入り込み、パッド開口１４Ｆ内で全てのビア２６Ｆと接続されている。
　また、層間絶縁膜１０Ｆ上には、Ｔｉ／ＴｉＮ（チタン（上層）と窒化チタン（下層）との積層構造）からなる導電バリア膜２９Ｆが、光吸収層７Ｆおよび透明導電膜９Ｆの周縁部の全周上を覆うように形成されている。導電バリア膜２９Ｆは、パッド開口１４Ｆ内においては、上部配線１５Ｆとビア２６Ｆの上面２７Ｆとの間に介在され、パッド開口１４Ｆ外においては、上部配線１５Ｆと層間絶縁膜１０Ｆと間に介在されている。
　また、イメージセンサ１Ｆの最表面には、表面保護膜１７Ｆが形成されている。表面保護膜１７Ｆは、たとえば、窒化シリコンからなる。表面保護膜１７Ｆには、パッド開口１４Ｆと対向する位置に、上部配線１５Ｆの延設部１６Ｆにおけるパッド開口１４Ｆに入り込んだ部分を露出させるための開口１８Ｆが形成されている。
　最上層の層間絶縁膜２Ｆとその下層の層間絶縁膜３Ｆとの間には、各下部電極６Ｆと対向する位置に、下部配線１９Ｆが形成されている。下部電極６Ｆとそれに対向する下部配線１９Ｆとの間において、層間絶縁膜２Ｆには、ビアホール２０Ｆがそれらの対向方向（層間絶縁膜２Ｆの厚さ方向）に貫通して形成されている。
　ビアホール２０Ｆには、下部電極６Ｆと同一の材料からなるビア２１Ｆが下部電極６Ｆと一体的に隙間なく形成されている。これにより、各下部電極６Ｆは、ビア２１Ｆを介して、それに対向する下部配線１９Ｆと電気的に接続されている。ビアホール２０Ｆの内径は、たとえば、０．４μｍである。
　層間絶縁膜３Ｆとその下層の層間絶縁膜４Ｆとの間には、各下部配線１９Ｆと対向する位置に、キャパシタ上部電極２２Ｆが形成されている。下部配線１９Ｆとそれに対向するキャパシタ上部電極２２Ｆとは、層間絶縁膜３Ｆを貫通するビア２３Ｆにより電気的に接続されている。ビア２３Ｆは、タングステンからなる。
　層間絶縁膜４Ｆとその下層の層間絶縁膜５Ｆとの間には、すべてのキャパシタ上部電極２２Ｆに対して一括して対向するように、キャパシタ下部電極２４Ｆが形成されている。これにより、画素ごとに、キャパシタ上部電極２２Ｆとキャパシタ下部電極２４Ｆとの間に容量膜としての層間絶縁膜４Ｆを挟み込んだＭＩＭ（Metal-Insulator-Metal）構造の容量素子（ＭＩＭキャパシタ）が形成されている。そして、画素ごとに、下部電極６ＦとＭＩＭキャパシタのキャパシタ上部電極２２Ｆとが電気的に接続されている。
　図３４Ａ～図３４Ｎは、図３３に示すイメージセンサの製造工程を順に示す模式的な断面図である。図３５は、その製造工程で用いられるレジストパターンについて説明するための図である。なお、図３４Ａ～図３４Ｎでは、金属材料からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
　イメージセンサ１Ｆの製造工程では、まず、図３４Ａに示すように、半導体基板（図示せず）上に、層間絶縁膜５Ｆ、キャパシタ下部電極２４Ｆ、層間絶縁膜４Ｆ、キャパシタ上部電極２２Ｆ、層間絶縁膜３Ｆ、ビア２３Ｆ、（電極パッド１２Ｆ、下部配線１９Ｆ）および層間絶縁膜２Ｆがこの順に形成される。そして、フォトリソグラフィおよびエッチングにより、各下部配線１９Ｆ上に、層間絶縁膜２Ｆを貫通するビアホール２０Ｆが形成されるとともに、電極パッド１２Ｆ上に、層間絶縁膜２Ｆを貫通するビアホール２５Ｆが形成される。
　次に、図３４Ｂに示すように、ＣＶＤ法により、ビアホール２０Ｆ，２５Ｆ内および層間絶縁膜２Ｆ上に、下部電極６Ｆ、ビア２１Ｆ，２６Ｆおよび犠牲層３６Ｆ（後述）の材料であるタングステンが堆積され、タングステン堆積層３１Ｆが形成される。タングステン堆積層３１Ｆの厚さは、層間絶縁膜２Ｆ上で０．３～０．４μｍ（３０００～４０００Å）である。
　その後、図３４Ｃに示すように、フォトリソグラフィにより、タングステン堆積層３１Ｆ上に、下部電極６Ｆおよび犠牲層３６Ｆ（後述）になる部分のみを選択的に覆うレジストパターン４１Ｆ（図３５参照、なお、図３５では犠牲層３６Ｆを覆う部分を省略）が形成される。
　そして、図３４Ｄに示すように、レジストパターン４１Ｆをマスクとするドライエッチングにより、タングステン堆積層３１Ｆにおけるレジストパターン４１Ｆから露出する部分が除去される。ドライエッチングには、六フッ化硫黄（ＳＦ6）とアルゴン（Ａｒ）との混合ガスが用いられる。
　ドライエッチング後、図３４Ｅに示すように、レジストパターン４１Ｆが除去される。これにより、下部電極６Ｆ、ビアホール２０Ｆに埋設されたビア２１Ｆ、犠牲層３６Ｆおよびビアホール２５Ｆに埋設されたビア２６Ｆが得られる。
　その後、図３４Ｆに示すように、ＭＢＥ法により、層間絶縁膜２Ｆ、下部電極６Ｆおよび犠牲層３６Ｆ上に、ＣＩＧＳ膜３２Ｆが形成される。
　つづいて、図３４Ｇに示すように、ＣＢＤ法により、ＣＩＧＳ膜３２Ｆ上に、硫化カドミウム膜３３Ｆが形成される。
　さらにつづいて、図３４Ｈに示すように、スパッタ法により、硫化カドミウム膜３３Ｆ上に、酸化亜鉛膜３４Ｆが形成される。
　そして、図３４Ｉに示すように、フォトリソグラフィにより、酸化亜鉛膜３４Ｆ上に、レジストパターン４２Ｆ（図３５参照）が形成される。レジストパターン４２Ｆは、ＣＩＧＳ膜３２Ｆにおける光吸収層７Ｆとなるべき部分と対向している。そして、レジストパターン４２Ｆをマスクとし、フッ酸（ＨＦ）によるウエットエッチングにより、酸化亜鉛膜３４Ｆおよび硫化カドミウム膜３３Ｆが選択的に除去される。ウエットエッチングは、酸化亜鉛膜３４Ｆにおけるレジストパターン４２Ｆと対向しない部分が除去された後も所定時間にわたって続けられる。これにより、酸化亜鉛膜３４Ｆは、レジストパターン４２Ｆの周縁部の下方からも除去される。その結果、酸化亜鉛膜３４Ｆおよび硫化カドミウム膜３３Ｆは、それぞれ透明導電膜９Ｆおよび高抵抗バッファ層８Ｆとなり、透明導電膜９Ｆの湾曲した側面４８Ｆが得られる。
　つづいて、レジストパターン４２Ｆを残したまま、そのレジストパターン４２Ｆをマスクとするドライエッチングにより、図３４Ｊに示すように、ＣＩＧＳ膜３２Ｆが選択的に除去される。ＣＩＧＳ膜３２Ｆは、レジストパターン４２Ｆと対向する部分のみに残される。これにより、ＣＩＧＳ膜３２Ｆは、光吸収層７Ｆとなり、犠牲層３６Ｆが層間絶縁膜２Ｆ上に露出する。このとき、犠牲層３６Ｆは、ＣＩＧＳ膜３２Ｆのドライエッチングのエッチングガスにより若干エッチングされるので、その形成時よりも薄くなる。たとえば、３０００～４０００Åから１０００～２０００Åとなる。この後、レジストパターン４２Ｆは除去される。
　その後、図３４Ｋに示すように、プラズマＣＶＤ法により、層間絶縁膜２Ｆにおける光吸収層７Ｆから露出した部分上、犠牲層３６Ｆ上、光吸収層７Ｆの周縁部上および透明導電膜９Ｆ上を覆うように、層間絶縁膜１０Ｆが形成される。
　次いで、フォトリソグラフィにより、層間絶縁膜１０Ｆ上に、ビアホール１１Ｆおよびパッド開口１４Ｆを形成すべき部分を選択的に露出させる開口４３Ｆ（図３５参照）を有するレジストパターンが形成される。そして、そのレジストパターンをマスクとするドライエッチングにより、図３４Ｌに示すように、層間絶縁膜１０Ｆを貫通するビアホール１１Ｆが形成される。また、層間絶縁膜１０Ｆおよび犠牲層３６Ｆを連続して貫通するパッド開口１４Ｆが形成される。これにより、犠牲層３６Ｆにおけるビア２６Ｆと対向する部分が全て除去され、パッド開口１４Ｆ内にはビア２６Ｆの上面２７Ｆが露出することとなる。一方、犠牲層３６Ｆにおけるパッド開口１４Ｆを取り囲む部分のみが残されることにより、犠牲層残部２８Ｆが形成される。
　その後、図３４Ｍに示すように、スパッタ法により、層間絶縁膜１０Ｆ上に、Ｔｉ／ＴｉＮ膜３７Ｆが形成される。Ｔｉ／ＴｉＮ膜３７Ｆは、ビアホール１１Ｆおよびパッド開口１４Ｆ内にも形成される。ビアホール１１Ｆの底面および側面は、Ｔｉ／ＴｉＮ膜３７Ｆにより被覆される。次いで、スパッタ法により、Ｔｉ／ＴｉＮ膜３７Ｆ上に、アルミニウムからなるアルミニウム膜３５Ｆが形成される。アルミニウム膜３５Ｆは、ビアホール１１Ｆおよびパッド開口１４Ｆ内にも形成される。ビアホール１１Ｆは、アルミニウム膜３５Ｆにより埋め尽くされる。
　次いで、フォトリソグラフィにより、アルミニウム膜３５Ｆ上に、上部配線１５Ｆとなるべき部分を覆うレジストパターン４４Ｆ（図３５参照）が形成される。そして、そのレジストパターンをマスクとするドライエッチングにより、アルミニウム膜３５ＦおよびＴｉ／ＴｉＮ膜３７Ｆが選択的に連続して除去され、図３４Ｎに示すように、アルミニウム膜３５Ｆが上部配線１５Ｆに加工されるとともに、Ｔｉ／ＴｉＮ膜３７Ｆが導電バリア膜２９Ｆに加工される。この後、プラズマＣＶＤ法により、表面保護膜１７Ｆが形成され、フォトリソグラフィおよびエッチングにより、開口１８Ｆが形成されると、図３３に示すイメージセンサ１Ｆが得られる。
　以上のように、この製造方法によれば、イメージセンサ１Ｆの製造途中において、下部配線１９Ｆに電気的に接続される下部電極６Ｆと、下部配線１９Ｆと同一層の電極パッド１２Ｆにビア２６Ｆを介して電気的に接続される犠牲層３６Ｆとが、層間絶縁膜２Ｆ上に同時に形成される（図３４Ａ～図３４Ｅの工程）。
　そのため、たとえば図３４Ｅの工程後、下部電極６Ｆの電位（基板電位）を基準とする正の電圧を、犠牲層３６Ｆに印加することにより、イメージセンサ１Ｆの製造途中においても、ビア２６Ｆを介して電極パッド１２Ｆに電圧を印加することができる。これにより、下部電極６Ｆの絶縁状態を測定することができる。
　すなわち、下部電極６Ｆの絶縁状態を測定するために上部配線１５Ｆに電圧を印加しなくてもよいので、不良品を早期に取り除くために、イメージセンサ１Ｆの完成前（製造途中）に下部電極６Ｆの絶縁状態を測定することができる。
　測定に利用可能な犠牲層３６Ｆは層間絶縁膜２Ｆ上に形成されているので、ＣＩＧＳ膜３２Ｆのドライエッチング時に、エッチングガスに晒され、表面にダメージを受ける場合がある。そのため、配線などを犠牲層３６Ｆに対して良好な密着性で接続することは困難である。したがって、この犠牲層３６Ｆに上部配線１５Ｆを接続することにより上部配線１５Ｆと電極パッド１２Ｆとが電気的に接続されても、犠牲層３６Ｆと上部配線１５Ｆとの密着性が高くないから、上部配線１５Ｆと電極パッド１２Ｆとの電気的な接続信頼性を良好に保持することは困難である。
　これに対し、上記の製造方法では、犠牲層３６Ｆはパッド開口１４Ｆの形成時に除去され、（図３４Ｌの工程）、パッド開口１４Ｆ内には、下端３０Ｆが電極パッド１２Ｆに接続されたビア２６Ｆの上面２７Ｆが露出する。このビア２６Ｆは、ＣＩＧＳ膜３２Ｆのドライエッチング時（図３４Ｊの工程）、犠牲層３６Ｆに覆われているので、エッチングガスに晒されることがない。そのため、パッド開口１４Ｆ内に露出するビア２６Ｆの上面２７Ｆの状態は、ドライエッチング後の犠牲層３６Ｆの表面とは異なり、良好に維持されている。したがって、パッド開口１４Ｆ内において、上部配線１５Ｆをビア２６Ｆに対して良好な密着性で接続することができる。その結果、上部配線１５Ｆと電極パッド１２Ｆとの電気的な接続信頼性を良好に保持することができる。
　また、タングステンは酸化し易いため、タングステンと上部配線１５Ｆとの接触面積が大きいと、上部配線１５Ｆへのワイヤボンディング時に生じる振動により、上部配線１５Ｆがタングステンから剥離するおそれがある。
　しかし、上記イメージセンサ１Ｆでは、上部配線１５Ｆは、面積が比較的大きい電極などの導電部材ではなく、面積が比較的小さいビア２６Ｆに接続されている。そのため、タングステンと上部配線１５Ｆとの接触面積が小さい。したがって、ワイヤボンディング時に振動が生じても、上部配線１５Ｆの剥離を抑制することができる。さらに、パッド開口１４Ｆ内では、複数のビア２６Ｆがマトリクス状に配置されているため、上部配線１５Ｆに対してビア２６Ｆを満遍なく接触させることができる。そのため、上部配線１５Ｆとビア２６Ｆとの密着性を向上させることができる。
　また、イメージセンサ１Ｆでは、ＣＩＧＳからなる光吸収層７Ｆが、層間絶縁膜２Ｆ上に互いに間隔を空けて配置された複数の下部電極６Ｆを一括して覆っている。すなわち、光吸収層７Ｆが画素ごとに切り分けられていないので、第１発明の実施形態と同様に、画素間における感度のばらつきがない。
　また、光吸収層７Ｆが画素ごとに切り分けられていないので、第１発明の実施形態と同様に、画素開口率（ｐｎ接合面積／画素面積）を１００％にすることもできる。これにより、微弱な光でも多くのキャリアを発生させることができ、感度の飛躍的な向上を達成することができる。
　さらに、光吸収層７Ｆを切り分けるための溝が形成されていないので、透明導電膜９Ｆの形成時に引け鬆が生じない。よって、透明導電膜９Ｆの経時劣化を防止することができ、信頼性の向上を図ることができる。
　また、絶縁分離膜を形成する工程が不要であるので、従来の光電変換装置よりも製造工程が簡素であり、製造に要する時間およびコストを低減することができる。
　また、イメージセンサ１Ｆの製造工程では、酸化亜鉛膜３４Ｆの透明導電膜９Ｆへの加工のためのウエットエッチングに用いられるレジストパターン４２Ｆは、ＣＩＧＳ膜３２Ｆの光吸収層７Ｆへの加工のためのドライエッチングにも用いられ、そのドライエッチングに専用のマスク（レジストパターン）は形成されない。したがって、イメージセンサ１Ｆの製造工程が簡素ですむ。
　また、図３４Ｆ～図３４Ｈに示すように、ＣＩＧＳ膜３２Ｆ、硫化カドミウム膜３３Ｆおよび酸化亜鉛膜３４Ｆが連続して形成される。これにより、ＣＩＧＳ膜３２Ｆの形成から酸化亜鉛膜３４Ｆの形成完了までが短時間ですみ、ＣＩＧＳ膜３２Ｆ、硫化カドミウム膜３３Ｆおよび酸化亜鉛膜３４Ｆの各膜質の向上を図ることができる。
　さらに、パッド開口１４Ｆおよびビアホール１１Ｆが同一の工程（図３４Ｌに示す工程）で形成されるので、これらが別々の工程で形成される場合と比較して、それらの形成に必要なマスクの数を削減することができ、イメージセンサ１Ｆの製造工程が簡素ですむ。
　図３６は、本発明の第６発明の第２実施形態に係るイメージセンサの模式的な平面図である。図３７は、図３６に示す切断線II－IIにおけるイメージセンサの模式的な断面図である。図３６および図３７において、図３２および図３３に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
　第１実施形態では、層間絶縁膜１０Ｆとその下層の層間絶縁膜２Ｆとの間に、パッド開口１４Ｆを取り囲む犠牲層残部２８Ｆが形成されているが、この第２実施形態のイメージセンサ５１Ｆでは、犠牲層残部２８Ｆが形成されておらず、パッド開口１４Ｆの側面全域は層間絶縁膜１０Ｆにより形成されている。
　その他の構成は、前述の第１実施形態の場合と同様である。
　図３８Ａ～図３８Ｏは、図３７に示すイメージセンサの製造工程を順に示す模式的な断面図である。
　イメージセンサ５１Ｆの製造工程では、図３８Ａ～図３８Ｊに示すように、図３４Ａ～図３４Ｊと同様の工程が同じ順序で実行されることにより、センサ形成領域４５Ｆにおいて、層間絶縁膜２Ｆ上に、下部電極６Ｆ、透明導電膜９Ｆ、高抵抗バッファ層８Ｆおよび光吸収層７Ｆがこの順に形成される。一方、パッド形成領域４６Ｆにおいて、ビア２６Ｆおよび犠牲層３６Ｆが同時に形成され、光吸収層７Ｆの形成（ドライエッチング）により、犠牲層３６Ｆが層間絶縁膜２Ｆ上に露出する。
　光吸収層７Ｆの形成後、レジストパターン４２Ｆを残したまま、そのレジストパターン４２Ｆをマスクとするドライエッチングにより、図３８Ｋに示すように、犠牲層３６Ｆの全てが除去される。ドライエッチングには、六フッ化硫黄（ＳＦ6）とアルゴン（Ａｒ）との混合ガスが用いられる。これにより、層間絶縁膜２Ｆの表面にはビア２６Ｆの上面２７Ｆが露出することとなる。
　その後は、図３８Ｌ～図３８Ｏに示すように、図３４Ｋ～図３４Ｎと同様の工程が同じ順序で実行されることにより、層間絶縁膜１０Ｆ、ビアホール１１Ｆおよびパッド開口１４Ｆ、上部配線１５Ｆ、導電バリア膜２９Ｆがこの順に形成される。導電バリア膜２９Ｆの形成後、プラズマＣＶＤ法により、表面保護膜１７Ｆが形成され、フォトリソグラフィおよびエッチングにより、開口１８Ｆが形成されると、図３７に示すイメージセンサ５１Ｆが得られる。
　なお、第２実施形態のイメージセンサ５１Ｆの作用効果の記載は、イメージセンサ５１Ｆの作用効果とイメージセンサ１Ｆ（第１実施形態）の作用効果とが同じであるため、省略する。
　以上、本発明の第６発明の実施形態について説明したが、この実施形態は、以下のように変更されていてもよい。
　たとえば、イメージセンサ１Ｆにおけるビア２６Ｆ（ビアホール２５Ｆ）の数や形状は、ビア２６Ｆを介して上部配線１５Ｆが電極パッド１２Ｆに電気的に接続される限り、適宜変更することができる。
　ビアホール２５Ｆおよびビア２６Ｆの具体的な変形態様として、図３９Ａおよび図３９Ｂに示すビアホール６１Ｆおよびビア６２Ｆ、図４０Ａおよび図４０Ｂに示すビアホール７１Ｆおよびビア７２Ｆ、図４１Ａおよび図４１Ｂに示すビアホール８１Ｆおよびビア８２Ｆ、図４２Ａおよび図４２Ｂに示すビアホール９１Ｆおよびビア９２Ｆが挙げられる。
　図３９Ａおよび図３９Ｂでは、電極パッド１２Ｆとそれに対向するパッド開口１４Ｆとの間において、層間絶縁膜２Ｆには、複数のビアホール６１Ｆが形成されている。複数のビアホール６１Ｆは、パッド開口１４Ｆの周縁に沿って平面視四角環状に互いに等しい間隔を空けて配置されている。各ビアホール６１Ｆは、平面視円形に形成されている。また、各ビアホール６１Ｆの内径は、たとえば、０．５μｍ以下である。ビアホール６１Ｆには、下部電極６Ｆと同一の材料（タングステン）からなるビア６２Ｆが隙間なく形成されている。これにより、ビア６２Ｆの下端６４Ｆは電極パッド１２Ｆに接続され、ビア６２Ｆの上面６３Ｆは、パッド開口１４Ｆ内に露出している。
　図４０Ａおよび図４０Ｂでは、電極パッド１２Ｆとそれに対向するパッド開口１４Ｆとの間において、層間絶縁膜２Ｆには、ビアホール７１Ｆが形成されている。ビアホール７１Ｆは、平面視四角環状であり、その各辺がパッド開口１４Ｆの各縁に平行となるように１つだけ配置されている。ビアホール７１Ｆには、下部電極６Ｆと同一の材料（タングステン）からなるビア７２Ｆが隙間なく形成されている。これにより、ビア７２Ｆの下端７４Ｆは電極パッド１２Ｆに接続され、ビア７２Ｆの上面７３Ｆは、パッド開口１４Ｆ内に露出している。
　図４１Ａおよび図４１Ｂでは、電極パッド１２Ｆとそれに対向するパッド開口１４Ｆとの間において、層間絶縁膜２Ｆには、複数のビアホール８１Ｆが形成されている。複数のビアホール８１Ｆは、パッド開口１４Ｆ内においてマトリクス状に配置されている。各ビアホール８１Ｆは、平面視正方形状に形成されている。また、各ビアホール８１Ｆの内径（一辺の長さ）は、たとえば、０．５μｍ以下である。ビアホール８１Ｆには、下部電極６Ｆと同一の材料（タングステン）からなるビア８２Ｆが隙間なく形成されている。これにより、ビア８２Ｆの下端８４Ｆは電極パッド１２Ｆに接続され、ビア８２Ｆの上面８３Ｆは、パッド開口１４Ｆ内に露出している。
　図４２Ａおよび図４２Ｂでは、電極パッド１２Ｆとそれに対向するパッド開口１４Ｆとの間において、層間絶縁膜２Ｆには、複数のビアホール９１Ｆが形成されている。複数のビアホール９１Ｆは、パッド開口１４Ｆの一縁に平行に、互いに等しい間隔をあけて平面視直線状に形成されている。各ビアホール９１Ｆの幅は、たとえば、０．５μｍ以下である。ビアホール９１Ｆには、下部電極６Ｆと同一の材料（タングステン）からなるビア９２Ｆが隙間なく形成されている。これにより、ビア９２Ｆの下端９４Ｆは電極パッド１２Ｆに接続され、ビア９２Ｆの上面９３Ｆは、パッド開口１４Ｆ内に露出している。
　また、光吸収層７Ｆは、すべての下部電極６Ｆを一括して覆うように形成されている必要はなく、たとえば、各下部電極６Ｆを個別に覆うように複数形成されていてもよい。
＜第７発明に係る実施形態　図４３～図４４＞
　図４３は、本発明の第７発明の一実施形態に係るイメージセンサの模式的な断面図である。なお、図４３では、金属材料からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
　光電変換装置の一例としてのイメージセンサ１Ｇは、半導体基板（図示せず）を備えている。半導体基板には、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子が形成されている。
　半導体基板上には、層間絶縁膜２Ｇ～５Ｇが積層されている。層間絶縁膜２Ｇ～５Ｇは、たとえば、酸化シリコン（ＳｉＯ2）からなる。
　また、半導体基板上には、図４３に示すように、センサ形成領域５０Ｇおよびパッド形成領域５１Ｇが設定されている。パッド形成領域５１Ｇは、センサ形成領域５０Ｇを取り囲む環状に形成されている。
　センサ形成領域５０Ｇにおいて、最上層の層間絶縁膜２Ｇ上には、複数の下部電極６Ｇがマトリクス状に配列されている。下部電極６Ｇは、タングステン（Ｗ）からなる。下部電極６Ｇは、平面視正方形状に形成されている。下部電極６Ｇの厚さは、０．２μｍ以上０．５μｍ以下である。
　層間絶縁膜２Ｇ上には、平面視四角形状の光吸収層７Ｇがすべての下部電極６Ｇを一括して覆うように形成されている。光吸収層７Ｇは、ＣＩＧＳからなり、ｐ型の導電型を示す。光吸収層７Ｇの厚さは、１．０μｍ以上１．４μｍ以下である。光吸収層７Ｇにおいて、各下部電極６Ｇを中心とする一定面積の平面視矩形状の各領域は、１つの画素の読み取りに使用される。
　光吸収層７Ｇの上面は、その周縁部を除いて、高抵抗バッファ層８Ｇにより覆われている。高抵抗バッファ層８Ｇは、硫化カドミウム（ＣｄＳ）からなる。高抵抗バッファ層８Ｇの厚さは、たとえば、０．０５μｍである。
　高抵抗バッファ層８Ｇ上には、透明導電膜９Ｇが高抵抗バッファ層８Ｇの上面全域を覆うように形成されている。透明導電膜９Ｇは、光透過性を有する酸化亜鉛（ＺｎＯ）からなり、ｎ型の不純物（たとえば、Ｐ（リン）またはＡｓ（ヒ素））の添加により導電性が付与されている。透明導電膜９Ｇの厚さは、たとえば、０．６μｍである。
　透明導電膜９Ｇの側面９１Ｇは、その下端に近づくほど光吸収層７Ｇの側面７１Ｇに近づくように傾斜し、下方（内側）に向かって窪むように湾曲した断面形状に形成されている。側面９１Ｇの下端は、高抵抗バッファ層８Ｇの周縁に連続している。側面９１Ｇの上端は、光吸収層７Ｇの側面７１Ｇよりもわずかに内側に位置している。
　層間絶縁膜２Ｇにおける光吸収層７Ｇから露出した部分上、光吸収層７Ｇの周縁部上および透明導電膜９Ｇ上には、それらに跨るように、層間絶縁膜１０Ｇが形成されている。層間絶縁膜１０Ｇは、窒化シリコン（ＳｉＮ）からなる。層間絶縁膜１０Ｇの厚さは、たとえば、０．４μｍである。透明導電膜９Ｇの周縁部上において、層間絶縁膜１０Ｇには、複数のビアホール１１Ｇが貫通して形成されている。ビアホール１１Ｇは、たとえば、２列をなして、透明導電膜９Ｇの周縁に沿って間隔を空けて設けられている。
　センサ形成領域５０Ｇにおいて、最上層の層間絶縁膜２Ｇとその下層の層間絶縁膜３Ｇとの間には、各下部電極６Ｇと対向する位置に配線１２Ｇが形成されている。下部電極６Ｇとそれに対向する配線１２Ｇとは、層間絶縁膜２Ｇを貫通するビア１３Ｇにより電気的に接続されている。ビア１３Ｇは、タングステンからなり、下部電極６Ｇと一体的に形成されている。
　層間絶縁膜３Ｇとその下層の層間絶縁膜４Ｇとの間には、各配線１２Ｇと対向する位置に、キャパシタ上部電極１４Ｇが形成されている。配線１２Ｇとそれに対向するキャパシタ上部電極１４Ｇとは層間絶縁膜３Ｇを貫通するビア１５Ｇにより電気的に接続されている。ビア１５Ｇは、タングステンからなる。
　層間絶縁膜４Ｇとその下層の層間絶縁膜５Ｇとの間には、すべてのキャパシタ上部電極１４Ｇに対して一括して対向するように、キャパシタ下部電極１６Ｇが形成されている。これにより、画素ごとに、キャパシタ上部電極１４Ｇとキャパシタ下部電極１６Ｇとの間に容量膜としての層間絶縁膜４Ｇを挟み込んだＭＩＭ（Metal-Insulator-Metal）構造の容量素子（ＭＩＭキャパシタ）が形成されている。そして、画素ごとに、下部電極６ＧとＭＩＭキャパシタのキャパシタ上部電極１４Ｇとが電気的に接続されている。
　パッド形成領域５１Ｇにおいて、最上層の層間絶縁膜２Ｇ上には、中継電極１７Ｇが形成されている。中継電極１７Ｇは、タングステンからなる。
　また、層間絶縁膜２Ｇとその下層の層間絶縁膜３Ｇとの間には、中継電極１７Ｇと対向する位置に、配線１８Ｇが形成されている。中継電極１７Ｇとそれに対向する配線１８Ｇとは、層間絶縁膜２Ｇを貫通する複数のビア１９Ｇにより電気的に接続されている。ビア１９Ｇは、タングステンからなり、中継電極１７Ｇと一体的に形成されている。
　層間絶縁膜１０Ｇにおける中継電極１７Ｇと対向する位置には、平面視略正方形状の接続開口２０Ｇが形成されている。接続開口２０Ｇは、層間絶縁膜１０Ｇを厚さ方向に貫通している。これにより、接続開口２０Ｇ内において、中継電極１７Ｇの表面が露出している。
　そして、層間絶縁膜１０Ｇ上には、上部電極２１Ｇが設けられている。上部電極２１Ｇの一端部は、透明導電膜９Ｇの周縁部上に配置され、層間絶縁膜１０Ｇに形成されたビアホール１１Ｇ内に入り込み、ビアホール１１Ｇ内で透明導電膜９Ｇに接続されている。また、上部電極２１Ｇの他端部は、接続開口２０Ｇ内に入り込み、接続開口２０Ｇ内で中継電極１７Ｇに接続されている。上部電極２１Ｇの厚さは、たとえば、０．７μｍ以上１．０μｍ以下である。
　また、イメージセンサ１Ｇの最表面には、表面保護膜２２Ｇが形成されている。表面保護膜２２Ｇは、たとえば、窒化シリコンからなる。表面保護膜２２Ｇの厚さは、たとえば、１．２μｍである。表面保護膜２２Ｇには、接続開口２０Ｇと対向する位置に、上部電極２１Ｇにおける接続開口２０Ｇ内に入り込んだ部分をボンディングパッド２６Ｇとして露出させるためのパッド開口２３Ｇが形成されている。
　パッド開口２３Ｇは、その断面形状が全体としてワイングラス状をなすように形成されている。具体的には、パッド開口２３Ｇの上部分は、その側面の間隔が下側ほど小さくなるように、外側に膨出する円弧状に傾斜したテーパ部２４Ｇをなしている。また、パッド開口２３Ｇの下部分は、テーパ部２４Ｇの下端部と連続し、表面保護膜２２Ｇをその膜厚方向に貫通する貫通部２５Ｇをなしている。
　図４４Ａ～図４４Ｎは、図４４に示すイメージセンサの製造工程を順に示す模式的な断面図である。なお、図４４Ａ～図４４Ｎでは、金属材料からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
　イメージセンサ１Ｇの製造工程では、まず、図４４Ａに示すように、半導体基板（図示せず）上に、層間絶縁膜５Ｇ、キャパシタ下部電極１６Ｇ、層間絶縁膜４Ｇ、キャパシタ上部電極１４Ｇ、層間絶縁膜３Ｇ、ビア１５Ｇ、配線１２Ｇ，１８および層間絶縁膜２Ｇがこの順に形成される。そして、フォトリソグラフィおよびエッチングにより、各配線１２Ｇ上に、層間絶縁膜２Ｇを貫通するビアホール３０Ｇが形成されるとともに、配線１８Ｇ上に、層間絶縁膜を貫通するビアホール３１Ｇが形成される。
　次に、図４４Ｂに示すように、ＣＶＤ法により、ビアホール３０Ｇ，３１内および層間絶縁膜２Ｇ上に、下部電極６Ｇ、ビア１３Ｇ，１９Ｇおよび中継電極１７Ｇの材料であるタングステンが堆積され、タングステン堆積層３２Ｇが形成される。
　その後、図４４Ｃに示すように、フォトリソグラフィにより、タングステン堆積層３２Ｇ上に、下部電極６Ｇおよび中継電極１７Ｇになる部分のみを選択的に覆うレジストパターン３３Ｇが形成される。
　そして、図４４Ｄに示すように、レジストパターン３３Ｇをマスクとするドライエッチングにより、タングステン堆積層３２Ｇにおけるレジストパターン３３Ｇから露出する部分が除去される。ドライエッチングには、六フッ化硫黄（ＳＦ6）とアルゴン（Ａｒ）との混合ガスが用いられる。
　ドライエッチング後、図４４Ｅに示すように、レジストパターン３３Ｇが除去される。これにより、下部電極６Ｇおよびビアホール３０Ｇに埋設されたビア１３Ｇ、中継電極１７Ｇおよびビアホール３１Ｇに埋設されたビア１９Ｇが得られる。
　その後、図４４Ｆに示すように、ＭＢＥ法により、層間絶縁膜２Ｇ、下部電極６Ｇおよび中継電極１７Ｇ上に、ＣＩＧＳ膜３４Ｇが形成される。
　つづいて、図４４Ｇに示すように、ＣＢＤ法により、ＣＩＧＳ膜３４Ｇ上に、硫化カドミウム膜３５Ｇが形成される。
　さらにつづいて、図４４Ｈに示すように、スパッタ法により、硫化カドミウム膜３５Ｇ上に、酸化亜鉛膜３６Ｇが形成される。
　そして、図４４Ｉに示すように、フォトリソグラフィにより、酸化亜鉛膜３６Ｇ上に、レジストパターン３７Ｇが形成される。レジストパターン３７Ｇは、ＣＩＧＳ膜３４Ｇにおける光吸収層７Ｇとなるべき部分と対向している。そして、レジストパターン３７Ｇをマスクとし、フッ酸（ＨＦ）によるウエットエッチングにより、酸化亜鉛膜３６Ｇおよび硫化カドミウム膜３５Ｇが選択的に除去される。ウエットエッチングは、酸化亜鉛膜３６Ｇにおけるレジストパターン３７Ｇと対向しない部分が除去された後も所定時間にわたって続けられる。これにより、酸化亜鉛膜３６Ｇは、レジストパターン３７Ｇの周縁部の下方からも除去される。その結果、酸化亜鉛膜３６Ｇおよび硫化カドミウム膜３５Ｇは、それぞれ透明導電膜９Ｇおよび高抵抗バッファ層８Ｇとなり、透明導電膜９Ｇの湾曲した側面９１Ｇが得られる。
　つづいて、レジストパターン３７Ｇを残したまま、そのレジストパターン３７Ｇをマスクとするドライエッチングにより、図４４Ｊに示すように、ＣＩＧＳ膜３４Ｇが選択的に除去される。ＣＩＧＳ膜３４Ｇは、レジストパターン３７Ｇと対向する部分のみに残される。これにより、ＣＩＧＳ膜３４Ｇは、光吸収層７Ｇとなり、中継電極１７Ｇが層間絶縁膜２Ｇ上に露出する。この後、レジストパターン３７Ｇは除去される。
　その後、図４４Ｋに示すように、プラズマＣＶＤ法により、層間絶縁膜２Ｇにおける光吸収層７Ｇから露出した部分上、光吸収層７Ｇの周縁部上および透明導電膜９Ｇ上を覆うように、層間絶縁膜１０Ｇが形成される。
　次いで、フォトリソグラフィにより、層間絶縁膜１０Ｇ上に、ビアホール１１Ｇおよび接続開口２０Ｇを形成すべき部分を選択的に露出させる開口を有するレジストパターンが形成される。そして、そのレジストパターンをマスクとするドライエッチングにより、図４４Ｌに示すように、層間絶縁膜１０Ｇを貫通するビアホール１１Ｇが形成される。また、層間絶縁膜１０Ｇを貫通する接続開口２０Ｇが形成される。
　その後、図４４Ｍに示すように、スパッタ法により、層間絶縁膜１０Ｇ上に、アルミニウムからなるアルミニウム膜３８Ｇが形成される。アルミニウム膜３８Ｇは、ビアホール１１Ｇおよび接続開口２０Ｇ内にも形成される。ビアホール１１Ｇおよび接続開口２０Ｇは、アルミニウム膜３８Ｇにより埋め尽くされる。
　次いで、フォトリソグラフィにより、アルミニウム膜３８Ｇ上に、上部電極２１Ｇとなるべき部分を覆うレジストパターンが形成される。そして、そのレジストパターンをマスクとするドライエッチングにより、アルミニウム膜３８Ｇが選択的に除去され、図４４Ｎに示すように、アルミニウム膜３８Ｇが上部電極２１Ｇに加工される。
　この後、図４４Ｏに示すように、プラズマＣＶＤ法により、２００℃以下の温度下で、上部電極２１Ｇおよび層間絶縁膜１０Ｇ上に表面保護膜２２Ｇが形成される。センサ形成領域５０Ｇには、光吸収層７Ｇ、高抵抗バッファ層８Ｇおよび透明導電膜９Ｇが形成され、パッド形成領域５１Ｇには、それらが形成されていないので、表面保護膜２２Ｇの表面には、センサ形成領域５０Ｇとパッド形成領域５１Ｇとの間で、光吸収層７Ｇ、高抵抗バッファ層８Ｇおよび透明導電膜９Ｇの厚さ（たとえば、１μｍ以上）にほぼ等しい段差Ｄが生じている。
　そして、図４４Ｐに示すように、表面保護膜２２Ｇ上に、図４３に示すパッド開口２３Ｇが形成されるべき部分を露出させるレジスト開口４０Ｇを有するレジストパターン３９Ｇが形成される。レジストパターン３９Ｇは、表面保護膜２２Ｇ上にレジストがスピン塗布され、レジストのキュア後に、そのレジストが選択的に除去されることにより形成される。したがって、レジストパターン３９Ｇの表面は、平坦面となる。表面保護膜２２Ｇの表面には、センサ形成領域５０Ｇとパッド形成領域５１Ｇとの間で段差Ｄが生じているので、センサ形成領域５０Ｇにおけるレジストパターン３９Ｇの厚さは、その段差Ｄ分だけ、パッド形成領域５１Ｇにおけるレジストパターン３９Ｇの厚さよりも小さくなる。
　このレジストパターン３９Ｇをマスクとする等方性エッチングにより、図４４Ｑに示すように、表面保護膜２２Ｇにおけるレジスト開口４０Ｇから露出する部分が等方的にエッチングされる。これにより、表面保護膜２２Ｇは、レジストパターン３９Ｇにおけるレジスト開口４０Ｇに臨む部分の下方が、断面円弧状となるように除去される。この円弧状部分は、その側面の間隔が下側ほど小さくなるように傾斜したテーパ部２４Ｇをなす。
　なお、このようなテーパ部２４Ｇは、たとえば、東京応化工業株式会社製のエッチング装置（型番：ＴＣＥ－２８０２）を用い、
　圧力：０．３～１．５Ｔｏｒｒ
　出力：１００～５００Ｗ
　Ｈｅ（ヘリウム）ガス流量：１０～１００ｃｃｍ
　ＳＦ6（六フッ化硫黄）ガス流量：１０～１００ｃｃｍ
の条件下で形成することができる。
　また、芝浦エレテック社製のケミカルドライエッチング装置（型番：ＣＤＥ－７－４）を用い、
　圧力：３７６ｍＴｏｒｒ
　出力：６００Ｗ
　ＣＦ4ガス流量：３００ｃｃｍ
　Ｏ2ガス流量：１００ｃｃｍ
　Ｎ2ガス流量：５０ｃｃｍ
の条件下でも形成することができる。
　つづいて、レジストパターン３９Ｇを残したまま、そのレジストパターン３９Ｇをマスクとする異方性エッチングにより、図４４Ｒに示すように、表面保護膜２２Ｇにおけるレジスト開口４０Ｇとその積層方向に対向する部分が選択的に除去されて、貫通部２５Ｇが形成される。これにより、テーパ部２４Ｇおよび貫通部２５Ｇからなるパッド開口２３Ｇが形成される。センサ形成領域５０Ｇにおけるレジストパターン３９Ｇの厚さよりも、表面保護膜２２Ｇにおける貫通部２５Ｇが形成されるべき部分（レジスト開口４０Ｇとその積層方向に対向する部分）の膜厚の方が小さいので、センサ形成領域５０Ｇにおけるレジストパターン３９Ｇの厚さが小さくても、そのレジストパターン３９Ｇから表面保護膜２２Ｇが露出することはない。
　パッド開口２３Ｇの形成後、レジストパターン３９Ｇが除去されることにより、図４３に示すイメージセンサ１Ｇが得られる。
　ここで、表面保護膜２２Ｇにパッド開口を形成する手法として、異方性エッチングもしくは等方性エッチングのいずれか一方のみが適用される場合の不具合について説明する。
　センサ形成領域５０Ｇには、光吸収層７Ｇおよび透明導電膜９Ｇが形成され、パッド形成領域５１Ｇには、光吸収層７Ｇおよび透明導電膜９Ｇが形成されていない。そのため、表面保護膜２２Ｇの表面には、センサ形成領域５０Ｇとパッド形成領域５１Ｇとの間で、光吸収層７Ｇおよび透明導電膜９Ｇの厚さ（たとえば、１．０μｍ以上）にほぼ等しい段差が生じている。
　そして、表面保護膜２２Ｇを異方性エッチングするときのレジストパターンは、表面保護膜２２Ｇ上にレジストがスピン塗布され、レジストのキュア後に、そのレジストが選択的に除去されることにより形成される。したがって、レジストパターンの表面は、平坦面となる。表面保護膜２２Ｇの表面には、センサ形成領域５０Ｇとパッド形成領域５１Ｇとの間で段差が生じているので、センサ形成領域５０Ｇにおけるレジストパターンの厚さは、その段差分だけ、パッド形成領域５１Ｇにおけるレジストパターンの厚さよりも小さくなる。
　パッド開口は、パッド形成領域５１Ｇに形成されるので、レジストパターンは、パッド形成領域５１Ｇ上の相対的に厚さが大きい部分に、表面保護膜２２Ｇを露出させるための開口を有する。そのため、表面保護膜２２Ｇのエッチングの手法に異方性エッチングが採用される場合、レジストパターンの表面に入射する粒子は、レジストパターンの開口を通して表面保護膜２２Ｇの表面に入射する粒子よりも大きなエネルギーを有する。その結果、表面保護膜２２Ｇにおけるレジストパターンから露出する部分が除去されるまでの間（パッド開口が形成されるまでの間）に、レジストパターンが大きく膜減りし、センサ形成領域５０Ｇにおいて、表面保護膜２２Ｇが露出してダメージを生じるおそれがある。
　また、透明導電膜９Ｇの材料である酸化亜鉛は、２００℃を超える温度下に曝されると劣化する。そのため、透明導電膜９Ｇの形成後は、２００℃を越える温度下での処理を行うことができない。したがって、表面保護膜２２Ｇは、２００℃以下でのプラズマＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により形成される。その結果、品質の安定した表面保護膜２２Ｇが形成されない。
　センサ形成領域５０Ｇにおける表面保護膜２２Ｇのダメージの発生を回避するために、パッド開口を形成するための表面保護膜２２Ｇのエッチングの手法として、ウェットエッチングなどの等方性エッチングを採用することも考えられる。しかしながら、表面保護膜２２Ｇの膜質が安定していないので、ウェットエッチングでは、表面保護膜２２Ｇのエッチング量を精度よく制御することが困難である。
　これに対し、この実施形態では、表面保護膜２２Ｇ上にレジストパターン３９Ｇが形成された後、等方性エッチングにより、表面保護膜２２Ｇにおけるレジスト開口４０Ｇから露出する部分がエッチングされる。これにより、表面保護膜２２Ｇに、その表面から掘り下がったテーパ部２４Ｇが形成される。その後、異方性エッチングにより、テーパ部２４Ｇの底面から表面保護膜２２Ｇを貫通する貫通部２５Ｇが形成され、表面保護膜２２Ｇに、上部電極２１Ｇを選択的に露出させるパッド開口２３Ｇが形成される。そのため、等方性エッチングによるエッチング量が少なく、等方性エッチングを行う時間が短くすむので、レジストパターン３９Ｇの膜減りを少なくすることができる。その結果、光吸収層７Ｇ、高抵抗バッファ層８Ｇおよび透明導電膜９Ｇの上方において、レジストパターン３９Ｇの膜減りにより表面保護膜２２Ｇが露出することを防止でき、表面保護膜２２Ｇにエッチングによるダメージを生じるのを防止することができる。よって、表面保護膜２２Ｇにエッチングによるダメージを生じることなく、表面保護膜２２Ｇに上部電極２１Ｇを選択的に露出させるパッド開口２３Ｇを形成することができる。
　また、テーパ部２４Ｇを形成するための等方性エッチングでは、表面保護膜２２Ｇにおける貫通部２５Ｇが形成される部分を薄くし、異方性エッチングによるエッチング量を小さくすることができればよく、等方性エッチングを上部電極２１Ｇが露出するまで行う必要はないので、等方性エッチングによるエッチング量の精密な制御は不要である。よって、テーパ部２４Ｇを容易に形成することができ、ひいてはパッド開口２３Ｇを容易に形成することができる。
　また、表面保護膜２２Ｇは、２００℃以下の低温下で形成される。そのため、酸化亜鉛（ＺｎＯ）からなる透明導電膜９Ｇが２００℃を超える温度に曝されることがないので、透明導電膜９Ｇの熱による劣化を防止することができる。
　また、イメージセンサ１Ｇでは、ＣＩＧＳからなる光吸収層７Ｇが、層間絶縁膜２Ｂ上に互いに間隔を空けて配置された複数の下部電極６Ｇを一括して覆っている。すなわち、光吸収層７Ｇが画素ごとに切り分けられていないので、第１発明の実施形態と同様に、画素間における感度のばらつきが、ドライエッチングによるダメージに影響されることがない。
　また、光吸収層７Ｇが画素ごとに切り分けられていないので、第１発明の実施形態と同様に、画素開口率（ｐｎ接合面積／画素面積）を１００％にすることもできる。これにより、微弱な光でも多くのキャリアを発生させることができ、感度の飛躍的な向上を達成することができる。
　さらに、光吸収層７Ｇを切り分けるための溝が形成されていないので、透明導電膜７Ｂの形成時に引け鬆が生じない。よって、透明導電膜９Ｇの経時劣化を防止することができ、信頼性の向上を図ることができる。
　また、絶縁分離膜を形成する工程が不要であるので、従来の光電変換装置よりも製造工程が簡素であり、製造に要する時間およびコストを低減することができる。
＜第８発明に係る実施形態　図４５～図４８＞
　図４５は、本発明の第８発明の一実施形態に係るイメージセンサの模式的な平面図である。図４６は、図４５に示す切断線II－IIにおけるイメージセンサの模式的な断面図である。なお、図４６では、金属材料からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
　光電変換装置の一例としてのイメージセンサ１Ｈは、その基体として、半導体基板（図示せず）を備えている。半導体基板には、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子が形成されている。
　半導体基板上には、層間絶縁膜２Ｈ，３Ｈが積層されている。層間絶縁膜２Ｈ，３Ｈは、たとえば、酸化シリコン（ＳｉＯ2）からなる。
　また、半導体基板上には、図４５に示すように、センサ形成領域５０Ｈおよびそれを取り囲む環状のパッド形成領域５１Ｈが設定されている。
　センサ形成領域５０Ｈにおいて、最上層の層間絶縁膜２Ｈ上には、複数の下部電極４Ｈがマトリクス状に配列されている。下部電極４Ｈは、タングステン（Ｗ）からなる。下部電極４Ｈは、平面視正方形状に形成されている。下部電極４Ｈの平面視における１辺の長さは、たとえば、７．５μｍピッチの場合、２．０μｍ以上３．３μｍ以下である。下部電極４Ｈの厚さは、０．２μｍ以上０．４μｍ以下である。また、図４６に示すように、互いに隣り合う下部電極４Ｈ間には、次に述べる光吸収層５Ｈの厚さＴLALの３倍以上に設定された等間隔ＳBE（≧ＴLAL×３）が空けられている。
　層間絶縁膜２Ｈ上には、平面視四角形状の光吸収層５Ｈがすべての下部電極４Ｈを一括して覆うように形成されている。具体的には、光吸収層５Ｈは、層間絶縁膜２Ｈ上における下部電極４Ｈが形成されている四角形領域およびその領域の周囲の一定幅の四角環状領域上に一体に形成されている。光吸収層５Ｈは、ＣＩＧＳからなり、ｐ型の導電型を示す。光吸収層５Ｈの厚さＴLALは、１．０μｍ以上１．４μｍ以下である。光吸収層５Ｈにおいて、各下部電極４Ｈを中心とする一定面積の平面視矩形状の各領域は、１つの画素の読み取りに使用される。この領域の幅である画素ピッチＰPIXは、５μｍ以上１０μｍ以下である。
　光吸収層５Ｈの上面は、その周縁部を除いて、高抵抗バッファ層６Ｈにより覆われている。高抵抗バッファ層６Ｈは、硫化カドミウム（ＣｄＳ）からなる。高抵抗バッファ層６Ｈの厚さは、たとえば、０．０５μｍである。
　高抵抗バッファ層６Ｈ上には、透明導電膜７Ｈが高抵抗バッファ層６Ｈの上面全域を覆うように形成されている。透明導電膜７Ｈは、光透過性を有する酸化亜鉛（ＺｎＯ）からなり、ｎ型の不純物（たとえば、Ａｌ2Ｏ3（アルミナ））の添加により導電性が付与されている。透明導電膜７Ｈの厚さは、たとえば、０．６μｍである。
　透明導電膜７Ｈの側面５３Ｈは、その下端に近づくほど光吸収層５Ｈの側面５３Ｈに近づくように傾斜し、下方（内側）に向かって窪むように湾曲した断面形状に形成されている。側面５３Ｈの下端は、高抵抗バッファ層６Ｈの周縁に連続している。側面５３Ｈの上端は、光吸収層５Ｈの側面５３Ｈに対して水平方向距離ＥBUだけ内側に位置している。その水平方向距離ＥBUは、５μｍ以上１０μｍ以下である。
　パッド形成領域５１Ｈにおいて、最上層の層間絶縁膜２Ｈ上には、中継電極８Ｈが形成されている。中継電極８Ｈは、下部電極４Ｈと同一の材料（タングステン）からなる。中継電極８Ｈは、平面視正方形状に形成されている。中継電極８Ｈの平面視における１辺の長さは、６０μｍ以上１２０μｍ以下である。中継電極８Ｈの厚さは、０．２μｍ以上０．４μｍ以下である。
　また、パッド形成領域５１Ｈにおいて、最上層の層間絶縁膜２Ｈ上には、中継電極８Ｈの周縁部を覆うように保護膜９Ｈが形成されている。保護膜９Ｈは、下側の第１保護膜９１Ｈと、上側の第２保護膜９２Ｈとを備えている。
　第１保護膜９１Ｈは、酸化シリコン（ＳｉＯ2）からなり、中継電極８Ｈの周縁部を被覆している。第１保護膜９１Ｈの側面９３Ｈは、その下端に近づくほど下方（内側）に向かって窪むように湾曲した断面形状に形成されている。また、第１保護膜９１Ｈの厚さは、２０００Å程度である。
　第２保護膜９２Ｈは、窒化シリコン（ＳｉＮ）からなり、第１保護膜９１Ｈ上に形成されている。第２保護膜９２Ｈの側面９４Ｈは、層間絶縁膜２Ｈの表面に対して垂直な平面形状に形成され、その下端が第１保護膜９１Ｈの側面９３Ｈの上端に連続している。また、第２保護膜９２Ｈの厚さは、２０００Å程度（第１保護膜９１Ｈの厚さと同じ）である。
　層間絶縁膜２Ｈにおける光吸収層５Ｈから露出した部分上、光吸収層５Ｈの周縁部上、透明導電膜７Ｈ上および保護膜９Ｈ上には、それらに跨るように、層間絶縁膜１０Ｈが形成されている。層間絶縁膜１０Ｈは、窒化シリコン（ＳｉＮ）からなる。層間絶縁膜１０Ｈの厚さは、たとえば、０．４μｍである。透明導電膜７Ｈの周縁部上において、層間絶縁膜１０Ｈには、複数のビアホール１１Ｈが貫通して形成されている。ビアホール１１Ｈは、たとえば、２列をなして、透明導電膜７Ｈの周縁に沿って間隔を空けて設けられている。
　また、パッド形成領域５１Ｈにおいて、層間絶縁膜１０Ｈおよび保護膜９Ｈには、中継電極８Ｈの一部をパッド１３Ｈとして露出させるパッド開口１４Ｈがそれらを連続して貫通して形成されている。パッド開口１４Ｈの深さは、５０００Å以上６０００Å以下である。
　そして、層間絶縁膜１０Ｈ上には、上部電極１５Ｈが光吸収層５Ｈおよび透明導電膜７Ｈの周縁部の全周上を覆うように形成されている。上部電極１５Ｈは、アルミニウム（Ａｌ）からなる。上部電極１５Ｈには、パッド形成領域５１Ｈに向けて延びる延設部１６Ｈが一体的に形成されている。延設部１６Ｈの端部は、パッド開口１４Ｈ内に入り込み、パッド開口１４Ｈ内でパッド１３Ｈ（中継電極８Ｈ）と接続されている。
　また、イメージセンサ１Ｈの最表面には、表面保護膜１７Ｈが形成されている。表面保護膜１７Ｈは、たとえば、窒化シリコンからなる。表面保護膜１７Ｈには、パッド開口１４Ｈと対向する位置に、上部電極１５Ｈの延設部１６Ｈにおけるパッド開口１４Ｈに入り込んだ部分を露出させるための開口１８Ｈが形成されている。
　また、パッド形成領域５１Ｈにおいて、層間絶縁膜２Ｈとその下層の層間絶縁膜３Ｈとの間には、中継電極８Ｈと対向する位置に、第１配線１９Ｈが形成されている。中継電極８Ｈとそれに対向する第１配線１９Ｈとの間において、層間絶縁膜２Ｈには、複数の第１ビアホール２０Ｈがその対向方向（層間絶縁膜２Ｈの厚さ方向）に貫通して形成されている。第１ビアホール２０Ｈの内径は、たとえば、０．４μｍである。
　そして、各第１ビアホール２０Ｈには、中継電極８Ｈと同一の材料からなる第１ビア２１Ｈが中継電極８Ｈと一体的に隙間なく形成されている。
　また、中継電極８Ｈおよび第１ビア２１Ｈと層間絶縁膜２Ｈとの間には、バリア膜２２Ｈが介在されている。バリア膜２２Ｈは、窒化チタン（ＴｉＮ）からなる。そして、中継電極８Ｈは、第１ビア２１Ｈおよびバリア膜２２Ｈを介して、それに対向する第１配線１９Ｈと電気的に接続されている。
　また、センサ形成領域５０Ｈにおいて、最上層の層間絶縁膜２Ｈとその下層の層間絶縁膜３Ｈとの間には、各下部電極４Ｈと対向する位置に、第２配線２３Ｈが形成されている。下部電極４Ｈとそれに対向する第２配線２３Ｈとの間において、層間絶縁膜２Ｈには、第２ビアホール２４Ｈがその対向方向（層間絶縁膜２Ｈの厚さ方向）に貫通して形成されている。第２ビアホール２４Ｈには、下部電極４Ｈと同一の材料からなる第２ビア２５Ｈが下部電極４Ｈと一体的に隙間なく形成されている。これにより、各下部電極４Ｈは、第２ビア２５Ｈを介して、それに対向する第２配線２３Ｈと電気的に接続されている。第２ビアホール２４Ｈの内径は、たとえば、０．４μｍである。
　また、下部電極４Ｈおよび第２ビア２５Ｈと層間絶縁膜２Ｈとの間には、バリア膜２６Ｈが介在されている。バリア膜２６Ｈは、窒化チタン（ＴｉＮ）からなる。そして、下部電極４Ｈは、第２ビア２５Ｈおよびバリア膜２６Ｈを介して、それに対向する第２配線２３Ｈと電気的に接続されている。
　図４７Ａ～図４７Ｓは、図４６に示すイメージセンサの製造工程を順に示す模式的な断面図である。図４８は、その製造工程で用いられるレジストパターンについて説明するための図である。なお、図４７Ａ～図４７Ｓでは、金属材料からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
　イメージセンサ１Ｈの製造工程では、まず、図４７Ａに示すように、半導体基板（図示せず）上に、層間絶縁膜３Ｈ、第１配線１９Ｈおよび第２配線２３Ｈ、層間絶縁膜２Ｈがこの順に形成される。そして、フォトリソグラフィおよびエッチングにより、第１配線１９Ｈ上に、層間絶縁膜２Ｈを貫通する第１ビアホール２０Ｈ、第２配線２３Ｈ上に、層間絶縁膜２Ｈを貫通する第２ビアホール２４Ｈのそれぞれが同時に形成される。
　次に、図４７Ｂに示すように、スパッタ法により、層間絶縁膜２Ｈ上に、バリア膜２７Ｈが形成される。バリア膜２７Ｈは、ＴＥＯＳ膜２９Ｈ（後述）に対してエッチング選択比を有する材料（たとえば、窒化チタン）からなる。バリア膜２７Ｈは、第１ビアホール２０Ｈおよび第２ビアホール２４Ｈ内にも形成される。その後、ＣＶＤ法により、第１ビアホール２０Ｈおよび第２ビアホール２４Ｈ内および層間絶縁膜２Ｈ上に、下部電極４Ｈ、中継電極８Ｈ、第１ビア２１Ｈおよび第２ビア２５Ｈの材料であるタングステンが堆積され、タングステン堆積層２８Ｈが形成される。タングステン堆積層２８Ｈの厚さは、層間絶縁膜２Ｈ上で０．２～０．４μｍ（２０００～４０００Å）である。
　その後、図４７Ｃに示すように、フォトリソグラフィにより、タングステン堆積層２８Ｈ上に、下部電極４Ｈになる部分および中継電極８Ｈになる部分のみを選択的に覆うレジストパターン４１Ｈ（図４８参照、なお、図４８では中継電極８Ｈを覆う部分を省略）が形成される。
　そして、図４７Ｄに示すように、レジストパターン４１Ｈをマスクとするドライエッチングにより、タングステン堆積層２８Ｈにおけるレジストパターン４１Ｈから露出する部分が除去される。ドライエッチングには、六フッ化硫黄（ＳＦ6）とアルゴン（Ａｒ）との混合ガスが用いられる。これにより、第２ビアホール２４Ｈに埋設された第２ビア２５Ｈおよび下部電極４Ｈ、第１ビアホール２０Ｈに埋設された第１ビア２１Ｈおよび中継電極８Ｈが同時に得られる。
　ドライエッチング後、図４７Ｅに示すように、レジストパターン４１Ｈが除去される。その後、ＴＥＯＳを用いたＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により、層間絶縁膜２Ｈ上に、ＴＥＯＳ膜２９Ｈが下部電極４Ｈおよび中継電極８Ｈを一括して覆うように形成される。続いて、プラズマＣＶＤ法により、ＴＥＯＳ膜２９Ｈ上に、ＳｉＮ膜３０Ｈが積層される。
　次いで、図４７Ｆに示すように、レジストパターン４５Ｈが第２保護膜９２Ｈになる部分のみを選択的に覆うように形成される。そして、レジストパターン４５Ｈをマスクとするドライエッチングにより、ＳｉＮ膜３０Ｈにおけるレジストパターン４５Ｈから露出する部分が異方性エッチングされて除去される。ドライエッチングには、たとえば、ＳｉＮ膜３０ＨとＴＥＯＳ膜２９Ｈとの選択比（ＳｉＮ膜３０Ｈ／ＴＥＯＳ膜２９Ｈ）が、たとえば、１．５以上、好ましくは、２～５となるガスが用いられ、具体的には、ＣＦ4＋Ｏ2（四フッ化炭素と酸素の混合ガス）、ＳＦ6（六フッ化硫黄）などのガスが用いられる。これにより、ＳｉＮ膜３０Ｈは、第２保護膜９２Ｈとなり、第２保護膜９２Ｈの平面形状の側面９４Ｈが得られる。
　ドライエッチング後、図４７Ｇに示すように、レジストパターン４５Ｈが除去される。その後、第２保護膜９２Ｈをエッチングマスク（ハードマスク）とするウエットエッチングにより、ＴＥＯＳ膜２９Ｈにおける第２保護膜９２Ｈから露出する部分が等方性エッチングされて除去される。ウエットエッチングには、フッ酸（ＨＦ）が用いられる。この際、バリア膜２７Ｈが層間絶縁膜２Ｈ上に形成されているので、バリア膜２７Ｈがエッチングストッパ膜となり、エッチング液（フッ酸）と層間絶縁膜２Ｈとの接触が防止される。これにより、ＴＥＯＳ膜２９Ｈは、下部電極４Ｈを露出させ、中継電極８Ｈを覆う第１保護膜９１Ｈとなり、第１保護膜９１Ｈの湾曲した側面９３Ｈが得られる。
　次いで、図４７Ｈに示すように、ドライエッチング（エッチバック）により、バリア膜２７Ｈにおける下部電極４Ｈおよび保護膜９Ｈから露出する部分が除去される。ドライエッチングには、塩素（Ｃｌ2）系ガスが用いられる。これにより、バリア膜２７Ｈは、下部電極４Ｈおよび第２ビア２５Ｈと層間絶縁膜２Ｈとの接触を防止するバリア膜２６Ｈ、中継電極８Ｈおよび第１ビア２１Ｈと層間絶縁膜２Ｈとの接触を防止するバリア膜２２Ｈとなる。
　その後、図４７Ｉに示すように、ＭＢＥ法により、層間絶縁膜２Ｈおよび下部電極４Ｈ上に、ＣＩＧＳ膜３２Ｈが形成される。
　続いて、図４７Ｊに示すように、ＣＢＤ法により、ＣＩＧＳ膜３２Ｈ上に、硫化カドミウム膜３３Ｈが形成される。
　さらにつづいて、図４７Ｋに示すように、スパッタ法により、硫化カドミウム膜３３Ｈ上に、酸化亜鉛膜３４Ｈが形成される。
　そして、図４７Ｌに示すように、フォトリソグラフィにより、酸化亜鉛膜３４Ｈ上に、レジストパターン４２Ｈ（図４８参照）が形成される。レジストパターン４２Ｈは、ＣＩＧＳ膜３２Ｈにおける光吸収層５Ｈとなるべき部分と対向している。そして、レジストパターン４２Ｈをマスクとし、フッ酸（ＨＦ）によるウエットエッチングにより、酸化亜鉛膜３４Ｈおよび硫化カドミウム膜３３Ｈが選択的に除去される。ウエットエッチングは、酸化亜鉛膜３４Ｈにおけるレジストパターン４２Ｈと対向しない部分が除去された後も所定時間にわたって続けられる。これにより、酸化亜鉛膜３４Ｈは、レジストパターン４２Ｈの周縁部の下方からも除去される。その結果、酸化亜鉛膜３４Ｈおよび硫化カドミウム膜３３Ｈは、それぞれ透明導電膜７Ｈおよび高抵抗バッファ層６Ｈとなり、透明導電膜７Ｈの湾曲した側面５３Ｈが得られる。
　続いて、レジストパターン４２Ｈを残したまま、そのレジストパターン４２Ｈをマスクとするドライエッチングにより、図４７Ｍに示すように、ＣＩＧＳ膜３２Ｈが選択的に除去される。ＣＩＧＳ膜３２Ｈは、レジストパターン４２Ｈと対向する部分のみに残される。これにより、ＣＩＧＳ膜３２Ｈは、光吸収層５Ｈとなる。この後、レジストパターン４２Ｈは除去される。
　その後、図４７Ｎに示すように、プラズマＣＶＤ法により、層間絶縁膜２Ｈにおける光吸収層５Ｈから露出した部分上、光吸収層５Ｈの周縁部上、透明導電膜７Ｈ上および保護膜９Ｈ上を覆うように、層間絶縁膜１０Ｈが形成される。
　次いで、フォトリソグラフィにより、層間絶縁膜１０Ｈ上に、ビアホール１１Ｈおよびパッド開口１４Ｈを形成すべき部分を選択的に露出させる開口４３Ｈ（図４８参照）を有するレジストパターンが形成される。そして、そのレジストパターンをマスクとするドライエッチングにより、図４７Ｏに示すように、層間絶縁膜１０Ｈを貫通するビアホール１１Ｈが形成される。また、層間絶縁膜１０Ｈおよび保護膜９Ｈを連続して貫通するパッド開口１４Ｈが形成される。
　その後、図４７Ｐに示すように、スパッタ法により、層間絶縁膜１０Ｈ上に、アルミニウムからなるアルミニウム膜３５Ｈが形成される。アルミニウム膜３５Ｈは、ビアホール１１Ｈおよびパッド開口１４Ｈ内にも形成される。ビアホール１１Ｈは、アルミニウム膜３５Ｈにより埋め尽くされる。
　次いで、フォトリソグラフィにより、アルミニウム膜３５Ｈ上に、上部電極１５Ｈとなるべき部分を覆うレジストパターン４４Ｈ（図４８参照）が形成される。そして、そのレジストパターンをマスクとするドライエッチングにより、アルミニウム膜３５Ｈが選択的に除去され、図４７Ｑに示すように、アルミニウム膜３５Ｈが上部電極１５Ｈに加工される。この後、図４７Ｒに示すように、プラズマＣＶＤ法により、表面保護膜１７Ｈが形成され、図４７Ｓに示すように、フォトリソグラフィおよびエッチングにより、開口１８Ｈが形成されると、図４６に示すイメージセンサ１Ｈが得られる。
　以上のように、イメージセンサ１Ｈでは、ＣＩＧＳからなる光吸収層５Ｈが、層間絶縁膜２Ｈ上に互いに間隔を空けて配置された複数の下部電極４Ｈを一括して覆っている。すなわち、光吸収層５Ｈが画素ごとに切り分けられていないので、第１発明の実施形態と同様に、画素間における感度のばらつきが、ドライエッチングによるダメージに影響されることがない。
　また、光吸収層５Ｈが画素ごとに切り分けられていないので、第１発明の実施形態と同様に、画素開口率（ｐｎ接合面積／画素面積）を１００％にすることもできる。これにより、微弱な光でも多くのキャリアを発生させることができ、感度の飛躍的な向上を達成することができる。
　さらに、光吸収層５Ｈを切り分けるための溝が形成されていないので、透明導電膜７Ｈの形成時に引け鬆が生じない。よって、透明導電膜７Ｈの経時劣化を防止することができ、信頼性の向上を図ることができる。
　また、絶縁分離膜を形成する工程が不要であるので、従来の光電変換装置よりも製造工程が簡素であり、製造に要する時間およびコストを低減することができる。
　また、上記の製造方法では、ＣＩＧＳ膜３２Ｈのドライエッチング（図４７Ｍ）に先立って、中継電極８Ｈを覆うようにＴＥＯＳ膜２９ＨおよびＳｉＮ膜３０Ｈが形成される（図４７Ｅ）。そして、ＴＥＯＳ膜２９ＨおよびＳｉＮ膜３０Ｈを保護膜９Ｈへ加工後、中継電極８Ｈが保護膜９Ｈにより覆われた状態で、ＣＩＧＳ膜３２Ｈがドライエッチングされることにより光吸収層５Ｈが形成される。そのため、ＣＩＧＳ膜３２Ｈのドライエッチング時に、中継電極８Ｈがエッチングガスに晒されることがない。その結果、層間絶縁膜２Ｈ上に、良好な表面状態を維持した中継電極８Ｈを残留させることができる。よって、ワイヤボンディングの強度を向上させることができる。
　また、保護膜９Ｈが、第１保護膜９１Ｈと、第１保護膜９１Ｈに対してエッチング選択性を有する第２保護膜９２Ｈとを備えており、下側の第１保護膜９１Ｈの形成にあたっては、第２保護膜９２Ｈがハードマスクとして、ＴＥＯＳ膜２９Ｈがウエットエッチングされる（図４７Ｇ）。ウエットエッチング時、ＴＥＯＳ膜２９Ｈに対する密着性がレジストマスクよりも優れる第２保護膜９２Ｈ（ＳｉＮ）がハードマスクとして使用されるので、ＴＥＯＳ膜２９Ｈと第２保護膜９２Ｈとの密着性を向上させることができる。そのため、上記のように、マスクで保護される部分の面積に比べて非常に大きいＴＥＯＳ膜２９Ｈのウエットエッチング時においても、エッチング液によるマスク剥がれを抑制することができる。その結果、第２保護膜９２Ｈに保護されたＴＥＯＳ膜２９Ｈを理想的な形状に加工して、第１保護膜９１Ｈを形成することができる。
　また、ＴＥＯＳ膜２９Ｈの除去をドライエッチングにより実行すると、エッチング中に下部電極４Ｈの表面がエッチングガスによりダメージを受ける場合がある。しかし、上記のようにウエットエッチングにより実行することにより、下部電極４Ｈが受けるダメージを低減することができる。そのため、下部電極４Ｈの表面状態を良好に維持することができる。その結果、イメージセンサ１Ｈの信頼性の低下を抑制することができる。
　また、中継電極８Ｈを覆う保護膜９Ｈは、ＣＩＧＳ膜３２Ｈのドライエッチングのエッチングガスにより多少エッチングされて、その形成時よりも薄くなる。そのため、透明導電膜７Ｈを覆う層間絶縁膜１０Ｈの厚さと、中継電極８Ｈを覆う保護膜９Ｈおよび層間絶縁膜１０Ｈの合計厚さとの差は比較的小さい。よって、パッド開口１４Ｈの形成に必要なエッチング時間は、保護膜９Ｈをエッチングする必要のないビアホール１１Ｈの形成に必要なエッチング時間とほぼ同じですむ。その結果、ビアホール１１Ｈおよびパッド開口１４Ｈの形成時に、エッチングによる透明導電膜７Ｈのダメージを低減することができる。よって、イメージセンサ１Ｈの信頼性の低下を抑制することができる。
　さらに、保護膜９Ｈが形成時よりも薄くなることにより、保護膜９Ｈおよび層間絶縁膜１０Ｈの合計厚さが小さくなるため、パッド開口１４Ｈの深さを小さくすることができる。そのため、パッド開口１４Ｈ内外の段差部分においても、上部電極１５Ｈを被膜性よく成膜することができる。
　また、下部電極４Ｈ、中継電極８Ｈ、第１ビア２１Ｈおよび第２ビア２５Ｈの材料が全て同じであるため、下部電極４Ｈ、中継電極８Ｈ、第１ビア２１Ｈおよび第２ビア２５Ｈを同一の工程で形成することができる。よって、従来のイメージセンサの製造に必要とされる、ビアの材料の堆積層をＣＭＰ法により研磨する工程およびスパッタ法により下部電極の材料からなる膜を形成する工程を省略することができる。これによっても、製造に要する時間およびコストを低減することができる。また、下部電極４Ｈと第２ビア２５Ｈとの確実な接続および中継電極８Ｈと第１ビア２１Ｈとの確実な接続を達成することができ、下部電極４Ｈと第２ビア２５Ｈとの電気接続信頼性および中継電極８Ｈと第１ビア２１Ｈとの電気接続信頼性を向上させることができる。
　さらに、図４７Ｂの工程で形成されるバリア膜２７ＨがＴＥＯＳ膜２９Ｈに対してエッチング選択比を有するので、図４７Ｆの工程において、ＴＥＯＳ膜２９Ｈをウエットエッチングするときのエッチングストッパ膜としてバリア膜２７Ｈを利用することができる。そのため、エッチングストッパ膜を形成する工程を削減することができる。その結果、製造に要する時間およびコストを低減することができる。
　また、イメージセンサ１Ｈの製造工程では、酸化亜鉛膜３４Ｈの透明導電膜７Ｈへの加工のためのウエットエッチングに用いられるレジストパターン４２Ｈは、ＣＩＧＳ膜３２Ｈの光吸収層５Ｈへの加工のためのドライエッチングにも用いられ、そのドライエッチングに専用のマスク（レジストパターン）は形成されない。したがって、イメージセンサ１Ｈの製造工程が簡素ですむ。
　また、図４７Ｉ～図４７Ｋに示すように、ＣＩＧＳ膜３２Ｈ、硫化カドミウム膜３３Ｈおよび酸化亜鉛膜３４Ｈが連続して形成される。これにより、ＣＩＧＳ膜３２Ｈの形成から酸化亜鉛膜３４Ｈの形成完了までが短時間ですみ、ＣＩＧＳ膜３２Ｈ、硫化カドミウム膜３３Ｈおよび酸化亜鉛膜３４Ｈの各膜質の向上を図ることができる。
　さらに、パッド開口１４Ｈおよびビアホール１１Ｈが同一の工程（図４７Ｏ）で形成されるので、これらが別々の工程で形成される場合と比較して、それらの形成に必要なマスクの数を削減することができ、イメージセンサ１Ｈの製造工程が簡素ですむ。
　以上、本発明の第８発明の実施形態について説明したが、この実施形態は、以下のように変更されていてもよい。
　たとえば、中継電極８Ｈは、互いに間隔を空けて複数（たとえば、３つ）設けられており、各中継電極８Ｈが第１配線１９Ｈに一括して電気的に接続されていてもよい。これにより、互いに隣接する中継電極８Ｈの間に上部電極１５Ｈを入り込ませることができる。そのため、中継電極８Ｈの上面だけではなく、中継電極８Ｈの側面も上部電極１５Ｈに接触させることができる。中継電極８Ｈと上部電極１５Ｈとの接触面積が増加するので、中継電極８Ｈに対する上部電極１５Ｈの密着性を向上させることができる。
＜第９発明に係る実施形態　図４９～図５４＞
　図４９は、本発明の第９発明の第１実施形態に係るイメージセンサの模式的な平面図である。図５０は、図４９に示す切断線II－IIにおけるイメージセンサの模式的な断面図である。なお、図５０では、金属材料からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
　光電変換装置の一例としてのイメージセンサ１Ｉは、その基体として、半導体基板（図示せず）を備えている。半導体基板には、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子が形成されている。
　半導体基板上には、絶縁層としての層間絶縁膜２Ｉおよび第１層間絶縁膜としての層間絶縁膜３Ｉが積層されている。層間絶縁膜２Ｉ，３Ｉは、たとえば、酸化シリコン（ＳｉＯ2）からなる。
　また、半導体基板上には、図４９に示すように、センサ形成領域６０Ｉおよびそれを取り囲む環状のパッド形成領域６１Ｉが設定されている。
　センサ形成領域６０Ｉにおいて、最上層の層間絶縁膜２Ｉ上には、複数の下部電極４Ｉがマトリクス状に配列されている。下部電極４Ｉは、タングステン（Ｗ）からなる。下部電極４Ｉは、平面視正方形状に形成されている。下部電極４Ｉの平面視における１辺の長さは、たとえば、７．５μｍピッチの場合、２．０μｍ以上３．３μｍ以下である。下部電極４Ｉの厚さは、０．２μｍ以上０．４μｍ以下である。また、図５０に示すように、互いに隣り合う下部電極４Ｉ間には、次に述べる光吸収層５Ｉの厚さＴLALの３倍以上に設定された等間隔ＳBE（≧ＴLAL×３）が空けられている。
　層間絶縁膜２Ｉ上には、平面視四角形状の光吸収層５Ｉがすべての下部電極４Ｉを一括して覆うように形成されている。具体的には、光吸収層５Ｉは、層間絶縁膜２Ｉ上における下部電極４Ｉが形成されている四角形領域およびその領域の周囲の一定幅の四角環状領域上に一体に形成されている。光吸収層５Ｉは、ＣＩＧＳからなり、ｐ型の導電型を示す。光吸収層５Ｉの厚さＴLALは、１．０μｍ以上１．４μｍ以下である。光吸収層５Ｉにおいて、各下部電極４Ｉを中心とする一定面積の平面視矩形状の各領域は、１つの画素の読み取りに使用される。この領域の幅である画素ピッチＰPIXは、５μｍ以上１０μｍ以下である。
　光吸収層５Ｉの上面は、その周縁部を除いて、高抵抗バッファ層６Ｉにより覆われている。高抵抗バッファ層６Ｉは、硫化カドミウム（ＣｄＳ）からなる。高抵抗バッファ層６Ｉの厚さは、たとえば、０．０５μｍである。
　高抵抗バッファ層６Ｉ上には、透明導電膜７Ｉが高抵抗バッファ層６Ｉの上面全域を覆うように形成されている。透明導電膜７Ｉは、光透過性を有する酸化亜鉛（ＺｎＯ）からなり、ｎ型の不純物（たとえば、Ａｌ2Ｏ3（アルミナ））の添加により導電性が付与されている。透明導電膜７Ｉの厚さは、たとえば、０．６μｍである。
　透明導電膜７Ｉの側面６３Ｉは、その下端に近づくほど光吸収層５Ｉの側面６２Ｉに近づくように傾斜し、下方（内側）に向かって窪むように湾曲した断面形状に形成されている。側面６３Ｉの下端は、高抵抗バッファ層６Ｉの周縁に連続している。側面６３Ｉの上端は、光吸収層５Ｉの側面６２Ｉに対して水平方向距離ＥBUだけ内側に位置している。その水平方向距離ＥBUは、５μｍ以上１０μｍ以下である。
　パッド形成領域６１Ｉにおいて、最上層の層間絶縁膜２Ｉとその下層の層間絶縁膜３Ｉとの間には、第１配線８Ｉが形成されている。第１配線８Ｉは、アルミニウム（Ａｌ）からなる。
　最上層の層間絶縁膜２Ｉ上には、第１配線８Ｉと対向する位置に、下部電極４Ｉのオープン／ショートテストに使用されるテスト用電極９Ｉが形成されている。テスト用電極９Ｉは、たとえば、所定のテストパターン（ＴＥＧ：Test Element Group）を介して下部電極４Ｉと導通しており、下部電極４Ｉと同一の材料（タングステン）からなる。テスト用電極９Ｉの厚さは、０．２μｍ以上０．４μｍ以下である。また、テスト用電極９Ｉと層間絶縁膜２Ｉとの間には、バリア膜１０Ｉが介在されている。バリア膜１０Ｉは、窒化チタン（ＴｉＮ）からなる。
　また、パッド形成領域６１Ｉにおいて、テスト用電極９Ｉ上には、保護膜１１Ｉが形成されている。保護膜１１Ｉは、下側の第１保護膜１２Ｉと、上側の第２保護膜１３Ｉとを備えている。
　第１保護膜１２Ｉは、酸化シリコン（ＳｉＯ2）からなり、テスト用電極９Ｉの全表面を被覆している。第１保護膜１２Ｉの側面６４Ｉは、その下端に近づくほど下方（内側）に向かって窪むように湾曲した断面形状に形成されている。また、第１保護膜１２Ｉの厚さは、２０００Å程度である。
　第２保護膜１３Ｉは、窒化シリコン（ＳｉＮ）からなり、第１保護膜１２Ｉ上に形成されている。第２保護膜１３Ｉの側面６５Ｉは、層間絶縁膜２Ｉの表面に対して垂直な平面形状に形成され、その下端が第１保護膜１２Ｉの側面６４Ｉの上端に連続している。また、第２保護膜１３Ｉの厚さは、２０００Å程度（第１保護膜１２Ｉの厚さと同じ）である。
　層間絶縁膜２Ｉにおける光吸収層５Ｉから露出した部分上、光吸収層５Ｉの周縁部上、透明導電膜７Ｉ上および保護膜１１Ｉ上には、それらに跨るように、第２層間絶縁膜としての層間絶縁膜１４Ｉが形成されている。層間絶縁膜１４Ｉは、窒化シリコン（ＳｉＮ）からなる。層間絶縁膜１４Ｉの厚さは、たとえば、０．４μｍである。透明導電膜７Ｉの周縁部上において、層間絶縁膜１４Ｉには、複数のビアホール１５Ｉが貫通して形成されている。ビアホール１５Ｉは、たとえば、２列をなして、透明導電膜７Ｉの周縁に沿って間隔を空けて設けられている。
　また、パッド形成領域６１Ｉにおいて、第１配線８Ｉに対向する位置には、第１配線８Ｉの一部をパッド１６Ｉとして露出させる平面視略正方形状のパッド開口１７Ｉが形成されている。パッド開口１７Ｉは、層間絶縁膜１４Ｉ、第２保護膜１３Ｉ、第１保護膜１２Ｉ、テスト用電極９Ｉおよび層間絶縁膜２Ｉを厚さ方向に連続して貫通している。これにより、パッド開口１７Ｉの側面には、層間絶縁膜２Ｉ、テスト用電極９Ｉ、第１保護膜１２Ｉおよび第２保護膜１３Ｉが露出している。パッド開口１７Ｉが形成されたテスト用電極９Ｉは、パッド開口１７Ｉを取り囲む平面視四角環状となる。パッド開口１７Ｉの深さは、たとえば、１００００Å以上２００００Å以下である。
　そして、層間絶縁膜１４Ｉ上には、上部電極１８Ｉが光吸収層５Ｉおよび透明導電膜７Ｉの周縁部の全周上を覆うように形成されている。上部電極１８Ｉは、アルミニウム（Ａｌ）からなる。上部電極１８Ｉには、パッド形成領域６１Ｉに向けて延びる延設部１９Ｉが一体的に形成されている。延設部１９Ｉの端部は、パッド開口１７Ｉ内に入り込み、パッド開口１７Ｉ内でパッド１６Ｉと接続されている。
　また、イメージセンサ１Ｉの最表面には、表面保護膜２０Ｉが形成されている。表面保護膜２０Ｉは、たとえば、窒化シリコンからなる。表面保護膜２０Ｉには、パッド開口１７Ｉと対向する位置に、上部電極１８Ｉの延設部１９Ｉにおけるパッド開口１７Ｉに入り込んだ部分を露出させるための開口２１Ｉが形成されている。
　また、センサ形成領域６０Ｉにおいて、最上層の層間絶縁膜２Ｉとその下層の層間絶縁膜３Ｉとの間には、各下部電極４Ｉと対向する位置に、第２配線２２Ｉが形成されている。下部電極４Ｉとそれに対向する第２配線２２Ｉとの間において、層間絶縁膜２Ｉには、ビアホール２３Ｉがその対向方向（層間絶縁膜２Ｉの厚さ方向）に貫通して形成されている。ビアホール２３Ｉには、下部電極４Ｉと同一の材料からなるビア２４Ｉが下部電極４Ｉと一体的に隙間なく形成されている。これにより、各下部電極４Ｉは、ビア２４Ｉを介して、それに対向する第２配線２２Ｉと電気的に接続されている。ビアホール２３Ｉの内径は、たとえば、０．４μｍである。
　また、下部電極４Ｉおよびビア２４Ｉと層間絶縁膜２Ｉとの間には、バリア膜２５Ｉが介在されている。バリア膜２５Ｉは、窒化チタン（ＴｉＮ）からなる。そして、下部電極４Ｉは、ビア２４Ｉおよびバリア膜２５Ｉを介して、それに対向する第２配線２２Ｉと電気的に接続されている。
　図５１Ａ～図５１Ｓは、図５０に示すイメージセンサの製造工程を順に示す模式的な断面図である。図５２は、その製造工程で用いられるレジストパターンについて説明するための図である。なお、図５１Ａ～図５１Ｓでは、金属材料からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
　イメージセンサ１Ｉの製造工程では、まず、図５１Ａに示すように、半導体基板（図示せず）上に、層間絶縁膜３Ｉ、第１配線８Ｉおよび第２配線２２Ｉ、層間絶縁膜２Ｉがこの順に形成される。そして、フォトリソグラフィおよびエッチングにより、第２配線２２Ｉ上に、層間絶縁膜２Ｉを貫通するビアホール２３Ｉが形成される。
　次に、図５１Ｂに示すように、スパッタ法により、層間絶縁膜２Ｉ上に、バリア膜２６Ｉが形成される。バリア膜２６Ｉは、ＴＥＯＳ膜２８Ｉ（後述）に対してエッチング選択比を有する材料（たとえば、窒化チタン）からなる。バリア膜２６Ｉは、ビアホール２３Ｉ内にも形成される。その後、ＣＶＤ法により、ビアホール２３Ｉ内および層間絶縁膜２Ｉ上に、下部電極４Ｉ、テスト用電極９Ｉおよびビア２４Ｉの材料であるタングステンが堆積され、タングステン堆積層２７Ｉが形成される。タングステン堆積層２７Ｉの厚さは、層間絶縁膜２Ｉ上で０．２～０．４μｍ（２０００～４０００Å）である。
　その後、図５１Ｃに示すように、フォトリソグラフィにより、タングステン堆積層２７Ｉ上に、下部電極４Ｉになる部分およびテスト用電極９Ｉになる部分のみを選択的に覆うレジストパターン４１Ｉ（図５２参照、なお、図５２ではテスト用電極９Ｉを覆う部分を省略）が形成される。
　そして、図５１Ｄに示すように、レジストパターン４１Ｉをマスクとするドライエッチングにより、タングステン堆積層２７Ｉにおけるレジストパターン４１Ｉから露出する部分が除去される。ドライエッチングには、六フッ化硫黄（ＳＦ6）とアルゴン（Ａｒ）との混合ガスが用いられる。これにより、ビアホール２３Ｉに埋設されたビア２４Ｉおよび下部電極４Ｉ、テスト用電極９Ｉが同時に得られる。
　ドライエッチング後、図５１Ｅに示すように、レジストパターン４１Ｉが除去される。その後、ＴＥＯＳを用いたＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により、層間絶縁膜２Ｉ上に、ＴＥＯＳ膜２８Ｉが下部電極４Ｉおよびテスト用電極９Ｉを一括して覆うように形成される。続いて、プラズマＣＶＤ法により、ＴＥＯＳ膜２８Ｉ上に、ＳｉＮ膜２９Ｉが積層される。
　次いで、図５１Ｆに示すように、レジストパターン４５Ｉが第２保護膜１３Ｉになる部分のみを選択的に覆うように形成される。そして、レジストパターン４５Ｉをマスクとするドライエッチングにより、ＳｉＮ膜２９Ｉにおけるレジストパターン４５Ｉから露出する部分が異方性エッチングされて除去される。ドライエッチングには、たとえば、ＳｉＮ膜２９ＩとＴＥＯＳ膜２８Ｉとの選択比（ＳｉＮ膜２９Ｉ／ＴＥＯＳ膜２８Ｉ）が、たとえば、２以上となるガス、具体的には、ＣＦ4＋Ｏ2（四フッ化炭素と酸素の混合ガス）などのガスが用いられる。これにより、ＳｉＮ膜２９Ｉは、第２保護膜１３Ｉとなり、第２保護膜１３Ｉの平面形状の側面６５Ｉが得られる。
　ドライエッチング後、図５１Ｇに示すように、レジストパターン４５Ｉが除去される。その後、第２保護膜１３Ｉをエッチングマスク（ハードマスク）とするウエットエッチングにより、ＴＥＯＳ膜２８Ｉにおける第２保護膜１３Ｉから露出する部分が等方性エッチングされて除去される。ウエットエッチングには、フッ酸（ＨＦ）が用いられる。この際、バリア膜２６Ｉが層間絶縁膜２Ｉ上に形成されているので、バリア膜２６Ｉがエッチングストッパ膜となり、エッチング液（フッ酸）と層間絶縁膜２Ｉとの接触が防止される。これにより、ＴＥＯＳ膜２８Ｉは、下部電極４Ｉを露出させ、テスト用電極９Ｉを覆う第１保護膜１２Ｉとなり、第１保護膜１２Ｉの湾曲した側面６４Ｉが得られる。
　次いで、図５１Ｈに示すように、ドライエッチング（エッチバック）により、バリア膜２６Ｉにおける下部電極４Ｉおよび保護膜１１Ｉから露出する部分が除去される。ドライエッチングには、塩素（Ｃｌ2）系ガスが用いられる。これにより、バリア膜２６Ｉは、下部電極４Ｉおよびビア２４Ｉと層間絶縁膜２Ｉとの接触を防止するバリア膜２５Ｉ、テスト用電極９Ｉと層間絶縁膜２Ｉとの接触を防止するバリア膜１０Ｉとなる。
　その後、図５１Ｉに示すように、ＭＢＥ法により、層間絶縁膜２Ｉおよび下部電極４Ｉ上に、光吸収材料層としてのＣＩＧＳ膜３２Ｉが形成される。
　続いて、図５１Ｊに示すように、ＣＢＤ法により、ＣＩＧＳ膜３２Ｉ上に、硫化カドミウム膜３３Ｉが形成される。
　さらにつづいて、図５１Ｋに示すように、スパッタ法により、硫化カドミウム膜３３Ｉ上に、透明導電材料膜としての酸化亜鉛膜３４Ｉが形成される。
　そして、図５１Ｌに示すように、フォトリソグラフィにより、酸化亜鉛膜３４Ｉ上に、レジストパターン４２Ｉ（図５２参照）が形成される。レジストパターン４２Ｉは、ＣＩＧＳ膜３２Ｉにおける光吸収層５Ｉとなるべき部分と対向している。そして、レジストパターン４２Ｉをマスクとし、フッ酸（ＨＦ）によるウエットエッチングにより、酸化亜鉛膜３４Ｉおよび硫化カドミウム膜３３Ｉが選択的に除去される。ウエットエッチングは、酸化亜鉛膜３４Ｉにおけるレジストパターン４２Ｉと対向しない部分が除去された後も所定時間にわたって続けられる。これにより、酸化亜鉛膜３４Ｉは、レジストパターン４２Ｉの周縁部の下方からも除去される。その結果、酸化亜鉛膜３４Ｉおよび硫化カドミウム膜３３Ｉは、それぞれ透明導電膜７Ｉおよび高抵抗バッファ層６Ｉとなり、透明導電膜７Ｉの湾曲した側面６３Ｉが得られる。
　続いて、レジストパターン４２Ｉを残したまま、そのレジストパターン４２Ｉをマスクとするドライエッチングにより、図５１Ｍに示すように、ＣＩＧＳ膜３２Ｉが選択的に除去される。ＣＩＧＳ膜３２Ｉは、レジストパターン４２Ｉと対向する部分のみに残される。これにより、ＣＩＧＳ膜３２Ｉは、光吸収層５Ｉとなる。この後、レジストパターン４２Ｉは除去される。
　その後、図５１Ｎに示すように、プラズマＣＶＤ法により、層間絶縁膜２Ｉにおける光吸収層５Ｉから露出した部分上、光吸収層５Ｉの周縁部上、透明導電膜７Ｉ上および保護膜１１Ｉ上を覆うように、層間絶縁膜１４Ｉが形成される。
　次いで、フォトリソグラフィにより、層間絶縁膜１４Ｉ上に、ビアホール１５Ｉおよびパッド開口１７Ｉを形成すべき部分を選択的に露出させる開口４３Ｉ（図５２参照）を有するレジストパターンが形成される。そして、そのレジストパターンをマスクとするドライエッチングにより、図５１Ｏに示すように、層間絶縁膜１４Ｉを貫通するビアホール１５Ｉが形成される。また、層間絶縁膜１４Ｉ、第２保護膜１３Ｉ、第１保護膜１２Ｉ、テスト用電極９Ｉおよび層間絶縁膜２Ｉを連続して貫通するパッド開口１７Ｉが形成される。
　その後、図５１Ｐに示すように、スパッタ法により、層間絶縁膜１４Ｉ上に、アルミニウムからなるアルミニウム膜３５Ｉが形成される。アルミニウム膜３５Ｉは、ビアホール１５Ｉおよびパッド開口１７Ｉ内にも形成される。ビアホール１５Ｉは、アルミニウム膜３５Ｉにより埋め尽くされる。
　次いで、フォトリソグラフィにより、アルミニウム膜３５Ｉ上に、上部電極１８Ｉとなるべき部分を覆うレジストパターン４４Ｉ（図５２参照）が形成される。そして、そのレジストパターンをマスクとするドライエッチングにより、アルミニウム膜３５Ｉが選択的に除去され、図５１Ｑに示すように、アルミニウム膜３５Ｉが上部電極１８Ｉに加工される。この後、図５１Ｒに示すように、プラズマＣＶＤ法により、表面保護膜２０Ｉが形成され、図５１Ｓに示すように、フォトリソグラフィおよびエッチングにより、開口２１Ｉが形成されると、図５０に示すイメージセンサ１Ｉが得られる。
　以上のように、この製造方法によれば、イメージセンサ１Ｉの製造途中において、下部電極４Ｉのオープン／ショートテストのためのテスト用電極９Ｉが、パッド開口１７Ｉ内に露出する（図５１Ｏの工程）。そのため、露出したテスト用電極９Ｉに印加することにより、テスト用電極９Ｉと下部電極４Ｉとの間のＴＥＧなどのテストパターンを介して、下部電極４Ｉに電圧を印加することができる。その結果、イメージセンサ１Ｉの製造途中においても、下部電極４Ｉの絶縁状態を測定することができる。
　すなわち、下部電極４Ｉの絶縁状態を測定するために上部電極１８Ｉに電圧を印加しなくてもよいので、不良品を早期に取り除くために、イメージセンサ１Ｉの完成前（製造途中）に下部電極４Ｉの絶縁状態を測定することができる。
　また、上部電極１８Ｉとパッド１６Ｉとの電気的な接続は、このテスト用電極９Ｉを介して形成されるのではなく、パッド開口１７Ｉに露出するパッド１６Ｉに対して上部電極１８Ｉが直接接触することにより形成されている(図５０)。そして、パッド１６Ｉとして使用される第１配線８Ｉは、ＣＩＧＳ膜３２Ｉのドライエッチング時（図５１Ｍの工程）、層間絶縁膜２Ｉ、テスト用電極９Ｉおよび保護膜１１Ｉ（第１保護膜１２Ｉおよび第２保護膜１３Ｉ）に覆われているので、エッチングガスに晒されることがない。そのため、パッド開口１７Ｉ内にパッド１６Ｉとして露出する第１配線８Ｉの上面の状態は、上記ドライエッチング後も良好に維持される。したがって、パッド開口１７Ｉ内において、上部電極１８Ｉをパッド１６Ｉに対して良好な密着性で接続することができる。その結果、上部電極１８Ｉとパッド１６Ｉとの電気的な接続信頼性を良好に保持することができる。
　また、テスト用電極９Ｉを被覆する保護膜１１Ｉは、ドライエッチングにより光吸収層５Ｉを形成する工程（図５１Ｍの工程）に先立って実行される工程（図５１Ｅ～図５１Ｇの工程）において形成される。そのため、図５１Ｍの工程では、テスト用電極９Ｉが保護膜１１Ｉにより覆われた状態で、ＣＩＧＳ膜３２Ｉがドライエッチングされる。したがって、ＣＩＧＳ膜３２Ｉのドライエッチング時に、テスト用電極９Ｉがエッチングガスに晒されることがない。その結果、エッチングガスによるテスト用電極９Ｉに対するダメージを低減でき、テスト用電極９Ｉの消失を防止することができる。よって、テスト用電極９Ｉを確実に形成することができる。
　また、保護膜１１Ｉが、第１保護膜１２Ｉと、第１保護膜１２Ｉに対してエッチング選択性を有する第２保護膜１３Ｉとを備えており、下側の第１保護膜１２Ｉの形成にあたっては、第２保護膜１３Ｉがハードマスクとして、ＴＥＯＳ膜２８Ｉがウエットエッチングされる（図５１Ｇの工程）。ウエットエッチング時、ＴＥＯＳ膜２８Ｉに対する密着性がレジストマスクよりも優れる第２保護膜１３Ｉ（ＳｉＮ）がハードマスクとして使用されるので、ＴＥＯＳ膜２８Ｉとマスクとの密着性を向上させることができる。そのため、上記のように、マスクで保護される部分の面積に比べて非常に大きいＴＥＯＳ膜２８Ｉのウエットエッチング時においても、エッチング液によるマスク剥がれを抑制することができる。その結果、第２保護膜１３Ｉに保護されたＴＥＯＳ膜２８Ｉを理想的な形状に加工して、第１保護膜１２Ｉを形成することができる。
　また、ＴＥＯＳ膜２８Ｉの除去をドライエッチングにより実行すると、エッチング中に下部電極４Ｉの表面がエッチングガスによりダメージを受ける場合がある。しかし、上記のようにウエットエッチングにより実行することにより、下部電極４Ｉが受けるダメージを低減することができる。そのため、下部電極４Ｉの表面状態を良好に維持することができる。その結果、イメージセンサ１Ｉの信頼性の低下を抑制することができる。
　また、下部電極４Ｉ、テスト用電極９Ｉおよびビア２４Ｉの材料が全て同じであるため、下部電極４Ｉ、テスト用電極９Ｉおよびビア２４Ｉを同一の工程で形成することができる。よって、従来のイメージセンサの製造に必要とされる、ビアの材料の堆積層をＣＭＰ法により研磨する工程およびスパッタ法により下部電極の材料からなる膜を形成する工程を省略することができる。これによっても、製造に要する時間およびコストを低減することができる。また、下部電極４Ｉとビア２４Ｉとの確実な接続を達成することができ、下部電極４Ｉとビア２４Ｉとの電気接続信頼性を向上させることができる。
　また、イメージセンサ１Ｉでは、ＣＩＧＳからなる光吸収層５Ｉが、層間絶縁膜２Ｉ上に互いに間隔を空けて配置された複数の下部電極４Ｉを一括して覆っている。すなわち、光吸収層５Ｉが画素ごとに切り分けられていないので、第１発明の実施形態と同様に、画素間における感度のばらつきがない。
　また、光吸収層５Ｉが画素ごとに切り分けられていないので、第１発明の実施形態と同様に、画素開口率（ｐｎ接合面積／画素面積）を１００％にすることもできる。これにより、微弱な光でも多くのキャリアを発生させることができ、感度の飛躍的な向上を達成することができる。
　さらに、光吸収層５Ｉを切り分けるための溝が形成されていないので、透明導電膜７Ｉの形成時に引け鬆が生じない。よって、透明導電膜７Ｉの経時劣化を防止することができ、信頼性の向上を図ることができる。
　また、絶縁分離膜を形成する工程が不要であるので、従来の光電変換装置よりも製造工程が簡素であり、製造に要する時間およびコストを低減することができる。
　また、イメージセンサ１Ｉの製造工程では、酸化亜鉛膜３４Ｉの透明導電膜７Ｉへの加工のためのウエットエッチングに用いられるレジストパターン４２Ｉは、ＣＩＧＳ膜３２Ｉの光吸収層５Ｉへの加工のためのドライエッチングにも用いられ、そのドライエッチングに専用のマスク（レジストパターン）は形成されない。したがって、イメージセンサ１Ｉの製造工程が簡素ですむ。
　図５３は、本発明の第９発明の第２実施形態に係るイメージセンサの模式的な断面図である。図５３において、図４９および図５０に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
　第１実施形態では、下部電極４Ｉ、テスト用電極９Ｉおよびビア２４Ｉが同一の材料（タングステン）からなるが、この第２実施形態のイメージセンサ５１Ｉでは、下部電極４Ｉおよびテスト用電極９Ｉが同一の材料（モリブデン）からなり、各下部電極４Ｉと第２配線２２Ｉとを接続するビア３０Ｉは、下部電極４Ｉおよびテスト用電極９Ｉとは異なる材料（タングステン）からなる。
　その他の構成は、前述の第１実施形態の場合と同様である。
　図５４Ａ～図５４Ｔは、図５３に示すイメージセンサの製造工程を順に示す模式的な断面図である。
　イメージセンサ５１Ｉの製造工程では、図５４Ａおよび図５４Ｂに示すように、図５１Ａおよび図５１Ｂと同様の工程が同じ順序で実行されることにより、ビアホール２３Ｉ内および層間絶縁膜２Ｉ上に、ビア３０Ｉの材料であるタングステンが堆積され、タングステン堆積層２７Ｉが形成される。
　その後、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、タングステン堆積層２７Ｉが研磨される。タングステン堆積層２７Ｉの研磨は、バリア膜２６Ｉの表面が露出するまで続けられる。これにより、図５４Ｃに示すように、ビアホール２３Ｉ内に埋設されたビア３０Ｉが得られる。
　ビア３０Ｉの形成後、図５４Ｄに示すように、スパッタ法により、層間絶縁膜２Ｉ上に、下部電極４Ｉおよびテスト用電極９Ｉの材料であるモリブデンが堆積され、モリブデン堆積層３１Ｉが形成される。そして、フォトリソグラフィにより、モリブデン堆積層３１Ｉ上に、下部電極４Ｉになる部分およびテスト用電極９Ｉになる部分のみを選択的に覆うレジストパターン４１Ｉ（図５２参照、なお、図５２ではテスト用電極９Ｉを覆う部分を省略）が形成される。
　その後は、図５４Ｅ～図５４Ｔに示すように、図５１Ｄ～図５１Ｓと同様の工程が同じ順序で実行されることにより、下部電極４Ｉおよびテスト用電極９Ｉ、保護膜１１Ｉ（第１保護膜１２Ｉおよび第２保護膜１３Ｉ）、光吸収層５Ｉ、高抵抗バッファ層６Ｉ、透明導電膜７Ｉ、層間絶縁膜１４Ｉ、パッド開口１７Ｉおよび上部電極１８Ｉなどがこの順に形成される。その後、表面保護膜２０Ｉが形成され、フォトリソグラフィおよびエッチングにより、開口２１Ｉが形成されると、図５３に示すイメージセンサ５１Ｉが得られる。
　このイメージセンサ５１Ｉによれば、下部電極４Ｉおよびテスト用電極９Ｉがモリブデンにより形成されているので、タングステンを使用する場合に比べて、これらの材料コストを低減することができる。
　一方、モリブデンは、上部電極１８Ｉの材料であるアルミニウムに対して密着性が高くなく、モリブデンからなるテスト用電極９Ｉに上部電極１８Ｉを接触させて、上部電極１８Ｉとパッド１６Ｉとの電気的な接続を形成する場合には、接続信頼性が低下するおそれがある。しかし、イメージセンサ５１Ｉでは、パッド開口１７Ｉに露出するアルミニウムからなるパッド１６Ｉに対して、アルミニウムからなる上部電極１８Ｉを直接接触させるので、上部電極１８Ｉとパッド１６Ｉとの電気的な接続信頼性が低下することがない。
　第２実施形態のイメージセンサ５１Ｉのその他の作用効果は、イメージセンサ１Ｉ（第１実施形態）の作用効果と同じであるため、記載を省略する。
＜第１０発明に係る実施形態　図５５～図５９＞
　図５５は、本発明の第１０発明の第１実施形態に係るイメージセンサの模式的な平面図である。図５６は、図５５に示す切断線II－IIにおけるイメージセンサの模式的な断面図である。なお、図５６では、金属材料からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
　光電変換装置の一例としてのイメージセンサ１Ｊは、半導体基板２Ｊを備えている。半導体基板２Ｊは、たとえば、シリコン（Ｓｉ）または炭化シリコン（ＳｉＣ）からなる。半導体基板２Ｊには、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子（図示せず）が形成されている。
　半導体基板２Ｊ上には、層間絶縁膜３Ｊ～６Ｊが積層されている。層間絶縁膜３Ｊ～６Ｊは、たとえば、酸化シリコン（ＳｉＯ2）からなる。
　また、半導体基板２Ｊ上には、図５５に示すように、センサ形成領域６０Ｊおよびそれを取り囲む環状のパッド形成領域６１Ｊが設定されている。
　センサ形成領域６０Ｊにおいて、最上層の層間絶縁膜３Ｊ上には、複数の下部電極７Ｊがマトリクス状に配列されている。下部電極７Ｊは、タングステン（Ｗ）からなる。下部電極７Ｊは、平面視正方形状に形成されている。互いに隣り合う下部電極７Ｊ間には、等間隔が空けられている。
　層間絶縁膜３Ｊ上には、平面視四角形状の光吸収層８Ｊがすべての下部電極７Ｊを一括して覆うように形成されている。光吸収層８Ｊは、ＣＩＧＳ（Ｃｕ（Ｉｎ，Ｇａ）Ｓｅ2）からなり、ｐ型の導電型を示す。光吸収層８Ｊにおいて、各下部電極７Ｊを中心とする一定面積の平面視矩形状の各領域は、１つの画素の読み取りに使用される。
　光吸収層８Ｊの上面および側面は、高抵抗バッファ層９Ｊにより覆われている。高抵抗バッファ層９Ｊは、硫化カドミウム（ＣｄＳ）からなる。
　高抵抗バッファ層９Ｊ上には、透明導電膜１０Ｊが高抵抗バッファ層９Ｊを覆うように形成されている。透明導電膜１０Ｊは、高抵抗バッファ層９Ｊの上面から側面へ回り込み、高抵抗バッファ層９Ｊの上面および側面の全域を被覆し、その周縁部が層間絶縁膜３Ｊの表面に接している。透明導電膜１０Ｊは、光透過性を有する酸化亜鉛（ＺｎＯ）からなり、不純物が添加されていない高抵抗のｉ型ＺｎＯと、ｎ型の不純物の添加により導電性が付与されたＺｎＯの積層構造（光吸収層８Ｊ側からｉＺｎＯ／ｎＺｎＯの積層構造）を有している。
　最上層の層間絶縁膜３Ｊとその下層の層間絶縁膜４Ｊとの間には、各下部電極７Ｊと対向する位置に、配線１１Ｊが形成されている。下部電極７Ｊとそれに対向する配線１１Ｊとの間において、層間絶縁膜３Ｊには、ビアホール１２Ｊがそれらの対向方向（層間絶縁膜３Ｊの厚さ方向）に貫通して形成されている。ビアホール１２Ｊには、下部電極７Ｊと同一の材料からなるビア１３Ｊが下部電極７Ｊと一体的に隙間なく形成されている。これにより、各下部電極７Ｊは、ビア１３Ｊを介して、それに対向する配線１１Ｊと電気的に接続されている。
　層間絶縁膜４Ｊとその下層の層間絶縁膜５Ｊとの間には、各配線１１Ｊと対向する位置に、キャパシタ上部電極１４Ｊが形成されている。配線１１Ｊとそれに対向するキャパシタ上部電極１４Ｊとは、層間絶縁膜４Ｊを貫通するビア１５Ｊにより電気的に接続されている。ビア１５Ｊは、タングステンからなる。
　層間絶縁膜５Ｊとその下層の層間絶縁膜６Ｊとの間には、すべてのキャパシタ上部電極１４Ｊに対して一括して対向するように、キャパシタ下部電極１６Ｊが形成されている。これにより、画素ごとに、キャパシタ上部電極１４Ｊとキャパシタ下部電極１６Ｊとの間に容量膜としての層間絶縁膜５Ｊを挟み込んだＭＩＭ（Metal-Insulator-Metal）構造の容量素子（ＭＩＭキャパシタ）が形成されている。そして、画素ごとに、下部電極７ＪとＭＩＭキャパシタのキャパシタ上部電極１４Ｊとが電気的に接続されている。
　パッド形成領域６１Ｊにおいて、最上層の層間絶縁膜３Ｊとその下層の層間絶縁膜４Ｊとの間には、複数のパッド配線１７Ｊが互いに間隔を空けて形成されている。複数のパッド配線１７Ｊには、図５５に示すように、１つの上部電極用パッド配線７０Ｊが含まれ、残りのパッド配線１７Ｊは、半導体基板２Ｊに形成された半導体素子と電気的に接続される半導体素子用パッド配線７１Ｊである。配線１１Ｊ，１４Ｊおよびパッド配線１７Ｊは、同一材料、たとえば、アルミニウム（Ａｌ）を含む金属材料からなる。
　層間絶縁膜３Ｊには、各パッド配線１７Ｊの一部を露出させる開口１８Ｊが形成されている。そして、最上層の層間絶縁膜３Ｊ上には、上部電極１９Ｊが設けられている。上部電極１９Ｊは、その一端が透明導電膜１０Ｊの周縁部上に配置され、上部電極用パッド配線７０Ｊに向けて延び、他端が開口１８Ｊ内に入り込んで上部電極用パッド配線７０Ｊに接続されている。
　また、層間絶縁膜３Ｊには、各半導体素子用パッド配線７１Ｊの一部を露出させる開口（図示せず）が形成されている。そして、半導体素子用パッド配線７１Ｊの各開口を介して露出する部分上には、図５５に示すように、パッド電極２０Ｊが形成されている。パッド電極２０Ｊは、その周縁部が最上層の層間絶縁膜３Ｊ上に乗り上げている。上部電極１９Ｊおよびパッド電極２０Ｊは、アルミニウムを含む金属材料からなる。
　イメージセンサ１Ｊの最表面には、表面保護膜２１Ｊが形成されている。表面保護膜２１Ｊは、たとえば、窒化シリコン（ＳｉＮ）からなる。表面保護膜２１Ｊには、各パッド配線１７Ｊと対向する位置に、上部電極１９Ｊまたはパッド電極２０Ｊをボンディングパッド２２Ｊ，２３Ｊとして露出させるためのパッド開口２４Ｊ，２５Ｊが形成されている。ボンディングパッド２２Ｊ，２３Ｊには、リードなどとの電気接続のためのワイヤ（図示せず）がボンディングされる。
　図５７Ａ～図５７Ｌは、図５６に示すイメージセンサの製造工程を順に示す模式的な断面図である。なお、図５７Ａ～図５７Ｎでは、金属材料からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
　イメージセンサ１Ｊの製造工程では、まず、図５７Ａに示すように、半導体基板２Ｊ上に、層間絶縁膜６Ｊ、キャパシタ下部電極１６Ｊ、層間絶縁膜５Ｊ、キャパシタ上部電極１４Ｊ、層間絶縁膜４Ｊおよびビア１５Ｊがこの順に形成される。そして、層間絶縁膜４Ｊ上に、配線１１Ｊおよびパッド配線１７Ｊが形成される。その後、層間絶縁膜３Ｊが形成され、フォトリソグラフィおよびエッチングにより、各配線１１Ｊ上に、層間絶縁膜３Ｊを貫通するビアホール１２Ｊが形成される。
　次に、図５７Ｂに示すように、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により、ビアホール１２Ｊ内および層間絶縁膜３Ｊ上に、下部電極７Ｊおよびビア１３Ｊの材料であるタングステンが堆積され、タングステン堆積層３１Ｊが形成される。
　その後、図５７Ｃに示すように、フォトリソグラフィにより、タングステン堆積層３１Ｊ上に、下部電極７Ｊになる部分のみを選択的に覆うレジストパターン４１Ｊが形成される。
　そして、図５７Ｄに示すように、レジストパターン４１Ｊをマスクとするドライエッチングにより、タングステン堆積層３１Ｊにおけるレジストパターン４１Ｊから露出する部分が除去される。ドライエッチングには、六フッ化硫黄（ＳＦ6）とアルゴン（Ａｒ）との混合ガスが用いられる。
　ドライエッチング後、図５７Ｅに示すように、レジストパターン４１Ｊが除去される。これにより、下部電極７Ｊおよびビアホール１２Ｊに埋設されたビア１３Ｊが得られる。
　その後、図５７Ｆに示すように、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシー）法により、層間絶縁膜３Ｊおよび下部電極７Ｊ上に、ＣＩＧＳ膜３２Ｊが形成される。
　次いで、フォトリソグラフィにより、ＣＩＧＳ膜３２Ｊ上に、光吸収層８Ｊになる部分のみを選択的に覆うレジストパターン（図示せず）が形成される。そして、レジストパターンをマスクとするドライエッチングにより、図５７Ｇに示すように、すべての下部電極７Ｊを一括して覆う光吸収層８Ｊが得られる。この後、レジストパターンは除去される。
　その後、図５７Ｈに示すように、ＣＢＤ（Chemical Bath Deposition）法により、光吸収層８Ｊの上面および側面に、高抵抗バッファ層９Ｊが形成される。
　次いで、図５７Ｉに示すように、スパッタ法により、高抵抗バッファ層９Ｊの上面および側面およびその周囲の層間絶縁膜３Ｊ上に、酸化亜鉛膜３３Ｊが形成される。
　その後、フォトリソグラフィにより、酸化亜鉛膜３３Ｊ上に、透明導電膜１０Ｊとなるべき部分を選択的に覆うレジストパターン（図示せず）が形成される。そして、レジストパターンをマスクとするドライエッチングにより、図５７Ｊに示すように、酸化亜鉛膜３３Ｊが透明導電膜１０Ｊに加工される。この後、レジストパターンは除去される。
　その後、フォトリソグラフィにより、層間絶縁膜３Ｊ上に、開口１８Ｊを形成すべき部分を選択的に露出させるレジストパターン（図示せず）が形成される。そして、そのレジストパターンをマスクとするドライエッチングにより、図５７Ｋに示すように、層間絶縁膜３Ｊを貫通する開口１８Ｊが形成される。
　次いで、スパッタ法により、層間絶縁膜３Ｊおよび透明導電膜１０Ｊ上に、アルミニウムを含む金属材料からなる金属膜（図示せず）が形成される。金属膜は、開口１８Ｊ内にも形成される。その後、フォトリソグラフィにより、金属膜上に、上部電極１９Ｊおよびパッド電極２０Ｊとなるべき部分を覆うレジストパターン（図示せず）が形成される。そして、そのレジストパターンをマスクとするドライエッチングにより、金属膜が選択的に除去され、図５７Ｌに示すように、金属膜が上部電極１９Ｊおよびパッド電極２０Ｊに加工される。
　この後、プラズマＣＶＤ法により、表面保護膜２１Ｊが形成され、フォトリソグラフィおよびエッチングにより、パッド開口２４Ｊ，２５Ｊが形成されると、図５６に示すイメージセンサ１Ｊが得られる。
　以上のように、イメージセンサ１Ｊでは、最上層の層間絶縁膜３Ｊ上に、複数の下部電極７Ｊが配置されている。下部電極７Ｊは、光吸収層８Ｊにより一括して覆われている。光吸収層８Ｊ上には、透明導電膜１０Ｊが形成されている。透明導電膜１０Ｊには、上部電極１９Ｊが接続されている。また、最上層の層間絶縁膜３Ｊとその下層の層間絶縁膜４Ｊとの間には、上部電極用パッド配線７０Ｊが形成されている。層間絶縁膜３Ｊには、光吸収層８Ｊが形成されている領域外であるパッド形成領域６１Ｊにおいて、上部電極用パッド配線７０Ｊの一部を露出させる開口１８Ｊが厚さ方向に貫通して形成されている。そして、上部電極１９Ｊは、開口１８Ｊ内に入り込み、開口１８Ｊ内で上部電極用パッド配線７０Ｊに接続されている。すなわち、層間絶縁膜３Ｊ上には、上部電極１９Ｊと上部電極用パッド配線７０Ｊとを中継するパッド電極が設けられておらず、上部電極１９Ｊは、層間絶縁膜３Ｊを貫通する開口１８Ｊ内で上部電極用パッド配線７０Ｊに直接に接続されている。
　層間絶縁膜３Ｊ上に光吸収層８Ｊの材料からなるＣＩＧＳ膜３２Ｊを形成し、これをドライエッチングにより光吸収層８Ｊにパターニングした後、層間絶縁膜３Ｊに開口１８Ｊを形成すれば、ＣＩＧＳ膜３２Ｊのドライエッチング時には、上部電極用パッド配線７０Ｊが層間絶縁膜３Ｊに覆われている。これにより、ＣＩＧＳ膜３２Ｊのドライエッチング時に、上部電極用パッド配線７０Ｊの表面がエッチングガスに晒されることを防止でき、上部電極用パッド配線７０Ｊの表面がダメージを受けることを防止できる。その結果、上部電極用パッド配線７０Ｊの表面が良好な状態に維持されるので、上部電極１９Ｊと上部電極用パッド配線７０Ｊとの良好な電気接続を達成することができる。
　また、透明導電膜１０Ｊは、複数の下部電極７Ｊを一括して覆うように形成されている。すなわち、透明導電膜１０Ｊは、画素ごとに切り分けられておらず、複数の画素に共通に設けられている。これにより、透明導電膜１０Ｊが画素ごとに設けられた構成と比較して、透明導電膜１０Ｊの数を減らすことができ、透明導電膜１０Ｊに対する給電のための構造を簡素化することができる。
　また、光吸収層８Ｊは、複数の下部電極７Ｊを一括して覆うように形成されている。すなわち、光吸収層８Ｊは、複数の画素に共通に設けられている。そのため、それらの画素間における感度のばらつきが小さい。また、光吸収層８Ｊが画素ごとに切り分けられていないので、光吸収層８Ｊを切り分けるための溝が形成されておらず、また、光吸収層８Ｊを画素ごとに絶縁分離するための絶縁分離膜が設けられていない。そのため、画素開口率（ｐｎ接合面積／画素面積）は、１００％である。これにより、微弱な光でも多くのキャリアを発生させることができ、感度の飛躍的な向上を達成することができる。さらに、光吸収層８Ｊを切り分けるための溝が形成されていないので、透明導電膜１０Ｊに引け鬆が生じない。よって、透明導電膜１０Ｊの経時劣化を防止することができ、信頼性の向上を図ることができる。また、絶縁分離膜を形成する工程が不要であるので、従来のイメージセンサよりも製造工程が簡素であり、製造に要する時間およびコストを低減することができる。
　なお、この第１０発明に係る実施形態では、光吸収層は、すべての下部電極を一括して覆うように形成されている必要はなく、たとえば、各下部電極を個別に覆うように複数形成されていてもよい。この形態を、以下の第２実施形態により説明する。
　図５８は、本発明の第１０発明の第２実施形態に係るイメージセンサの模式的な断面図である。なお、図５８では、金属材料からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
　図５８に示すイメージセンサ１０１Ｊは、半導体基板１０２Ｊを備えている。半導体基板１０２Ｊは、たとえば、シリコン（Ｓｉ）または炭化シリコン（ＳｉＣ）からなる。半導体基板１０２Ｊには、ＭＩＳＦＥＴなどの半導体素子（図示せず）が形成されている。
　半導体基板１０２Ｊ上には、層間絶縁膜１０３Ｊ～１０６Ｊが積層されている。層間絶縁膜１０３Ｊ～１０６Ｊは、たとえば、酸化シリコン（ＳｉＯ2）からなる。
　また、半導体基板１０２Ｊ上には、第１の実施形態と同様に、センサ形成領域１６０Ｊおよびそれを取り囲む環状のパッド形成領域１６１Ｊが設定されている。
　センサ形成領域１６０Ｊにおいて、最上層の層間絶縁膜１０３Ｊ上には、複数の下部電極１０７Ｊがマトリクス状に配列されている。下部電極１０７Ｊは、モリブデン（Ｍｏ）からなる。下部電極１０７Ｊは、平面視正方形状に形成されている。互いに隣り合う下部電極１０７Ｊ間には、等間隔が空けられている。
　また、層間絶縁膜１０３Ｊ上には、扁平な四角柱状の光吸収層１０８Ｊが各下部電極１０７Ｊを個別に覆うように形成されている。言い換えれば、層間絶縁膜１０３Ｊ上には、個々に分離した平面視および側面視で四角形状の光吸収層１０８Ｊがマトリクス状に配列され、各光吸収層１０８Ｊの底部の中央に、１つの下部電極１０７Ｊが設けられている。光吸収層１０８Ｊは、ＣＩＧＳ（Ｃｕ（Ｉｎ，Ｇａ）Ｓｅ2）からなり、ｐ型の導電型を示す。１つの下部電極１０７Ｊおよびこれを覆う光吸収層１０８Ｊは、１つの画素の読み取りに使用される。
　各光吸収層１０８Ｊ間は、絶縁分離膜１０９Ｊにより絶縁分離されている。絶縁分離膜１０９Ｊは、各光吸収層１０８Ｊの側面および層間絶縁膜１０３Ｊの各光吸収層１０８Ｊ間に臨む部分を被覆している。絶縁分離膜１０９Ｊは、酸化シリコンからなる。
　各光吸収層１０８Ｊの上面は、その周縁部以外の部分が絶縁分離膜１０９Ｊから露出し、その露出した部分には、高抵抗バッファ層１１０Ｊが形成されている。高抵抗バッファ層１１０Ｊは、硫化カドミウム（ＣｄＳ）からなる。
　そして、絶縁分離膜１０９Ｊおよび高抵抗バッファ層１１０Ｊ上には、透明導電膜１１１Ｊがそれらを一括して覆うように形成されている。透明導電膜１１１Ｊの周縁部は、最外周に並ぶ光吸収層１０８Ｊの側方において、層間絶縁膜１０３Ｊの表面に接している。透明導電膜１１１Ｊは、光透過性を有する酸化亜鉛（ＺｎＯ）からなり、不純物が添加されていない高抵抗のｉ型ＺｎＯと、ｎ型の不純物の添加により導電性が付与されたＺｎＯの積層構造（光吸収層８Ｊ側からｉＺｎＯ／ｎＺｎＯの積層構造）を有している。
　最上層の層間絶縁膜１０３Ｊとその下層の層間絶縁膜１０４Ｊとの間には、各下部電極１０７Ｊと対向する位置に、配線１１２Ｊが形成されている。下部電極１０７Ｊとそれに対向する配線１１２Ｊとの間において、層間絶縁膜１０３Ｊには、ビアホール１１３Ｊがそれらの対向方向（層間絶縁膜１０３Ｊの厚さ方向）に貫通して形成されている。ビアホール１１３Ｊには、下部電極１０７Ｊと同一の材料からなるビア１１４Ｊが下部電極１０７Ｊと一体的に隙間なく形成されている。これにより、各下部電極１０７Ｊは、ビア１１４Ｊを介して、それに対向する配線１１２Ｊと電気的に接続されている。
　層間絶縁膜１０４Ｊとその下層の層間絶縁膜１０５Ｊとの間には、各配線１１２Ｊと対向する位置に、キャパシタ上部電極１１５Ｊが形成されている。配線１１２Ｊとそれに対向するキャパシタ上部電極１１５Ｊとは、層間絶縁膜１０４Ｊを貫通するビア１１６Ｊにより電気的に接続されている。ビア１１４Ｊ，１１６Ｊは、タングステン（Ｗ）からなる。
　層間絶縁膜１０５Ｊとその下層の層間絶縁膜１０６Ｊとの間には、すべてのキャパシタ上部電極１１５Ｊに対して一括して対向するように、キャパシタ下部電極１１７Ｊが形成されている。これにより、画素ごとに、キャパシタ上部電極１１５Ｊとキャパシタ下部電極１１７Ｊとの間に容量膜としての層間絶縁膜１０５Ｊを挟み込んだＭＩＭ構造の容量素子（ＭＩＭキャパシタ）が形成されている。そして、画素ごとに、下部電極１０７ＪとＭＩＭキャパシタのキャパシタ上部電極１１５Ｊとが電気的に接続されている。
　パッド形成領域１６１Ｊにおいて、最上層の層間絶縁膜１０３Ｊとその下層の層間絶縁膜１０４Ｊとの間には、複数のパッド配線１１８Ｊが互いに間隔を空けて形成されている。複数のパッド配線１１８Ｊには、第１の実施形態と同様に、１つの上部電極用パッド配線１１８Ｊが含まれ、残りのパッド配線１１８Ｊは、半導体基板１０２Ｊに形成された半導体素子と電気的に接続される半導体素子用パッド配線である。配線１１２Ｊ，１１５Ｊおよびパッド配線１１８Ｊは、同一材料、たとえば、アルミニウムを含む金属材料からなる。
　層間絶縁膜１０３Ｊには、各パッド配線１１８Ｊの一部を露出させる開口１１９Ｊが形成されている。そして、最上層の層間絶縁膜１０３Ｊ上には、上部電極１２０Ｊが設けられている。上部電極１２０Ｊは、その一端が透明導電膜１１１Ｊの周縁部上に配置され、上部電極用パッド配線１１８Ｊに向けて延び、他端が開口１１９Ｊ内に入り込んで上部電極用パッド配線１１８Ｊに接続されている。
　また、図示しないが、層間絶縁膜３Ｊには、各半導体素子用パッド配線１１８Ｊの一部を露出させる開口が形成されている。そして、半導体素子用パッド配線１１８Ｊの各開口を介して露出する部分上には、パッド電極が形成されている。パッド電極は、その周縁部が最上層の層間絶縁膜１０３Ｊ上に乗り上げている。上部電極１２０Ｊおよびパッド電極は、アルミニウムを含む金属材料からなる。
　イメージセンサ１Ｊの最表面には、表面保護膜２１Ｊが形成されている。表面保護膜２１Ｊは、たとえば、窒化シリコン（ＳｉＮ）からなる。表面保護膜２１Ｊには、各パッド配線１１８Ｊと対向する位置に、上部電極１２０Ｊまたはパッド電極をボンディングパッド１２２Ｊとして露出させるためのパッド開口１２３Ｊが形成されている。ボンディングパッド１２２Ｊには、リードなどとの電気接続のためのワイヤ（図示せず）がボンディングされる。
　図５９Ａ～図５９Ｌは、図５８に示すイメージセンサの製造工程を順に示す模式的な断面図である。なお、図５９Ａ～図５９Ｌでは、金属材料からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
　イメージセンサ１０１Ｊの製造工程では、まず、図５９Ａに示すように、半導体基板１０２Ｊ上に、層間絶縁膜１０６Ｊ、キャパシタ下部電極１１７Ｊ、層間絶縁膜１０５Ｊ、キャパシタ上部電極１１５Ｊ、層間絶縁膜１０４Ｊおよびビア１１６Ｊがこの順に形成される。そして、層間絶縁膜１０４Ｊ上に、配線１１２Ｊおよびパッド配線１１８Ｊが形成される。その後、層間絶縁膜１０３Ｊが形成され、フォトリソグラフィおよびエッチングにより、各配線１１２Ｊ上に、層間絶縁膜１０３Ｊを貫通するビアホール１１３Ｊが形成される。
　次に、図５９Ｂに示すように、ＣＶＤ法により、ビアホール１１３Ｊ内および層間絶縁膜１０３Ｊ上に、ビア１１４Ｊの材料であるタングステンが堆積され、タングステン堆積層５１Ｊが形成される。
　その後、ＣＭＰ法により、タングステン堆積層５１Ｊが研磨される。タングステン堆積層５１Ｊの研磨は、層間絶縁膜１０３Ｊの上面が露出するまで続けられる。これにより、図５９Ｃに示すように、ビアホール１１３Ｊ内に埋設されたビア１１４Ｊが得られる。
　ビア１１４Ｊの形成後、図５９Ｄに示すように、スパッタ法により、層間絶縁膜１０３Ｊ上に、モリブデン膜５２Ｊが形成される。
　次いで、フォトリソグラフィにより、モリブデン膜５２Ｊ上に、下部電極１０７Ｊになる部分のみを選択的に覆うレジストパターン（図示せず）が形成される。そして、そのレジストパターンをマスクとするドライエッチングにより、モリブデン膜５２Ｊにおけるレジストパターンから露出する部分が除去され、図５９Ｅに示すように、下部電極１０７Ｊが形成される。下部電極１０７Ｊの形成後、レジストパターンは除去される。
　その後、図５９Ｆに示すように、ＭＢＥ法により、層間絶縁膜１０３Ｊ上に、ＣＩＧＳ膜５３Ｊが形成される。下部電極１０７Ｊは、ＣＩＧＳ膜５３Ｊに覆われる。
　次いで、フォトリソグラフィにより、ＣＩＧＳ膜５３Ｊ上に、光吸収層１０８Ｊになる部分のみを選択的に覆うレジストパターン（図示せず）が形成される。そして、そのレジストパターンをマスクとするドライエッチングにより、ＣＩＧＳ膜５３Ｊにおけるレジストパターンから露出する部分が除去され、図５９Ｇに示すように、ＣＩＧＳ膜５３Ｊが光吸収層１０８Ｊに切り分けられる。この後、レジストパターンは除去される。
　その後、図５９Ｈに示すように、ＴＥＯＳ（Tetraethoxysilane：テトラエトキシシラン）を用いたＣＶＤ法により、ＴＥＯＳ膜５４Ｊおよび層間絶縁膜１０３Ｊ上に、ＴＥＯＳ膜５４Ｊが形成される。
　次いで、フォトリソグラフィにより、ＴＥＯＳ膜５４Ｊ上に、各光吸収層１０８Ｊに対向する部分に開口を有するレジストパターン（図示せず）が形成される。そして、そのレジストパターンをマスクとするウエットエッチングにより、ＴＥＯＳ膜５４Ｊが部分的に除去され、図５９Ｉに示すように、ＴＥＯＳ膜５４Ｊは、各光吸収層１０８Ｊの上面の周縁部以外の部分を露出させる絶縁分離膜１０９Ｊとなる。絶縁分離膜１０９Ｊの形成後、レジストパターンは除去される。
　その後、図５９Ｊに示すように、ＣＢＤ法により、絶縁分離膜１０９Ｊから露出する各光吸収層１０８Ｊ上に、高抵抗バッファ層１１０Ｊが形成される。
　次いで、スパッタ法により、層間絶縁膜１０３Ｊ上に、酸化亜鉛からなる酸化亜鉛膜が形成される。絶縁分離膜１０９Ｊおよび高抵抗バッファ層１１０Ｊは、酸化亜鉛膜により一括して覆われる。そして、フォトリソグラフィにより、酸化亜鉛膜上に、透明導電膜１１１Ｊとなる部分のみを選択的に覆うレジストパターン（図示せず）が形成される。そして、そのレジストパターンをマスクとするドライエッチングにより、酸化亜鉛膜におけるレジストパターンから露出する部分が除去されて、図５９Ｋに示すように、酸化亜鉛膜が透明導電膜１１１Ｊに加工される。透明導電膜１１１Ｊの形成後、レジストパターンは除去される。
　その後、フォトリソグラフィにより、層間絶縁膜１０３Ｊ上に、開口１１９Ｊを形成すべき部分を選択的に露出させるレジストパターン（図示せず）が形成される。そして、そのレジストパターンをマスクとするドライエッチングにより、図５９Ｌに示すように、層間絶縁膜３Ｊを貫通する開口１１９Ｊが形成される。次いで、スパッタ法により、層間絶縁膜１０３Ｊおよび透明導電膜１１１Ｊ上に、アルミニウムを含む金属材料からなる金属膜（図示せず）が形成される。金属膜は、開口１１９Ｊ内にも形成される。その後、フォトリソグラフィにより、金属膜上に、上部電極１２０Ｊおよびパッド電極となるべき部分を覆うレジストパターン（図示せず）が形成される。そして、そのレジストパターンをマスクとするドライエッチングにより、金属膜が選択的に除去され、金属膜が上部電極１２０Ｊおよびパッド電極に加工される。
　この後、プラズマＣＶＤ法により、表面保護膜１２１Ｊが形成され、フォトリソグラフィおよびエッチングにより、パッド開口１２３Ｊが形成されると、図５８に示すイメージセンサ１０１Ｊが得られる。
　以上のように、イメージセンサ１０１Ｊでは、最上層の層間絶縁膜１０３Ｊ上に、複数の下部電極１０７Ｊが配置されている。下部電極１０７Ｊは、光吸収層１０８Ｊにより個別に覆われている。光吸収層１０８Ｊ上には、透明導電膜１１１Ｊが形成されている。透明導電膜１１１Ｊには、上部電極１２０Ｊが接続されている。また、最上層の層間絶縁膜１０３Ｊとその下層の層間絶縁膜１０４Ｊとの間には、上部電極用パッド配線１１８Ｊが形成されている。層間絶縁膜１０３Ｊには、光吸収層１０８Ｊが形成されている領域外であるパッド形成領域１６１Ｊにおいて、上部電極用パッド配線１１８Ｊの一部を露出させる開口１１９Ｊが厚さ方向に貫通して形成されている。そして、上部電極１２０Ｊは、開口１１９Ｊ内に入り込み、開口１１９Ｊ内で上部電極用パッド配線１１８Ｊに接続されている。すなわち、層間絶縁膜１０３Ｊ上には、上部電極１２０Ｊと上部電極用パッド配線１１８Ｊとを中継するパッド電極が設けられておらず、上部電極１２０Ｊは、層間絶縁膜１０３Ｊを貫通する開口１１９Ｊ内で上部電極用パッド配線１１８Ｊに直接に接続されている。
　層間絶縁膜１０３Ｊ上に光吸収層１０８Ｊの材料からなるＣＩＧＳ膜５３Ｊを形成し、これをドライエッチングにより光吸収層１０８Ｊにパターニングした後、層間絶縁膜１０３Ｊに開口１１９Ｊを形成すれば、ＣＩＧＳ膜５３Ｊのドライエッチング時には、上部電極用パッド配線１１８Ｊが層間絶縁膜１０３Ｊに覆われている。これにより、ＣＩＧＳ膜５３Ｊのドライエッチング時に、上部電極用パッド配線１１８Ｊの表面がエッチングガスに晒されることを防止でき、上部電極用パッド配線１１８Ｊの表面がダメージを受けることを防止できる。その結果、上部電極用パッド配線１１８Ｊの表面が良好な状態に維持されるので、上部電極１２０Ｊと上部電極用パッド配線１１８Ｊとの良好な電気接続を達成することができる。
　なお、下部電極１０７Ｊおよびビア１１４Ｊは、同一の材料、たとえば、タングステンにより一体的に形成されていてもよい。
　以上、本発明の実施形態について詳細に説明してきたが、これらの実施形態は、以下のように変更されていてもよい。
　たとえば、カルコパイライト系化合物半導体として、ＣＩＧＳを例示したが、ＣＩＧＳ以外に、Ｉ－III－ＶＩ2型として、ＣｕＡｌＳ2、ＣｕＡｌＳｅ2、ＣｕＡｌＴｅ2、ＣｕＧａＳ2、ＣｕＧａＳｅ2、ＣｕＧａＴｅ2、ＣｕＩｎＳ2、ＣｕＩｎＴｅ2、ＡｇＡｌＳ2、ＡｇＡｌＳｅ2、ＡｇＡｌＴｅ2、ＡｇＧａＳ2、ＡｇＧａＳｅ2、ＡｇＧａＴｅ2、ＡｇＩｎＳ2、ＡｇＩｎＳｅ2、ＡｇＩｎＴｅ2など、II－ＩＶ－Ｖ2型として、ＺｎＳｉＰ2、ＺｎＳｉＡｓ2、ＺｎＳｉＳｂ2、ＺｎＧｅＰ2、ＺｎＧｅＡｓ2、ＺｎＧｅＳｂ2、ＺｎＳｎＰ2、ＺｎＳｎＡｓ2、ＺｎＳｎＳｂ2、ＣｄＳｉＰ2、ＣｄＳｉＡｓ2、ＣｄＳｉＳｂ2，ＣｄＧｅＰ2、ＣｄＧｅＡｓ2、ＣｄＧｅＳｂ2、ＣｄＳｎＰ2、ＣｄＳｎＡｓ2、ＣｄＳｎＳｂ2などを例示することができる。
　また、本発明は、イメージセンサに限らず、光電変換された電気信号を直流電源として利用する太陽電池内蔵の自己発電型ＩＣなど、他の種類の光電変換装置に適用することができる。太陽電池内蔵の自己発電型ＩＣに適用する場合には、下部電極は複数設けられている必要はなく、たとえば、層間絶縁膜上に１つのみ設けられていてもよい。
　また、上記した実施形態は、本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の精神および範囲は添付の請求の範囲によってのみ限定される。
　本願による開示から把握されるべき他の特徴を例示すれば次のとおりである。
＜第２発明に係る実施形態から把握されるべき特徴＞
　本発明の光電変換装置では、前記絶縁層の下方に形成された第１配線と、前記光吸収層が形成されている領域外において、前記絶縁層上に前記下部電極と同一の材料で形成され、前記第１配線に電気的に接続された中継電極と、前記絶縁層、前記光吸収層、前記透明導電膜および前記中継電極上に跨って形成された層間絶縁膜と、前記層間絶縁膜上に形成され、前記透明導電膜および前記中継電極に電気的に接続された上部電極とをさらに含むことが好ましい。
　透明導電膜から上部電極によって取り出される電荷は、たとえば、絶縁層の下方の第１配線によって、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子に伝達される。そのため、上部電極は第１配線に電気的に接続されている必要があるが、上部電極を第１配線に直接接続する場合、以下の問題Ｘ１～Ｘ３が生じる。
　Ｘ１．光電変換装置をできるだけ少ない工程数で製造するために、透明導電膜に上部電極をコンタクトさせるためのビアホールと、第１配線に上部電極をコンタクトさせるためのパッド開口とを同一の工程で形成することが好ましい。しかし、ビアホールは、層間絶縁膜のみをエッチングすれば形成することができるのに対し、パッド開口を形成するためには、層間絶縁膜および絶縁層の両方をエッチングしなければならない。そのため、層間絶縁膜のエッチングによりビアホールが形成された後も、パッド開口のためにエッチングを継続しなければならず、透明導電膜におけるビアホールを介して露出する部分がエッチングによりダメージを受け、光電変換装置の信頼性を損なうおそれがある。
　Ｘ２．一方、ビアホールおよびパッド開口が別々の工程で形成されると、光電変換装置の製造工程数が増加し、それらの形成に必要なマスクの数が増加する。その結果、製造に要する時間およびコストが増加してしまう。
　Ｘ３．また、パッド開口の深さが層間絶縁膜および絶縁層を合わせた分の厚さとなるため、パッド開口内外に生じる段差部分で上部電極を被膜性よく成膜することが困難となる。
　この光電変換装置では、上部電極は、第１配線に直接接続されるのではなく、光吸収層が形成されている領域外において、絶縁層上に下部電極と同一の材料で形成された中継電極に接続されている。これにより、上部電極は、中継電極を介して第１配線に電気的に接続されている。よって、上記問題Ｘ１～Ｘ３を回避することができる。
　層間絶縁膜には、中継電極の一部をパッドとして露出させるパッド開口と、透明導電膜の上面の周縁部を露出させるビアホールとが厚さ方向に貫通して形成されており、上部電極は、パッド開口およびビアホール内に入り込み、中継電極および透明導電膜のそれぞれに接続されていてもよい。
　上記のような光電変換装置は、以下の工程Ｂ１～Ｂ１１を含む製造方法により製造することができる。
　Ｂ１．パッド形成領域において、層間絶縁膜上に第１配線を形成する工程
　Ｂ２．第１配線を覆うように、層間絶縁膜上に絶縁層を形成する工程
　Ｂ３．絶縁層上における第１配線と対向する位置に、第１配線に電気的に接続される中継電極と、絶縁層上における中継電極に対して離間した位置に下部電極とを、同一の材料を用いて形成する工程
　Ｂ４．中継電極を覆うように、絶縁層上に保護膜を形成する工程
　Ｂ５．複数の下部電極および保護膜を一括して覆うように、絶縁層上にカルコパイライト型化合物半導体からなる光吸収材料層を形成する工程
　Ｂ６．光吸収材料層上に透明導電材料膜を形成する工程
　Ｂ７．透明導電材料膜上に、パッド形成領域とは異なるセンサ形成領域の所定部分を覆うように、マスクを形成する工程
　Ｂ８．マスクを用いたウエットエッチングにより、透明導電材料膜を選択的に除去し、前記透明導電材料膜を透明導電膜に加工する工程
　Ｂ９．マスクを用いたドライエッチングにより、光吸収材料層を選択的に除去し、光吸収材料層を光吸収層に加工する工程
　Ｂ１０．光吸収層の形成後、マスクを除去し、絶縁層、光吸収層、透明導電膜および保護膜上に跨るように層間絶縁膜を形成する工程
　Ｂ１１．層間絶縁膜上に、透明導電膜および中継電極に電気的に接続される上部電極を形成する工程
　また、上部電極がビアホール内で透明導電膜に接続され、パッド開口内で中継電極に接続される場合、光電変換装置の製造方法は、以下の工程Ｂ１２をさらに含むことが好ましい。
　Ｂ１２．光吸収層が形成されている領域外において、層間絶縁膜および絶縁層を連続して選択的に除去し、中継電極の一部をパッドとして露出させるパッド開口を形成するとともに、層間絶縁膜を選択的に除去し、透明導電膜の上面の周縁部上において、ビアホールを貫通形成する工程
　上記のような製造方法において、たとえば、保護膜を形成する工程（工程Ｂ４）が実行されないと、以下の問題Ｘ４が生じる。
　Ｘ４．光吸収材料層のドライエッチング時に中継電極がエッチングガスに晒されるので、ドライエッチングにより中継電極がエッチングされて消失するおそれがある。消失せずに絶縁層上に残留しても、ドライエッチングにより表面が荒れ、上部電極との密着性が低下する。その結果、ワイヤボンディング不良を生じるおそれがある。
　これに対し、この光電変換装置の製造方法では、光吸収材料層のドライエッチングに先立つ工程Ｂ４において、中継電極を覆うように保護膜が形成される。そして、中継電極が保護膜により覆われた状態で、光吸収材料層がドライエッチングされることにより光吸収層が形成される。そのため、光吸収材料層のドライエッチング時に、中継電極がエッチングガスに晒されることがない。その結果、絶縁層上に、良好な表面状態を維持した中継電極を残留させることができる。よって、ワイヤボンディングの強度を向上させることができる。
　また、中継電極を覆う保護膜は、光吸収材料層のドライエッチングのエッチングガスにより、その形成時よりも薄くなるので、透明導電膜を覆う層間絶縁膜の厚さと、中継電極を覆う保護膜および層間絶縁膜の合計厚さとの差は比較的小さい。よって、パッド開口の形成に必要なエッチング時間は、保護膜をエッチングする必要のないビアホールの形成に必要なエッチング時間とほぼ同じですむ。その結果、上部電極と中継電極とのコンタクトのためのパッド開口と、上部電極と透明導電膜とのコンタクトのためのビアホールとを同一の工程（工程Ｂ１２）で形成する場合において、エッチングによる透明導電膜のダメージを低減することができる。よって、光電変換装置の信頼性の低下を抑制することができる。
　また、パッド開口およびビアホールが同一の工程（工程Ｂ１２）で形成される場合、これらが別々の工程で形成される場合と比較して、光電変換装置の製造工程数を低減でき、それらの形成に必要なマスクの数を削減することができる。その結果、製造に要する時間およびコストの増加を抑制することができる。
　さらに、保護膜が形成時よりも薄くなることにより、保護膜および層間絶縁膜の合計厚さが小さくなるため、パッド開口の深さを小さくすることができる。そのため、パッド開口内外の段差部分においても、上部電極を被膜性よく成膜することができる。
　また、透明導電材料膜の透明導電膜への加工のためのウエットエッチングに用いられるマスクは、光吸収材料層の光吸収層への加工のためのドライエッチングにも用いられ、そのドライエッチングに専用のマスクは形成されない。したがって、光電変換装置の製造工程が簡素ですむ。
　また、中継電極は、互いに間隔を空けて複数設けられており、各中継電極が第１配線に電気的に接続されていることが好ましい。これにより、互いに隣接する中継電極の間に上部電極を入り込ませることができる。そのため、中継電極の上面だけではなく、中継電極の側面も上部電極に接触させることができる。中継電極と上部電極との接触面積が増加するので、中継電極に対する上部電極の密着性を向上させることができる。
　また、第１配線と同一層に、各下部電極に対向して複数の第２配線が配置され、中継電極と第１配線とを電気的に接続する第１ビアおよび下部電極と第２配線とを電気的に接続する第２ビアが絶縁層を貫通して形成されていてもよい。この場合、下部電極、中継電極、第１ビアおよび第２ビアが同一の材料からなることが好ましい。その材料は、タングステンであってもよい。下部電極、中継電極、第１ビアおよび第２ビアの材料が全て同じであれば、下部電極、中継電極、第１ビアおよび第２ビアを同一の工程で形成することができる。よって、従来の光電変換装置の製造に必要とされる、ビアの材料の堆積層をＣＭＰ法により研磨する工程およびスパッタ法により下部電極の材料からなる膜を形成する工程を省略することができる。その結果、製造に要する時間およびコストを低減することができる。
　この構造の光電変換装置は、前記工程Ｂ１～Ｂ１１に加えて下記工程Ｂ１３を含み、さらに、絶縁層を形成する工程が下記工程Ｂ１４であり、下部電極および中継電極を形成する工程が下記工程Ｂ１５～Ｂ１８を含む製造方法により製造することができる。
　Ｂ１３．センサ形成領域において、層間絶縁膜上に第２配線を形成する工程
　Ｂ１４．（絶縁層を形成する工程が）第１および第２配線の両方を覆うように、絶縁層を形成する工程
　（下部電極および中継電極を形成する工程が）
　Ｂ１５．絶縁層を厚さ方向に貫通し、第１配線に達する第１ビアホールおよび第２配線に達する第２ビアホールを形成する工程
　Ｂ１６．第１および第２ビアホール内ならびに絶縁層上に、保護膜に対してエッチング選択比を有する材料からなるバリア膜を形成する工程
　Ｂ１７．タングステンを、第１および前記第２ビアホールに埋設するとともに、絶縁層上に堆積することにより、電極材料層を形成する工程、および
　Ｂ１８．電極材料層をパターニングすることにより、下部電極および中継電極を形成する工程を含む。
　電極材料層を形成する工程では、下部電極の材料（タングステン）により第１ビアホールおよび第２ビアホールが埋め尽くされる。
　そして、下部電極および中継電極を形成する工程では、下部電極および中継電極とともに、各下部電極に接続される第２ビアおよび中継電極に接続される第１ビアが形成される。これにより、下部電極と第２ビアとの確実な接続および中継電極と第１ビアとの確実な接続を達成することができ、下部電極と第２ビアとの電気接続信頼性および中継電極と第１ビアとの電気接続信頼性を向上させることができる。
　また、保護膜を形成する工程は、下記工程Ｂ１９およびＢ２０を含むことが好ましい。
　Ｂ１９．複数の下部電極および中継電極を一括して覆うように、絶縁層上に保護材料膜を形成する工程
　Ｂ２０．中継電極上に形成されたマスクを用いたウエットエッチングにより、保護材料膜を選択的に除去することにより、保護材料膜を形成する工程
　保護材料膜の除去をドライエッチングにより実行すると、エッチング中に下部電極の表面がエッチングガスによりダメージを受ける場合がある。しかし、上記のようにウエットエッチングにより実行すれば、下部電極が受けるダメージを低減することができる。そのため、下部電極の表面状態を良好に維持することができる。その結果、光電変換装置の信頼性の低下を抑制することができる。
　さらに、工程Ｂ１６で形成されるバリア膜は、保護膜に対してエッチング選択比を有する材料からなるため、工程Ｂ２０において、保護材料膜をウエットエッチングするときのエッチングストッパ膜を兼ねることが好ましい。これにより、エッチングストッパ膜を形成する工程を削減することができる。その結果、製造に要する時間およびコストを低減することができる。
＜第３発明に係る実施形態から把握されるべき特徴＞
　また、本発明の光電変換装置では、前記絶縁層上に前記下部電極と同一層に形成された配線と、前記配線を覆うように、前記絶縁層上に形成された保護膜とをさらに含むことが好ましい。
　上記のような光電変換装置は、以下の工程Ｃ１～Ｃ８を含む製造方法により製造することができる。
　Ｃ１．絶縁層を形成する工程
　Ｃ２．絶縁層上において、センサ形成領域に互いに間隔を空けて配置される複数の下部電極と、センサ形成領域外の周辺領域に配置される配線とを、同一の材料を用いて形成する工程
　Ｃ３．配線を覆うように、絶縁層上に保護膜を形成する工程
　Ｃ４．複数の下部電極および保護膜を一括して覆うように、絶縁層上にカルコパイライト型化合物半導体からなる光吸収材料層を形成する工程
　Ｃ５．光吸収材料層上に透明導電材料膜を形成する工程
　Ｃ６．透明導電材料膜上に、センサ形成領域の所定部分を覆うように、マスクを形成する工程
　Ｃ７．マスクを用いたウエットエッチングにより、透明導電材料膜を選択的に除去し、透明導電材料膜を透明導電膜に加工する工程
　Ｃ８．マスクを用いたドライエッチングにより、光吸収材料層を選択的に除去し、光吸収材料層を光吸収層に加工する工程
　上記のような製造方法において、たとえば、保護膜を形成する工程（工程Ｃ３）が実行されないと、以下の問題Ｘ５が生じる。
　Ｘ５．光吸収材料層のドライエッチング時に配線がエッチングガスに晒されるので、ドライエッチングにより配線がエッチングされて消失するおそれがある。消失せずに絶縁層上に残留しても、ドライエッチングにより表面が荒れ、配線としての信頼性が低下するおそれがある。
　これに対し、この光電変換装置の製造方法では、光吸収材料層のドライエッチングに先立つ工程Ｃ３において、配線を覆うように保護膜が形成される。そして、配線が保護膜により覆われた状態で、光吸収材料層がドライエッチングされることにより光吸収層が形成される。そのため、光吸収材料層のドライエッチング時に、配線がエッチングガスに晒されることがない。その結果、絶縁層上に、良好な表面状態を維持した配線を残留させることができる。したがって、この配線を任意の用途に用いることができる。
　たとえば、各下部電極に電気的に接続されたキャパシタ上部電極と、絶縁層を挟んで複数のキャパシタ上部電極に対向するキャパシタ下部電極とを有するＭＩＭキャパシタが光電変換装置に備えられている場合、保護膜に覆われた配線をキャパシタ下部電極に電気的に接続することができる。その結果、配線を基板電位に接続すれば、キャパシタ下部電極の電位を基板電位に保持することができる。
　また、ＭＩＭキャパシタが備えられる構成の場合、キャパシタ下部電極は、キャパシタ上部電極に対して一括して対向するように形成されていることが好ましい。これにより、キャパシタ下部電極が各キャパシタ上部電極のそれぞれに対応して複数形成される場合と比較して、キャパシタ下部電極を形成する工程を簡素化することができる。
　さらに、配線は、下部電極と同一の材料からなることが好ましい。これにより、配線を下部電極と同一の工程で形成することができる。そのため、これらが別々の工程で形成される場合と比較して、光電変換装置の製造工程数を低減でき、それらの形成に必要なマスクの数を削減することができる。その結果、製造に要する時間およびコストの増加を抑制することができる。
＜第４発明に係る実施形態から把握されるべき特徴＞
　また、本発明の光電変換装置では、前記透明電極膜は、平面視でその側面が前記光吸収層の側面よりも内側に位置していることが好ましい。
　光吸収層の側面は、光吸収層に加工する際のドライエッチングによるダメージを受けているので、光吸収層の側面上にｐｎ接合が生じていると、そのダメージに起因する暗電流を生じるおそれがある。この光電変換装置では、平面視において、透明導電膜の側面が光吸収層の側面よりも内側に位置している。そのため、光吸収層の側面には、透明導電膜が接触しておらず、光吸収層の側面上に、光吸収層および透明導電膜によるｐｎ接合が生じていない。したがって、光吸収層の側面のダメージに起因する暗電流の発生を防止することができる。
　透明導電膜に電気的に接続される上部電極が設けられる場合、層間絶縁膜が絶縁層、光吸収層および透明導電膜上に跨って形成されていることが好ましい。これにより、光吸収層と上部電極との間に層間絶縁膜が介在されるので、光吸収層と上部電極とを絶縁分離することができ、光吸収層と透明導電膜とが上部電極を介して短絡するのを防止することができる。
　光吸収層の側面が透明導電膜で覆われていないので、光吸収層の側面に上部電極が接触するのを確実に防止するため、層間絶縁膜が光吸収層の側面に接していることが好ましい。
　透明導電膜の側面は、その下端に近づくほど光吸収層の側面に近づくように傾斜していることが好ましい。これにより、透明導電膜の側面に対する層間絶縁膜のカバレッジの向上を図ることができる。
　光吸収層と透明導電膜との界面には、高抵抗バッファ層が形成されてもよい。
　高抵抗バッファ層を備える場合、光電変換装置は、以下の工程Ｄ１～Ｄ９を含む製造方法により製造することができる。
　Ｄ１．絶縁層を形成する工程
　Ｄ２．絶縁層上に下部電極の材料からなる電極材料層を積層する工程
　Ｄ３．電極材料層を選択的に除去し、絶縁層上に互いに間隔を空けて配置される複数の下部電極を形成する工程
　Ｄ４．複数の下部電極を一括して覆うように、絶縁層上にカルコパイライト型化合物半導体からなる光吸収材料層を形成する工程
　Ｄ５．光吸収材料層の形成に続いて、光吸収材料層上に高抵抗バッファ層を形成する工程と、
　Ｄ６．高抵抗バッファ層の形成に続いて、高抵抗バッファ層上に透明導電材料膜を形成する工程
　Ｄ７．透明導電材料膜上にマスクを形成する工程
　Ｄ８．マスクを用いたウエットエッチングにより、透明導電材料膜を選択的に除去し、透明導電材料膜を透明導電膜に加工する工程
　Ｄ９．マスクを用いたドライエッチングにより、光吸収材料層を選択的に除去し、光吸収材料層を光吸収層に加工する工程
　透明導電材料膜の透明導電膜への加工のためのウエットエッチングに用いられるマスクは、光吸収材料層の光吸収層への加工のためのドライエッチングにも用いられ、そのドライエッチングに専用のマスクは形成されない。したがって、光電変換装置の製造工程が簡素ですむ。
　光吸収層がＣＩＧＳからなり、高抵抗バッファ層が硫化カドミウム（ＣｄＳ）からなり、透明導電膜が酸化亜鉛（ＺｎＯ）からなる場合、とくに、工程Ｄ４～Ｄ６のように、光吸収層、高抵抗バッファ層および透明導電膜の形成が連続して行われることが好ましい。これにより、光吸収層の形成から透明導電膜の形成完了までが短時間ですみ、光吸収層、高抵抗バッファ層および透明導電膜の膜質の向上を図ることができる。
　透明導電膜の上面の周縁部上において、ビアホールが層間絶縁膜を厚さ方向に貫通して形成され、上部電極は、ビアホール内に入り込み、そのビアホール内で透明導電膜に接続されていてもよい。
　光吸収層が形成されている領域外において、絶縁層および層間絶縁膜を連続して厚さ方向に貫通するパッド開口から絶縁層の下方に形成された配線の一部を露出させることにより、パッドが形成され、上部電極は、パッド開口内に入り込み、バッド開口内でパッドに接続されていてもよい。
　上部電極がビアホール内で透明導電膜に接続され、パッド開口内でパッドに接続される構成の場合、光電変換装置の製造方法は、以下の工程Ｄ１０～Ｄ１２をさらに含むことが好ましい。
　Ｄ１０．絶縁層を形成する前に、配線を形成する工程
　Ｄ１１．光吸収層が形成された後、マスクを除去し、絶縁層、光吸収層および透明導電膜上に跨るように層間絶縁膜を形成する工程
　Ｄ１２．光吸収層が形成されている領域外において、層間絶縁膜および絶縁層を連続して選択的に除去し、配線の一部をパッドとして露出させるパッド開口を形成するとともに、層間絶縁膜を選択的に除去し、透明導電膜の上面の周縁部上において、ビアホールを貫通形成する工程
　パッド開口およびビアホールが同一の工程（工程Ｄ１２）で形成されるので、これらが別々の工程で形成される場合と比較して、それらの形成に必要なマスクの数を削減することができ、光電変換装置の製造工程が簡素ですむ。
＜第５発明に係る実施形態から把握されるべき特徴＞
　また、本発明の光電変換装置では、前記透明導電膜および前記光吸収層を覆うように形成されたＡｌ2Ｏ3からなる保護膜と、前記透明導電膜および前記光吸収層を覆うように形成された表面保護膜とさらに含むことが好ましい。
　酸化アルミニウム（Ａｌ2Ｏ3）からなる保護膜は、ＲＦスパッタ法により常温下で形成される。したがって、透明導電膜の形成後であっても、透明導電膜に熱ダメージを与えることがない。そのため、熱ダメージによる透明導電膜の劣化を抑制することができる。
　また、Ａｌ2Ｏ3の膜構造は、常温下で実行される成膜手法によっても緻密に形成することができる。緻密な構造の保護膜（Ａｌ2Ｏ3膜）が優れた水分不透過性を発揮するので、表面保護膜の膜質に関わらず、保護膜の下方（透明導電膜側）への水分の浸入を良好に抑制することができる。その結果、水分の浸入などによる光吸収層および透明導電膜の劣化を抑制することができる。
　保護膜は、表面保護膜よりも透明導電膜側に配置されていてもよいし、表面保護膜の表面を被覆していてもよい。
　また、絶縁層および透明導電膜上に跨る層間絶縁膜と、その層間絶縁膜上に、透明導電膜に電気的に接続された上部電極とが形成されている場合、保護膜は、表面保護膜と、層間絶縁膜および上部電極との間に介在されていてもよい。また、保護膜は、層間絶縁膜と、絶縁層および透明導電膜との間に介在されていてもよい。さらに、保護膜は、表面保護膜と層間絶縁膜と間、および上部電極と層間絶縁膜と間に介在されていてもよい。
　光吸収層の材料であるカルコパイライト型化合物半導体は、ＣＩＧＳ（Ｃｕ（Ｉｎ，Ｇａ）Ｓｅ2）であってもよい。
　透明導電膜の材料は、酸化亜鉛（ＺｎＯ）であってもよい。この場合、表面保護膜の材料は、窒化シリコン（ＳｉＮ）であってもよい。
　ＳｉＮは良好な絶縁性を有するので、透明導電膜および光吸収層が位置する表面保護膜の下方と、表面保護膜の上方との間が、表面保護膜を挟んで良好に絶縁分離される。そのため、透明導電膜や光吸収層に対する電気的な影響を抑制することができる。その結果、光電変換装置を安定して動作させることができる。
　一方、透明導電膜がＺｎＯの場合、透明導電膜の形成後は、２００℃を超える温度下での処理を行うことができないので、表面保護膜（ＳｉＮ膜）は、２００℃以下でのプラズマＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により形成する必要がある。そのため、表面保護膜の膜構造が粗くなり、表面保護膜が十分な水分不透過性を発揮しないおそれがある。
　しかし、この光電変換装置では、Ａｌ2Ｏ3からなる保護膜が透明導電膜および光吸収層を覆うように形成されているので、保護膜の下方（透明導電膜側）への水分の浸入を良好に抑制することができる。すなわち、この光電変換装置によれば、Ａｌ2Ｏ3からなる保護膜およびＳｉＮからなる表面保護膜の両方に透明導電膜および光吸収層が覆われることにより、良好な絶縁性および水分不透過性を達成することができる。
＜第６発明に係る実施形態から把握されるべき特徴＞
　また、本発明の光電変換装置では、前記絶縁層を挟んで前記下部電極と対向配置され、前記下部電極に電気的に接続された下部配線と、前記光吸収層が形成されている領域外において、前記下部配線と同一層に形成された電極パッドと、前記絶縁層を厚さ方向に貫通して設けられ、下端が前記電極パッドに接続されたビアと、前記絶縁層および前記透明導電膜上に跨って形成され、前記ビアの上面を露出させるパッド開口を有する層間絶縁膜と、前記層間絶縁膜上に形成され、前記パッド開口内に入り込み、前記ビアに電気的に接続された上部配線とをさらに含むことが好ましい。
　この光電変換装置では、上部配線が、パッド開口内においてビアに電気的に接続されている。ビアは、その下端が電極パッドに接続されている。これにより、上部配線を、ビアを介して電極パッドに電気的に接続することができる。
　そして、上記光電変換装置は、たとえば、以下の工程Ｆ１～Ｆ１２を含む製造方法により製造することができる。
　Ｆ１．センサ形成領域において第１層間絶縁膜上に下部配線を形成するとともに、センサ形成領域外のパッド形成領域において第１層間絶縁膜上に電極パッドを形成する工程
　Ｆ２．下部配線および電極パッドを覆うように、第１層間絶縁膜上に絶縁層を形成する工程
　Ｆ３．絶縁層における電極パッド上の部分に、絶縁層を厚さ方向に貫通し、その下端が電極パッドに接続されるビアを形成する工程
　Ｆ４．同一の材料を用いて、絶縁層上における下部配線と対向する位置に、下部配線に電気的に接続される下部電極を形成するとともに、絶縁層上における電極パッドと対向する位置に、ビアを覆う犠牲層を形成する工程
　Ｆ５．下部電極および犠牲層を一括して覆うように、絶縁層上にカルコパイライト型化合物半導体からなる光吸収材料層を形成する工程
　Ｆ６．光吸収材料層上に透明導電材料膜を形成する工程
　Ｆ７．透明導電材料膜上に、センサ形成領域の所定部分を覆うように、マスクを形成する工程
　Ｆ８．マスクを用いたウエットエッチングにより、透明導電材料膜を選択的に除去し、透明導電材料膜を透明導電膜に加工する工程
　Ｆ９．マスクを用いたドライエッチングにより、光吸収材料層を選択的に除去し、光吸収材料層を光吸収層に加工する工程
　Ｆ１０．光吸収層の形成後、マスクを除去し、絶縁層、透明導電膜および犠牲層上に跨るように第２層間絶縁膜を形成する工程
　Ｆ１１．ビア上の犠牲層および第２層間絶縁膜を除去することにより、ビアの上面を露出させるパッド開口を形成する工程
　Ｆ１２．第２層間絶縁膜上に、パッド開口内に入り込み、ビアに電気的に接続される上部配線を形成する工程
　また、上記光電変換装置は、以下の工程Ｆ１３～Ｆ２５を含む製造方法により製造することができる。
　Ｆ１３．センサ形成領域において第１層間絶縁膜上に下部配線を形成するとともに、センサ形成領域外のパッド形成領域において第１層間絶縁膜上に電極パッドを形成する工程
　Ｆ１４．下部配線および電極パッドを覆うように、第１層間絶縁膜上に絶縁層を形成する工程
　Ｆ１５．絶縁層における電極パッド上の部分に、絶縁層を厚さ方向に貫通し、その下端が電極パッドに接続されるビアを形成する工程
　Ｆ１６．同一の材料を用いて、絶縁層上における下部配線と対向する位置に、下部配線に電気的に接続される下部電極を形成するとともに、絶縁層上における電極パッドと対向する位置に、ビアを覆う犠牲層を形成する工程
　Ｆ１７．下部電極および犠牲層を一括して覆うように、絶縁層上にカルコパイライト型化合物半導体からなる光吸収材料層を形成する工程
　Ｆ１８．光吸収材料層上に透明導電材料膜を形成する工程
　Ｆ１９．透明導電材料膜上に、センサ形成領域の所定部分を覆うように、マスクを形成する工程
　Ｆ２０．マスクを用いたウエットエッチングにより、透明導電材料膜を選択的に除去し、透明導電材料膜を透明導電膜に加工する工程
　Ｆ２１．マスクを用いたドライエッチングにより、光吸収材料層を選択的に除去し、光吸収材料層を光吸収層に加工する工程
　Ｆ２２．光吸収層の形成後、マスクを除去し、犠牲層を除去することによりビアの上面を絶縁層上に露出させる工程
　Ｆ２３．犠牲層の除去後、絶縁層、透明導電膜およびビア上に跨るように第２層間絶縁膜を形成する工程
　Ｆ２４．ビア上の第２層間絶縁膜を除去することにより、ビアの上面を露出させるパッド開口を形成する工程
　Ｆ２５．第２層間絶縁膜上に、パッド開口内に入り込み、ビアに電気的に接続される上部配線を形成する工程
　上記の製造方法によれば、光電変換装置の製造途中において、下部配線に電気的に接続される下部電極と、下部配線と同一層の電極パッドにビアを介して電気的に接続される犠牲層とが、絶縁層上に同時に形成される。犠牲層に電圧を印加することにより、光電変換装置の製造途中においても、ビアを介して電極パッドに電圧を印加することができる。これにより、下部電極の絶縁状態を測定することができる。
　測定に利用可能な犠牲層は絶縁層上に形成されているので、光吸収材料層のドライエッチング時に、エッチングガスに晒され、表面にダメージを受ける場合がある。そのため、配線などを犠牲層に対して良好な密着性で接続することは困難である。したがって、この犠牲層に上部配線を接続することにより上部配線と電極パッドとが電気的に接続されても、犠牲層と上部配線との密着性が高くないから、上部配線と電極パッドとの電気的な接続信頼性を良好に保持することは困難である。
　これに対し、上記の製造方法では、犠牲層はパッド開口の形成時もしくはパッド開口の形成に先立って除去され、パッド開口内には、下端が電極パッドに接続されたビアの上面が露出する。このビアは、光吸収材料層のドライエッチング時、犠牲層に覆われているので、エッチングガスに晒されることがない。そのため、パッド開口内に露出するビアの上面の状態は、ドライエッチング後の犠牲層の表面とは異なり、良好に維持されている。したがって、パッド開口内において、上部配線をビアに対して良好な密着性で接続することができる。その結果、上部配線と電極パッドとの電気的な接続信頼性を良好に保持することができる。
　層間絶縁膜における透明導電膜上においてビアホールが厚さ方向に貫通して形成されている場合、上部配線は、そのビアホール内に入り込み、透明導電膜に接続されていてもよい。また、上部配線とビアの上面との間には、導電バリア膜が介在されていることが好ましい。
　ビアの材料は、タングステンであってもよい。タングステンは酸化し易いため、タングステンと上部配線との接触面積が大きいと、上部配線へのワイヤボンディング時に生じる振動により、上部配線がタングステンから剥離するおそれがある。
　しかし、上記光電変換装置では、上部配線は、面積が比較的大きい電極などの導電部材ではなく、面積が比較的小さいビアに接続されている。そのため、タングステンと上部配線との接触面積が小さい。したがって、ワイヤボンディング時に振動が生じても、上部配線の剥離を抑制することができる。つまり、ビアの材料がタングステンである場合でも、ビアに対する上部配線の良好な密着性を保持でき、上部配線と電極パッドとの電気的な接続信頼性を良好に保持することができる。
＜第７発明に係る実施形態から把握されるべき特徴＞
　また、本発明の光電変換装置では、前記透明導電膜が、ＺｎＯからなり、一端が前記透明導電膜に接続され、他端が前記絶縁層上における前記光吸収層の側方の領域に配置された上部電極と、前記透明導電膜および前記上部電極を一括して覆う表面保護膜とをさらに含み、前記表面保護膜には、前記光吸収層の側方の領域において、前記上部電極を露出させる開口が形成され、前記開口は、前記表面保護膜をその厚さ方向に貫通する貫通部と、前記貫通部と連通し、その側面が前記表面保護膜の表面側ほど拡がるテーパ部とからなることが好ましい。
　貫通部とテーパ部とからなる開口を有する光電変換装置は、たとえば、以下の工程Ｇ１～Ｇ８を含む製造方法により製造することができる。
　Ｇ１．絶縁層上に下部電極を形成する工程
　Ｇ２．前記下部電極を覆うように、前記絶縁層上にカルコパイライト型化合物半導体からなる光吸収層を形成する工程
　Ｇ３．前記光吸収層上にＺｎＯからなる透明導電膜を形成する工程
　Ｇ４．一端部が前記透明導電膜に接続され、他端部が前記絶縁層上における前記光吸収層の側方の領域に配置される上部電極を形成する工程
　Ｇ５．前記透明導電膜および前記上部電極を一括して覆う表面保護膜を形成する工程
　Ｇ６．前記表面保護膜上に、前記表面保護膜における前記光吸収層の側方の領域に形成された部分を部分的に露出させるレジスト開口を有するレジスト膜を形成する工程
　Ｇ７．等方性エッチングにより、前記表面保護膜における前記レジスト開口から露出する部分に、その表面から掘り下がったテーパ部を形成する工程
　Ｇ８．異方性エッチングにより、前記テーパ部の底面から前記表面保護膜を貫通する貫通部を形成する工程
　表面保護膜上にレジスト膜が形成された後、等方性エッチングにより、表面保護膜におけるレジスト開口から露出する部分がエッチングされる。これにより、表面保護膜に、その表面から掘り下がったテーパ部が形成される。その後、異方性エッチングにより、テーパ部の底面から表面保護膜を貫通する貫通部が形成され、表面保護膜に、上部電極を選択的に露出させる開口が得られる。
　すなわち、上部電極上において、等方性エッチングにより、表面保護膜がある程度の厚さまで薄くされた後、異方性エッチングにより、その表面保護膜の薄くなった部分に貫通部（開口）が形成される。そのため、異方性エッチングによるエッチング量が少なく、異方性エッチングを行う時間が短くすむので、レジスト膜の膜減りを少なくすることができる。その結果、光吸収層および透明導電膜の上方において、レジスト膜の膜減りにより表面保護膜が露出することを防止でき、表面保護膜にエッチングによるダメージを生じるのを防止することができる。よって、表面保護膜にエッチングによるダメージを生じることなく、表面保護膜に上部電極を選択的に露出させる開口を形成することができる。
　また、テーパ部を形成するための等方性エッチングでは、表面保護膜における貫通部が形成される部分を薄くし、異方性エッチングによるエッチング量を小さくすることができればよく、等方性エッチングを上部電極が露出するまで行う必要はないので、等方性エッチングによるエッチング量の精密な制御は不要である。よって、テーパ部を容易に形成することができ、ひいては開口を容易に形成することができる。
　光吸収層の材料であるカルコパイライト型化合物半導体は、Ｃｕ（Ｉｎ，Ｇａ）Ｓｅ2であってもよい。
　また、表面保護膜は、２００℃以下の低温下で形成されるのが好ましい。この場合、酸化亜鉛（ＺｎＯ）からなる透明導電膜が２００℃を超える温度に曝されることがないので、透明導電膜の熱による劣化を防止することができる。
　２００℃以下の低温下で形成される表面保護膜としては、窒化シリコン（ＳｉＮ）からなる表面保護膜を例示することができる。
＜第８発明に係る実施形態から把握されるべき特徴＞
　また、本発明の光電変換装置では、前記絶縁層の下方に形成された第１配線と、前記光吸収層が形成されている領域外において、前記絶縁層上に前記下部電極と同一の材料で形成され、前記第１配線に電気的に接続された中継電極と、前記中継電極を覆うように形成された第１保護膜と、前記第１保護膜上に形成され、前記第１保護膜に対してエッチング選択性を有する第２保護膜と、前記絶縁層、前記光吸収層、前記透明導電膜、前記中継電極および前記第２保護膜上に跨って形成された層間絶縁膜と、前記層間絶縁膜上に形成され、前記層間絶縁膜を貫通するビアホールを介して前記透明導電膜に電気的に接続され、かつ、前記層間絶縁膜、前記第２保護膜および前記第１保護膜を貫通するパッド開口を介して前記中継電極に電気的に接続された上部電極とをさらに含むことが好ましい。
　透明導電膜から上部電極によって取り出される電荷は、たとえば、絶縁層の下方の第１配線によって、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子に伝達される。そのため、上部電極は第１配線に電気的に接続されている必要があるが、上部電極を第１配線に直接接続する場合、上記問題Ｘ１～Ｘ３と同様の問題が生じる。
　この光電変換装置では、上部電極は、第１配線に直接接続されるのではなく、光吸収層が形成されている領域外において、絶縁層上に下部電極と同一の材料で形成された中継電極に接続されている。これにより、上部電極は、中継電極を介して第１配線に電気的に接続されている。よって、上記問題Ｘ１～Ｘ３を回避することができる。
　上記のような光電変換装置は、以下の工程Ｈ１～Ｈ１４を含む製造方法により製造することができる。
　Ｈ１．パッド形成領域において、第１層間絶縁膜上に第１配線を形成する工程
　Ｈ２．第１配線を覆うように、第１層間絶縁膜上に絶縁層を形成する工程
　Ｈ３．絶縁層上における第１配線と対向する位置に、第１配線に電気的に接続される中継電極と、絶縁層上における中継電極に対して離間した位置に下部電極とを、同一の材料を用いて形成する工程
　Ｈ４．下部電極および中継電極を一括して覆うように、絶縁層上に第１材料膜を積層する工程
　Ｈ５．第１材料膜上に、第１材料膜に対してエッチング選択性を有する第２材料膜を積層する工程
　Ｈ６．中継電極上に形成されたレジストマスクを用いたドライエッチングにより、第２材料膜を選択的に除去することにより、第２材料膜を第２保護膜に加工する工程
　Ｈ７．第２保護膜をハードマスクとして用いたウエットエッチングにより、第１材料膜を選択的に除去することにより、第１材料膜を第１保護膜に加工する工程
　Ｈ８．複数の下部電極および第２保護膜を一括して覆うように、絶縁層上にカルコパイライト型化合物半導体からなる光吸収材料層を形成する工程
　Ｈ９．光吸収材料層上に透明導電材料膜を形成する工程
　Ｈ１０．透明導電材料膜上に、パッド形成領域とは異なるセンサ形成領域の所定部分を覆うように、マスクを形成する工程
　Ｈ１１．マスクを用いたウエットエッチングにより、透明導電材料膜を選択的に除去し、透明導電材料膜を透明導電膜に加工する工程
　Ｈ１２．マスクを用いたドライエッチングにより、光吸収材料層を選択的に除去し、光吸収材料層を光吸収層に加工する工程
　Ｈ１３．光吸収層の形成後、マスクを除去し、絶縁層、光吸収層、透明導電膜および第２保護膜上に跨るように第２層間絶縁膜を形成する工程
　Ｈ１４．第２層間絶縁膜上に、第２層間絶縁膜を貫通するビアホールを介して透明導電膜に、かつ、第２層間絶縁膜、第２保護膜および第１保護膜を貫通するパッド開口を介して中継電極に電気的に接続される上部電極を形成する工程
　上記のような製造方法において、たとえば、第１保護膜を形成する工程（工程Ｈ７）が実行されないと、上記以下の問題Ｘ４と同様の問題が生じる。
　しかし、この光電変換装置の製造方法では、光吸収材料層のドライエッチングに先立つ工程Ｈ７において、中継電極を覆うように第１保護膜が形成される。そして、中継電極が第１保護膜により覆われた状態で、光吸収材料層がドライエッチングされることにより光吸収層が形成される。そのため、光吸収材料層のドライエッチング時に、中継電極がエッチングガスに晒されることがない。その結果、絶縁層上に、良好な表面状態を維持した中継電極を残留させることができる。よって、ワイヤボンディングの強度を向上させることができる。
　また、中継電極を被覆する保護膜を形成する場合であっても、中継電極を覆うように絶縁層上に材料膜を積層し、その材料膜上に、保護膜となるべき部分のみを覆うレジストマスクを形成して、材料膜をウエットエッチングするやり方では、レジストマスクの面積がエッチングされる材料膜の面積に比べて非常に小さいため、ウエットエッチング中、エッチング液によりレジストマスクが剥がれるおそれがある。
　これに対し、この光電変換装置の製造方法では、第１材料膜をウエットエッチングして第１保護膜に加工するとき(工程Ｈ７)、レジストマスクではなく、レジストマスクよりも第１材料膜に対する密着性に優れるハードマスク（第２保護膜）がマスクとして使用されるので、第１材料膜とマスクとの密着性を向上させることができる。そのため、ウエットエッチング時、エッチング液によるマスク剥がれを抑制することができる。その結果、第１材料膜を理想的な形状に加工することができる。
　また、中継電極を覆う第１保護膜および第２保護膜（これらを総称して保護膜という。）の合計厚さは、光吸収材料層のドライエッチングのエッチングガスにより、その形成時よりも薄くなるので、透明導電膜を覆う層間絶縁膜の厚さと、中継電極を覆う保護膜および層間絶縁膜の合計厚さとの差は比較的小さい。よって、パッド開口の形成に必要なエッチング時間は、保護膜をエッチングする必要のないビアホールの形成に必要なエッチング時間とほぼ同じですむ。その結果、上部電極と中継電極とのコンタクトのためのパッド開口と、上部電極と透明導電膜とのコンタクトのためのビアホールとを同一の工程で形成する場合において、エッチングによる透明導電膜のダメージを低減することができる。よって、光電変換装置の信頼性の低下を抑制することができる。
　また、パッド開口およびビアホールが同一の工程で形成される場合、これらが別々の工程で形成される場合と比較して、光電変換装置の製造工程数を低減でき、それらの形成に必要なマスクの数を削減することができる。その結果、製造に要する時間およびコストの増加を抑制することができる。
　さらに、保護膜がその形成時よりも薄くなることにより、保護膜および層間絶縁膜の合計厚さが小さくなるため、パッド開口の深さを小さくすることができる。そのため、パッド開口内外の段差部分においても、上部電極を被膜性よく成膜することができる。
　また、透明導電材料膜の透明導電膜への加工のためのウエットエッチングに用いられるマスクは、光吸収材料層の光吸収層への加工のためのドライエッチングにも用いられ、そのドライエッチングに専用のマスクは形成されない。したがって、光電変換装置の製造工程が簡素ですむ。
　また、第１保護膜および第２保護膜の組み合わせとしては、第１保護膜が酸化シリコン膜であり、第２保護膜が窒化シリコン膜である組み合わせであってもよい。
　また、第１配線と同一層に、各下部電極に対向して複数の第２配線が配置され、中継電極と第１配線とを電気的に接続する第１ビアおよび下部電極と第２配線とを電気的に接続する第２ビアが絶縁層を貫通して形成されていてもよい。この場合、下部電極、中継電極、第１ビアおよび第２ビアが同一の材料からなることが好ましい。その材料は、タングステンであってもよい。下部電極、中継電極、第１ビアおよび第２ビアの材料が全て同じであれば、下部電極、中継電極、第１ビアおよび第２ビアを同一の工程で形成することができる。よって、従来の光電変換装置の製造に必要とされる、ビアの材料の堆積層をＣＭＰ法により研磨する工程およびスパッタ法により下部電極の材料からなる膜を形成する工程を省略することができる。その結果、製造に要する時間およびコストを低減することができる。
　この構造の光電変換装置は、前記工程Ｈ１～Ｈ１４に加えて下記工程Ｈ１５を含み、さらに、絶縁層を形成する工程が下記工程Ｈ１６であり、下部電極および中継電極を形成する工程が下記工程Ｈ１７～Ｈ２０を含む製造方法により製造することができる。
　Ｈ１５．センサ形成領域において、層間絶縁膜上に第２配線を形成する工程
　Ｈ１６．（絶縁層を形成する工程が）第１および第２配線の両方を覆うように、絶縁層を形成する工程
　（下部電極および中継電極を形成する工程が）
　Ｈ１７．絶縁層を厚さ方向に貫通し、第１配線に達する第１ビアホールおよび第２配線に達する第２ビアホールを形成する工程
　Ｈ１８．第１および第２ビアホール内ならびに絶縁層上に、保護膜に対してエッチング選択比を有する材料からなるバリア膜を形成する工程
　Ｈ１９．タングステンを、第１および前記第２ビアホールに埋設するとともに、絶縁層上に堆積することにより、電極材料層を形成する工程、および
　Ｈ２０．電極材料層をパターニングすることにより、下部電極および中継電極を形成する工程を含む。
　電極材料層を形成する工程では、下部電極の材料（タングステン）により第１ビアホールおよび第２ビアホールが埋め尽くされる。
　そして、下部電極および中継電極を形成する工程では、下部電極および中継電極とともに、各下部電極に接続される第２ビアおよび中継電極に接続される第１ビアが形成される。これにより、下部電極と第２ビアとの確実な接続および中継電極と第１ビアとの確実な接続を達成することができ、下部電極と第２ビアとの電気接続信頼性および中継電極と第１ビアとの電気接続信頼性を向上させることができる。
＜第９発明に係る実施形態から把握されるべき特徴＞
　また、本発明の光電変換装置では、前記絶縁層の下方に形成された第１配線と、前記絶縁層、前記光吸収層および前記透明導電膜上に跨って形成された層間絶縁膜と、前記光吸収層が形成されている領域外において、前記層間絶縁膜および前記絶縁層を厚さ方向に貫通するパッド開口から、前記第１配線の一部を露出させることにより形成されたパッドと、前記パッド開口の側面に露出するように前記絶縁層上に形成され、前記下部電極のオープン／ショートテストのためのテスト用電極と、前記層間絶縁膜上に形成され、前記透明導電膜および前記パッドに電気的に接続された上部電極とをさらに含むことが好ましい。
　上記光電変換装置は、たとえば、以下の工程Ｉ１～Ｉ１２を含む製造方法により製造することができる。
　Ｉ１．パッド形成領域において、第１層間絶縁膜上に第１配線を形成する工程
　Ｉ２．第１配線を覆うように、第１層間絶縁膜上に絶縁層を形成する工程
　Ｉ３．絶縁層上に、同一の材料を用いて、第１配線と対向する位置にテスト用電極を形成するとともに、テスト用電極に対して離間した位置に下部電極を形成する工程
　Ｉ４．テスト用電極を覆うように、絶縁層上に保護膜を形成する工程
　Ｉ５．複数の下部電極および保護膜を一括して覆うように、絶縁層上にカルコパイライト型化合物半導体からなる光吸収材料層を形成する工程
　Ｉ６．光吸収材料層上に透明導電材料膜を形成する工程
　Ｉ７．透明導電材料膜上に、パッド形成領域とは異なるセンサ形成領域の所定部分を覆うように、マスクを形成する工程
　Ｉ８．マスクを用いたウエットエッチングにより、透明導電材料膜を選択的に除去し、透明導電材料膜を透明導電膜に加工する工程
　Ｉ９．マスクを用いたドライエッチングにより、光吸収材料層を選択的に除去し、光吸収材料層を光吸収層に加工する工程
　Ｉ１０．光吸収層の形成後、マスクを除去し、絶縁層、光吸収層、透明導電膜および保護膜上に跨るように第２層間絶縁膜を形成する工程
　Ｉ１１．第２層間絶縁膜、保護膜、テスト用電極および絶縁層を貫通するパッド開口を形成することにより、第１配線の一部をパッドとして露出させるとともに、テスト用電極をパッド開口の側面に露出させる工程
　Ｉ１２．第２層間絶縁膜上に、透明導電膜およびパッドに電気的に接続される上部電極を形成する工程
　上記の製造方法によれば、光電変換装置の製造途中において、下部電極のオープン／ショートテストのためのテスト用電極が、パッド開口内に露出する。そのため、下部電極とテスト用電極との間にテストパターンを形成しておけば、このテスト用電極に電圧を印加することにより、光電変換装置の製造途中においても、下部電極の絶縁状態を測定することができる。
　また、上部電極とパッドとの電気的な接続は、このテスト用電極を介して形成されるのではなく、パッド開口に露出するパッドに対して上部電極が直接接触することにより形成される。そして、パッドとして使用される第１配線は、光吸収材料層のドライエッチング時、少なくとも絶縁層、テスト用電極および保護膜に覆われているので、エッチングガスに晒されることがない。そのため、パッド開口内にパッドとして露出する第１配線の上面の状態は、良好に維持されている。したがって、パッド開口内において、上部電極をパッドに対して良好な密着性で接続することができる。その結果、上部電極とパッドとの電気的な接続信頼性を良好に保持することができる。
　また、テスト用電極を被覆する保護膜は、たとえば、ドライエッチングにより光吸収層を形成する工程Ｉ９に先立って実行される工程Ｉ４において、テスト用電極を覆うように形成される。そのため、工程Ｉ９では、テスト用電極が保護膜により覆われた状態で、光吸収材料層がドライエッチングされる。したがって、光吸収材料層のドライエッチング時に、テスト用電極がエッチングガスに晒されることがない。その結果、エッチングガスによるテスト用電極に対するダメージを低減でき、テスト用電極の消失を防止することができる。よって、テスト用電極を確実に形成することができる。
　また、保護膜は、テスト用電極を被覆する下側の第１保護膜と、第１保護膜上に形成され、第１保護膜に対してエッチング選択性を有する第２保護膜とを備えていてもよい。
　第１保護膜および第２保護膜を備える光電変換装置は、たとえば、前記工程Ｉ１～Ｉ１２において工程Ｉ４が、下記工程Ｉ４－１～Ｉ４－４を含む製造方法により製造することができる。
　Ｉ４－１．下部電極およびテスト用電極を一括して覆うように、絶縁層上に第１材料膜を積層する工程
　Ｉ４－２．第１材料膜上に、第１材料膜に対してエッチング選択性を有する第２材料膜を積層する工程
　Ｉ４－３．テスト用電極上に形成されたレジストマスクを用いたドライエッチングにより、第２材料膜を選択的に除去することにより、第２材料膜を第２保護膜に加工する工程
　Ｉ４－４．第２保護膜をハードマスクとして用いたウエットエッチングにより、第１材料膜を選択的に除去することにより、第１材料膜を第１保護膜に加工する工程
　この方法では、第１材料膜のウエットエッチングに際して、ハードマスクがマスクとして使用されるので、第１材料膜とマスクとの密着性を向上させることができる。そのため、ウエットエッチング時、エッチング液によるマスク剥がれを抑制することができる。その結果、第１材料膜を理想的な形状に加工することができる。
　また、テスト用電極は、絶縁層と層間絶縁膜（第２層間絶縁膜）との間に介在されており、下部電極と同一層であってもよい。その場合には、テスト用電極は、下部電極と同一の材料からなることが好ましい。下部電極およびテスト用電極の材料が同じであれば、下部電極およびテスト用電極を同一の工程で形成することができる。
　さらに、第１配線と同一層に、各下部電極に対向して複数の第２配線が配置され、下部電極と第２配線とを電気的に接続するビアが絶縁層を貫通して形成されていてもよい。この場合、下部電極、テスト用電極およびビアが同一の材料からなることが好ましい。その材料は、タングステンであってもよい。
　下部電極、テスト用電極およびビアの材料が全て同じであれば、下部電極、テスト用電極およびビアを同一の工程で形成することができる。よって、従来の光電変換装置の製造に必要とされる、ビアの材料の堆積層をＣＭＰ法により研磨する工程およびスパッタ法により下部電極の材料からなる膜を形成する工程を省略することができる。その結果、製造に要する時間およびコストを低減することができる。
＜第１０発明に係る実施形態から把握されるべき特徴＞
　また、本発明の光電変換装置では、前記絶縁層の下方に形成された上部電極用パッド配線と、前記光吸収層が形成されている領域外において、前記絶縁層を厚さ方向に貫通し、前記上部電極用パッド配線の一部を露出させる開口と、前記透明導電膜に接続されるとともに、前記開口内に入り込み、前記開口内で前記上部電極用パッド配線に接続された上部電極とをさらに含むことが好ましい。
　この光電変換装置では、絶縁層の下方には、上部電極用パッド配線が形成されている。絶縁層には、光吸収層が形成されている領域外において、上部電極用パッド配線の一部を露出させる開口が厚さ方向に貫通して形成されている。そして、上部電極は、開口内に入り込み、開口内で上部電極用パッド配線に接続されている。すなわち、絶縁層上には、上部電極と上部電極用パッド配線とを中継するパッド電極が設けられておらず、上部電極は、絶縁層を貫通する開口内で上部電極用パッド配線に直接に接続されている。
　絶縁層上に光吸収層の材料からなる光吸収材料層を形成し、これをドライエッチングにより光吸収層にパターニングした後、絶縁層に開口を形成すれば、光吸収材料層のドライエッチング時には、上部電極用パッド配線が絶縁層に覆われている。これにより、光吸収材料層のドライエッチング時に、上部電極用パッド配線の表面がエッチングガスに晒されることを防止でき、上部電極用パッド配線の表面がダメージを受けることを防止できる。その結果、上部電極用パッド配線の表面が良好な状態に維持されるので、上部電極と上部電極用パッド配線との良好な電気接続を達成することができる。
　光電変換装置が半導体基板を備え、この半導体基板に半導体素子が形成されている場合、上部電極用パッド配線と同一層に、上部配線が接続されず、半導体素子と電気的に接続される半導体素子用パッド配線が形成されていてもよい。
　また、上部電極用パッド配線は、絶縁層および絶縁層の下方に形成された層間絶縁膜の間に形成され、絶縁層および層間絶縁膜に接していてもよい。
　なお、前述の第１～第１０発明に係る各実施形態の開示から把握される上記特徴は、異なる実施形態間でも互いに組み合わせることができる。また、各実施形態において表した構成要素は、本発明の範囲で組み合わせることができる。
　本出願は、
２００９年９月１日に日本国特許庁に提出された特願２００９－２０１９７４号
２００９年９月１日に日本国特許庁に提出された特願２００９－２０１９７５号
２００９年９月１日に日本国特許庁に提出された特願２００９－２０１９７６号
２００９年９月１日に日本国特許庁に提出された特願２００９－２０１９７７号
２００９年９月１日に日本国特許庁に提出された特願２００９－２０１９７８号
２００９年９月１日に日本国特許庁に提出された特願２００９－２０１９７９号
２００９年９月１日に日本国特許庁に提出された特願２００９－２０１９８０号
２００９年１１月１１日に日本国特許庁に提出された特願２００９－２５８１４７号
２００９年１１月１１日に日本国特許庁に提出された特願２００９－２５８１４８号
２００９年１１月１８日に日本国特許庁に提出された特願２００９－２６２７６５号
に対応しており、これらの出願の全開示はここに引用により組み込まれるものとする。
　１Ａ・・・イメージセンサ、２Ａ・・・層間絶縁膜、６Ａ・・・下部電極、７Ａ・・・光吸収層、９Ａ・・・透明導電膜、１０Ａ・・・配線、１１Ａ・・・ビアホール、１２Ａ・・・ビア、３１Ａ・・・タングステン堆積層、１Ｂ・・・イメージセンサ、２Ｂ・・・層間絶縁膜、４Ｂ・・・下部電極、５Ｂ・・・光吸収層、７Ｂ・・・透明導電膜、８Ｂ・・・中継電極、９Ｂ・・・保護膜、１０Ｂ・・・層間絶縁膜、１１Ｂ・・・ビアホール、１４Ｂ・・・パッド開口、１５Ｂ・・・上部電極、１９Ｂ・・・第１配線、２１Ｂ・・・第１ビア、２３Ｂ・・・第２配線、２５Ｂ・・・第２ビア、２７Ｂ・・・バリア膜、２８Ｂ・・・タングステン堆積層、２９Ｂ・・・ＴＥＯＳ膜、３２Ｂ・・・ＣＩＧＳ膜、３４Ｂ・・・酸化亜鉛膜、４１Ｂ・・・レジストパターン、４２Ｂ・・・レジストパターン、４５Ｂ・・・レジストパターン、６０Ｂ・・・センサ形成領域、６１Ｂ・・・パッド形成領域、１Ｃ・・・イメージセンサ、２Ｃ・・・半導体基板、８Ｃ・・・基板コンタクト領域、９Ｃ・・・層間絶縁膜、１３Ｃ・・・下部電極、１４Ｃ・・・光吸収層、１６Ｃ・・・透明導電膜、１７Ｃ・・・第１配線、２４Ｃ・・・キャパシタ上部電極、２８Ｃ・・・キャパシタ下部電極、４２Ｃ・・・レジストパターン、４９Ｃ・・・ＣＩＧＳ膜、５１Ｃ・・・酸化亜鉛膜、６０Ｃ・・・センサ形成領域、６１Ｃ・・・周辺配線領域、１Ｄ・・・イメージセンサ、２Ｄ・・・層間絶縁膜、６Ｄ・・・下部電極、７Ｄ・・・光吸収層、８Ｄ・・・高抵抗バッファ層、９Ｄ・・・透明導電膜、１０Ｄ・・・層間絶縁膜、１１Ｄ・・・ビアホール、１２Ｄ・・・配線、１３Ｄ・・・パッド、１４Ｄ・・・パッド開口、１５Ｄ・・・上部電極、１６Ｄ・・・延設部、３２Ｄ・・・ＣＩＧＳ膜、３３Ｄ・・・硫化カドミウム膜、３４Ｄ・・・酸化亜鉛膜、４２Ｄ・・・レジストパターン、７１Ｄ・・・側面、９１Ｄ・・・側面、１Ｅ・・・イメージセンサ、２Ｅ・・・層間絶縁膜、６Ｅ・・・下部電極、７Ｅ・・・光吸収層、１７Ｅ・・・表面保護膜、２５Ｅ・・・水分不透過薄膜、５１Ｅ・・・イメージセンサ、５２Ｅ・・・水分不透過薄膜、６１Ｅ・・・イメージセンサ、６２Ｅ・・・水分不透過薄膜、７１Ｅ・・・イメージセンサ、７２Ｅ・・・水分不透過薄膜、１Ｆ・・・イメージセンサ、２Ｆ・・・層間絶縁膜、３Ｆ・・・層間絶縁膜、６Ｆ・・・下部電極、７Ｆ・・・光吸収層、９Ｆ・・・透明導電膜、１１Ｆ・・・ビアホール、１２Ｆ・・・電極パッド、１４Ｆ・・・パッド開口、１５Ｆ・・・上部配線、１９Ｆ・・・下部配線、２６Ｆ・・・ビア、２７Ｆ・・・（ビアの）上面、２９Ｆ・・・導電バリア膜、３０Ｆ・・・（ビアの）下端、３２Ｆ・・・ＣＩＧＳ膜、３４Ｆ・・・酸化亜鉛膜、３６Ｆ・・・犠牲層、４２Ｆ・・・レジストパターン、４５Ｆ・・・センサ形成領域、４６Ｆ・・・パッド形成領域、５１Ｆ・・・イメージセンサ、６２Ｆ・・・ビア、６３Ｆ・・・（ビアの）上面、６４Ｆ・・・（ビアの）下端、７２Ｆ・・・ビア、７３Ｆ・・・（ビアの）上面、７４Ｆ・・・（ビアの）下端、８２Ｆ・・・ビア、８３Ｆ・・・（ビアの）上面、８４Ｆ・・・（ビアの）下端、９２Ｆ・・・ビア、９３Ｆ・・・（ビアの）上面、９４Ｆ・・・（ビアの）下端、１Ｇ・・・イメージセンサ、７Ｇ・・・光吸収層、９Ｇ・・・透明導電膜、２２Ｇ・・・表面保護膜、２３Ｇ・・・パッド開口、２４Ｇ・・・テーパ部、２５Ｇ・・・貫通部、３９Ｇ・・・レジストパターン、４０Ｇ・・・レジスト開口、Ｄ・・・段差、１Ｈ・・・イメージセンサ、２Ｈ・・・層間絶縁膜、４Ｈ・・・下部電極、５Ｈ・・・光吸収層、７Ｈ・・・透明導電膜、８Ｈ・・・中継電極、９Ｈ・・・保護膜、１０Ｈ・・・層間絶縁膜、１１Ｈ・・・ビアホール、１４Ｈ・・・パッド開口、１５Ｈ・・・上部電極、１９Ｈ・・・第１配線、２０Ｈ・・・第１ビアホール、２１Ｈ・・・第１ビア、２３Ｈ・・・第２配線、２４Ｈ・・・第２ビアホール、２５Ｈ・・・第２ビア、２８Ｈ・・・タングステン堆積層、２９Ｈ・・・ＴＥＯＳ膜、３０Ｈ・・・ＳｉＮ膜、３２Ｈ・・・ＣＩＧＳ膜、３４Ｈ・・・酸化亜鉛膜、１Ｉ・・・イメージセンサ、２Ｉ・・・層間絶縁膜、３Ｉ・・・層間絶縁膜、４Ｉ・・・下部電極、５Ｉ・・・光吸収層、７Ｉ・・・透明導電膜、８Ｉ・・・第１配線、９Ｉ・・・テスト用電極、１１Ｉ・・・保護膜、１２Ｉ・・・第１保護膜、１３Ｉ・・・第２保護膜、１４Ｉ・・・層間絶縁膜、１６Ｉ・・・パッド、１７Ｉ・・・パッド開口、１８Ｉ・・・上部電極、２２Ｉ・・・第２配線、２４Ｉ・・・ビア、３０Ｉ・・・ビア、３２Ｉ・・・ＣＩＧＳ膜、３４Ｉ・・・酸化亜鉛膜、１Ｊ・・・イメージセンサ、２Ｊ・・・半導体基板、３Ｊ・・・層間絶縁膜、４Ｊ・・・層間絶縁膜、７Ｊ・・・下部電極、８Ｊ・・・光吸収層、１０Ｊ・・・透明導電膜、１７Ｊ・・・パッド配線、１８Ｊ・・・開口、１９Ｊ・・・上部電極、６０Ｊ・・・センサ形成領域、６１Ｊ・・・パッド形成領域、７０Ｊ・・・上部電極用パッド配線、７１Ｊ・・・半導体素子用パッド配線、１０１Ｊ・・・イメージセンサ、１０２Ｊ・・・半導体基板、１０３Ｊ・・・層間絶縁膜、１０４Ｊ・・・層間絶縁膜、１０７Ｊ・・・下部電極、１０８Ｊ・・・光吸収層、１１１Ｊ・・・透明導電膜、１１８Ｊ・・・パッド配線、上部電極用パッド配線、半導体素子用パッド配線、１１９Ｊ・・・開口、１２０Ｊ・・・上部電極、１６０Ｊ・・・センサ形成領域、１６１Ｊ・・・パッド形成領域

Claims (68)

  1. 　絶縁層と、
    　前記絶縁層上に互いに間隔を空けて配置された複数の下部電極と、
    　カルコパイライト型化合物半導体からなり、複数の前記下部電極を一括して覆うように形成された光吸収層と、
    　前記光吸収層を覆うように形成された透明導電膜とを含む、光電変換装置。
  2. 　前記カルコパイライト型化合物半導体は、Ｃｕ（Ｉｎ，Ｇａ）Ｓｅ2であり、
    　前記光吸収層の厚さが、１．０μｍ以上１．４μｍ以下である、請求項１に記載の光電変換装置。
  3. 　前記下部電極は、等間隔を空けてマトリクス状に配置され、
    　互いに隣り合う前記下部電極の間隔が、前記光吸収層の膜厚の３倍以上である、請求項１または２に記載の光電変換装置。
  4. 　前記下部電極は、等間隔を空けてマトリクス状に配置され、
    　最外周に配置される前記下部電極と前記光吸収層の側面との間隔が、５０μｍ以上１００μｍ以下である、請求項１～３のいずれか一項に記載の光電変換装置。
  5. 　前記絶縁層を挟んで前記下部電極と対向して配置された配線と、
    　前記下部電極と同一の材料からなり、前記絶縁層を貫通し、前記下部電極とこれに対向する前記配線とを電気的に接続するビアとをさらに含む、請求項１～４のいずれか一項に記載の光電変換装置。
  6. 　前記下部電極および前記ビアの材料が、タングステンである、請求項５に記載の光電変換装置。
  7. 　前記絶縁層の下方に形成された第１配線と、
    　前記光吸収層が形成されている領域外において、前記絶縁層上に前記下部電極と同一の材料で形成され、前記第１配線に電気的に接続された中継電極と、
    　前記絶縁層、前記光吸収層、前記透明導電膜および前記中継電極上に跨って形成された層間絶縁膜と、
    　前記層間絶縁膜上に形成され、前記透明導電膜および前記中継電極に電気的に接続された上部電極とをさらに含む、請求項１に記載の光電変換装置。
  8. 　前記中継電極は、互いに間隔を空けて複数設けられており、各前記中継電極が前記第１配線に電気的に接続されている、請求項７に記載の光電変換装置。
  9. 　前記層間絶縁膜には、前記中継電極の一部をパッドとして露出させるパッド開口と、前記透明導電膜の上面の周縁部を露出させるビアホールとが厚さ方向に貫通して形成されており、
    　前記上部電極は、前記パッド開口および前記ビアホール内に入り込み、前記中継電極および前記透明導電膜に接続されている、請求項７または８に記載の光電変換装置。
  10. 　前記第１配線と同一層に形成され、各前記下部電極に対向して配置された複数の第２配線と、
    　前記下部電極と同一の材料からなり、前記絶縁層を貫通し、前記中継電極と前記第１配線とを電気的に接続する第１ビアと、
    　前記下部電極と同一の材料からなり、前記絶縁層を貫通し、前記下部電極と前記第２配線とを電気的に接続する第２ビアとをさらに含む、請求項７～９のいずれか一項に記載の光電変換装置。
  11. 　前記下部電極、前記中継電極、前記第１ビアおよび前記第２ビアが、タングステンからなる、請求項１０に記載の光電変換装置。
  12. 　前記絶縁層上に前記下部電極と同一層に形成された配線と、
    　前記配線を覆うように、前記絶縁層上に形成された保護膜とをさらに含む、請求項１に記載の光電変換装置。
  13. 　各前記下部電極の下方に形成され、各前記下部電極に電気的に接続された複数のキャパシタ上部電極と、前記絶縁層を挟んで複数の前記キャパシタ上部電極に対向するキャパシタ下部電極とを有するＭＩＭキャパシタを含み、
    　前記配線は、前記キャパシタ下部電極に電気的に接続されている、請求項１２に記載の光電変換装置。
  14. 　前記キャパシタ下部電極は、すべての前記キャパシタ上部電極に対して一括して対向するように形成されている、請求項１３に記載の光電変換装置。
  15. 　前記配線が、基板電位に接続されている、請求項１２～１４のいずれか一項に記載に光電変換装置。
  16. 　前記配線が、前記下部電極と同一の材料からなる、請求項１２～１５のいずれか一項に記載の光電変換装置。
  17. 　前記透明電極膜は、平面視でその側面が前記光吸収層の側面よりも内側に位置している、請求項１に記載の光電変換装置。
  18. 　前記絶縁層、前記光吸収層および前記透明導電膜上に跨って形成された層間絶縁膜と、
    　前記層間絶縁膜上に形成され、前記透明導電膜に電気的に接続される上部電極とをさらに含む、請求項１７に記載の光電変換装置。
  19. 　前記層間絶縁膜は、前記光吸収層の側面に接している、請求項１８に記載の光電変換装置。
  20. 　前記透明導電膜の側面は、その下端に近づくほど前記光吸収層の側面に近づくように傾斜している、請求項１８または１９に記載の光電変換装置。
  21. 　前記光吸収層と前記透明導電膜との界面に形成された高抵抗バッファ層をさらに含む、請求項１８～２０のいずれか一項に記載の光電変換装置。
  22. 　前記層間絶縁膜には、前記透明導電膜の上面の周縁部上において、ビアホールが厚さ方向に貫通して形成されており、
    　前記上部電極は、前記ビアホール内に入り込み、前記透明導電膜に接続されている、請求項１８～２１のいずれか一項に記載の光電変換装置。
  23. 　前記絶縁層の下方に形成された配線と、
    　前記光吸収層が形成されている領域外において、前記絶縁層および前記層間絶縁膜を連続して厚さ方向に貫通するパッド開口から前記配線の一部を露出させることにより形成されたパッドとをさらに含み、
    　前記上部電極は、前記パッド開口内に入り込み、前記パッドに接続されている、請求項１８～２２のいずれか一項に記載の光電変換装置。
  24. 　前記透明導電膜および前記光吸収層を覆うように形成されたＡｌ2Ｏ3からなる保護膜と、
    　前記透明導電膜および前記光吸収層を覆うように形成された表面保護膜とさらに含む、請求項１に記載の光電変換装置。
  25. 　前記保護膜が、前記表面保護膜よりも前記透明導電膜側に配置されている、請求項２４に記載の光電変換装置。
  26. 　前記絶縁層および前記透明導電膜上に跨って形成された層間絶縁膜と、
    　前記層間絶縁膜上に形成され、前記透明導電膜に電気的に接続された上部電極とをさらに含み、
    　前記保護膜が、前記表面保護膜と、前記層間絶縁膜および前記上部電極との間に介在されている、請求項２５に記載の光電変換装置。
  27. 　前記絶縁層および前記透明導電膜上に跨って形成された層間絶縁膜と、
    　前記層間絶縁膜上に形成され、前記透明導電膜に電気的に接続された上部電極とをさらに含み、
    　前記保護膜が、前記層間絶縁膜と、前記絶縁層および前記透明導電膜との間に介在されている、請求項２５に記載の光電変換装置。
  28. 　前記絶縁層および前記透明導電膜上に跨って形成された層間絶縁膜と、
    　前記層間絶縁膜上に形成され、前記透明導電膜に電気的に接続された上部電極とをさらに含み、
    　前記保護膜が、前記表面保護膜と前記層間絶縁膜と間、および前記上部電極と前記層間絶縁膜と間に介在されている、請求項２５に記載の光電変換装置。
  29. 　前記保護膜が、前記表面保護膜の表面を被覆している、請求項２４に記載の光電変換装置。
  30. 　前記カルコパイライト型化合物半導体が、Ｃｕ（Ｉｎ，Ｇａ）Ｓｅ2である、請求項２４～２９のいずれか一項に記載の光電変換装置。
  31. 　前記透明導電膜は、ＺｎＯからなる、請求項２４～３１のいずれか一項に記載の光電変換装置。
  32. 　前記表面保護膜は、ＳｉＮからなる、請求項３１に記載の光電変換装置。
  33. 　前記絶縁層を挟んで前記下部電極と対向配置され、前記下部電極に電気的に接続された下部配線と、
    　前記光吸収層が形成されている領域外において、前記下部配線と同一層に形成された電極パッドと、
    　前記絶縁層を厚さ方向に貫通して設けられ、下端が前記電極パッドに接続されたビアと、
    　前記絶縁層および前記透明導電膜上に跨って形成され、前記ビアの上面を露出させるパッド開口を有する層間絶縁膜と、
    　前記層間絶縁膜上に形成され、前記パッド開口内に入り込み、前記ビアに電気的に接続された上部配線とをさらに含む、請求項１に記載の光電変換装置。
  34. 　前記層間絶縁膜には、前記透明導電膜上においてビアホールが厚さ方向に貫通して形成されており、
    　前記上部配線は、前記ビアホール内に入り込み、前記透明導電膜に接続されている、請求項３３に記載の光電変換装置。
  35. 　前記上部配線と前記ビアの上面との間に介在された導電バリア膜をさらに含む、請求項３３または３４に記載の光電変換装置。
  36. 　前記ビアの材料が、タングステンである、請求項３３～３５のいずれか一項に記載の光電変換装置。
  37. 　前記透明導電膜が、ＺｎＯからなり、
    　一端が前記透明導電膜に接続され、他端が前記絶縁層上における前記光吸収層の側方の領域に配置された上部電極と、
    　前記透明導電膜および前記上部電極を一括して覆う表面保護膜とをさらに含み、
    　前記表面保護膜には、前記光吸収層の側方の領域において、前記上部電極を露出させる開口が形成され、
    　前記開口は、前記表面保護膜をその厚さ方向に貫通する貫通部と、前記貫通部と連通し、その側面が前記表面保護膜の表面側ほど拡がるテーパ部とからなる、請求項１に記載の光電変換装置。
  38. 　前記カルコパイライト型化合物半導体は、Ｃｕ（Ｉｎ，Ｇａ）Ｓｅ2である、請求項３７に記載の光電変換装置。
  39. 　前記表面保護膜は、２００℃以下の低温下で形成されることを特徴とする、請求項３７または３８に記載の光電変換装置。
  40. 　前記表面保護膜は、ＳｉＮからなる、請求項３９に記載の光電変換装置。
  41. 　前記絶縁層の下方に形成された第１配線と、
    　前記光吸収層が形成されている領域外において、前記絶縁層上に前記下部電極と同一の材料で形成され、前記第１配線に電気的に接続された中継電極と、
    　前記中継電極を覆うように形成された第１保護膜と、
    　前記第１保護膜上に形成され、前記第１保護膜に対してエッチング選択性を有する第２保護膜と、
    　前記絶縁層、前記光吸収層、前記透明導電膜、前記中継電極および前記第２保護膜上に跨って形成された層間絶縁膜と、
    　前記層間絶縁膜上に形成され、前記層間絶縁膜を貫通するビアホールを介して前記透明導電膜に電気的に接続され、かつ、前記層間絶縁膜、前記第２保護膜および前記第１保護膜を貫通するパッド開口を介して前記中継電極に電気的に接続された上部電極とをさらに含む、請求項１に記載の光電変換装置。
  42. 　前記第１配線と同一層に形成され、各前記下部電極に対向して配置された複数の第２配線と、
    　前記下部電極と同一の材料からなり、前記絶縁層を貫通し、前記中継電極と前記第１配線とを電気的に接続する第１ビアと、
    　前記下部電極と同一の材料からなり、前記絶縁層を貫通し、前記下部電極と前記第２配線とを電気的に接続する第２ビアとをさらに含む、請求項４１に記載の光電変換装置。
  43. 　前記下部電極、前記中継電極、前記第１ビアおよび前記第２ビアが、タングステンからなる、請求項４２に記載の光電変換装置。
  44. 　前記第１保護膜が酸化シリコン膜であり、前記第２保護膜が窒化シリコン膜である、請求項４１～４３のいずれか一項に記載の光電変換装置。
  45. 　前記第１保護膜は、前記絶縁層上に積層された前記第１保護膜の材料からなる第１材料膜を、ウエットエッチングにより選択的に除去して形成され、
    　前記第２保護膜は、前記第１材料膜上に積層された前記第２保護膜の材料からなる第２材料膜を、ドライエッチングにより選択的に除去して形成されている、請求項４１～４４のいずれか一項に記載の光電変換装置。
  46. 　前記絶縁層の下方に形成された第１配線と、
    　前記絶縁層、前記光吸収層および前記透明導電膜上に跨って形成された層間絶縁膜と、
    　前記光吸収層が形成されている領域外において、前記層間絶縁膜および前記絶縁層を厚さ方向に貫通するパッド開口から、前記第１配線の一部を露出させることにより形成されたパッドと、
    　前記パッド開口の側面に露出するように前記絶縁層上に形成され、前記下部電極のオープン／ショートテストのためのテスト用電極と、
    　前記層間絶縁膜上に形成され、前記透明導電膜および前記パッドに電気的に接続された上部電極とをさらに含む、請求項１に記載の光電変換装置。
  47. 　前記テスト用電極が、前記下部電極と同一の材料からなる、請求項４６に記載の光電変換装置。
  48. 　前記パッド開口の側面に露出するように前記テスト用電極上に形成され、前記テスト用電極を被覆する保護膜をさらに含む、請求項４６または４７に記載の光電変換装置。
  49. 　前記保護膜は、前記テスト用電極を被覆する下側の第１保護膜と、前記第１保護膜上に形成され、前記第１保護膜に対してエッチング選択性を有する上側の第２保護膜を含む、
    請求項４８に記載の光電変換装置。
  50. 　前記第１配線と同一層に形成され、各前記下部電極に対向して配置された複数の第２配線と、
    　前記下部電極と同一の材料からなり、前記絶縁層を貫通し、前記下部電極と前記第２配線とを電気的に接続するビアとをさらに含み、
    　前記下部電極、前記テスト用電極および前記ビアが、タングステンからなる、請求項４６～５０のいずれか一項に記載の光電変換装置。
  51. 　前記絶縁層の下方に形成された上部電極用パッド配線と、
    　前記光吸収層が形成されている領域外において、前記絶縁層を厚さ方向に貫通し、前記上部電極用パッド配線の一部を露出させる開口と、
    　前記透明導電膜に接続されるとともに、前記開口内に入り込み、前記開口内で前記上部電極用パッド配線に接続された上部電極とをさらに含む、請求項１に記載の光電変換装置。
  52. 　半導体素子が形成された半導体基板と、
    　前記上部電極用パッド配線と同一層に形成され、前記上部配線が接続されず、前記半導体素子と電気的に接続される半導体素子用パッド配線とをさらに含む、請求項５１に記載の光電変換装置。
  53. 　前記絶縁層の下方に形成された層間絶縁膜をさらに含み、
    　前記上部電極用パッド配線は、前記絶縁層および前記層間絶縁膜の間に形成され、前記絶縁層および前記層間絶縁膜に接している、請求項５１または５２に記載の光電変換装置。
  54. 　絶縁層を形成する工程と、
    　前記絶縁層上に下部電極の材料からなる電極材料層を積層する工程と、
    　フォトリソグラフィおよびエッチングにより、前記電極材料層を選択的に除去し、前記絶縁層上に互いに間隔を空けて配置される複数の下部電極を形成する工程と、
    　分子線エピタキシー法により、複数の前記下部電極を一括して覆うように、前記絶縁層上にＣｕ（Ｉｎ，Ｇａ）Ｓｅ2からなる厚さが１．０μｍ以上１．４μｍ以下である光吸収層を形成する工程と、
    　前記光吸収層を覆うように、透明導電膜を形成する工程とを含む、光電変換装置の製造方法。
  55. 　前記絶縁層を形成する前に、複数の配線を形成する工程と、
    　前記電極材料層を積層する前に、各配線上に前記絶縁層を厚さ方向に貫通するビアホールを形成する工程とを含み、
    　前記電極材料層を積層する工程では、前記下部電極の材料により前記ビアホールが埋め尽くされ、
    　前記下部電極を形成する工程では、前記下部電極とともに、各下部電極に接続されるビアが形成される、請求項５４に記載の光電変換装置の製造方法。
  56. 　パッド形成領域において、層間絶縁膜上に第１配線を形成する工程と、
    　前記第１配線を覆うように、前記層間絶縁膜上に絶縁層を形成する工程と、
    　前記絶縁層上における前記第１配線と対向する位置に、前記第１配線に電気的に接続される中継電極と、前記絶縁層上における前記中継電極に対して離間した位置に下部電極とを、同一の材料を用いて形成する工程と、
    　前記中継電極を覆うように、前記絶縁層上に保護膜を形成する工程と、
    　複数の前記下部電極および前記保護膜を一括して覆うように、前記絶縁層上にカルコパイライト型化合物半導体からなる光吸収材料層を形成する工程と、
    　前記光吸収材料層上に透明導電材料膜を形成する工程と、
    　前記透明導電材料膜上に、前記パッド形成領域とは異なるセンサ形成領域の所定部分を覆うように、マスクを形成する工程と、
    　前記マスクを用いたウエットエッチングにより、前記透明導電材料膜を選択的に除去し、前記透明導電材料膜を透明導電膜に加工する工程と、
    　前記マスクを用いたドライエッチングにより、前記光吸収材料層を選択的に除去し、前記光吸収材料層を光吸収層に加工する工程と、
    　前記光吸収層の形成後、前記マスクを除去し、前記絶縁層、前記光吸収層、前記透明導電膜および前記保護膜上に跨るように層間絶縁膜を形成する工程と、
    　前記層間絶縁膜上に、前記透明導電膜および前記中継電極に電気的に接続される上部電極を形成する工程とを含む、光電変換装置の製造方法。
  57. 　前記センサ形成領域において、前記層間絶縁膜上に第２配線を形成する工程を含み、
    　前記絶縁層を形成する工程は、前記第１および第２配線の両方を覆うように、前記絶縁層を形成する工程であり、
    　前記下部電極および前記中継電極を形成する工程は、
    　前記絶縁層を厚さ方向に貫通し、前記第１配線に達する第１ビアホールおよび前記第２配線に達する第２ビアホールを形成する工程と、
    　前記第１および第２ビアホール内ならびに前記絶縁層上に、前記保護膜に対してエッチング選択比を有する材料からなるバリア膜を形成する工程と、
    　タングステンを、前記第１および前記第２ビアホールに埋設するとともに、前記絶縁層上に堆積することにより、電極材料層を形成する工程と、
    　前記電極材料層をパターニングすることにより、前記下部電極および前記中継電極を形成する工程とを含む、請求項５６に記載の光電変換装置の製造方法。
  58. 　前記保護膜を形成する工程は、
    　複数の前記下部電極および前記中継電極を一括して覆うように、前記絶縁層上に保護材料膜を形成する工程と、
    　前記中継電極上に形成されたマスクを用いたウエットエッチングにより、前記保護材料膜を選択的に除去することにより、前記保護材料膜を形成する工程とを含む、請求項５７に記載の光電変換装置の製造方法。
  59. 　前記バリア膜が、前記保護材料膜をウエットエッチングするときのエッチングストッパ膜を兼ねる、請求項５８に記載の光電変換装置の製造方法。
  60. 　絶縁層を形成する工程と、
    　前記絶縁層上において、センサ形成領域に互いに間隔を空けて配置される複数の下部電極と、前記センサ形成領域外の周辺領域に配置される配線とを、同一の材料を用いて形成する工程と、
    　前記配線を覆うように、前記絶縁層上に保護膜を形成する工程と、
    　複数の前記下部電極および前記保護膜を一括して覆うように、前記絶縁層上にカルコパイライト型化合物半導体からなる光吸収材料層を形成する工程と、
    　前記光吸収材料層上に透明導電材料膜を形成する工程と、
    　前記透明導電材料膜上に、前記センサ形成領域の所定部分を覆うように、マスクを形成する工程と、
    　前記マスクを用いたウエットエッチングにより、前記透明導電材料膜を選択的に除去し、前記透明導電材料膜を透明導電膜に加工する工程と、
    　前記マスクを用いたドライエッチングにより、前記光吸収材料層を選択的に除去し、前記光吸収材料層を光吸収層に加工する工程とを含む、光電変換装置の製造方法。
  61. 　絶縁層を形成する工程と、
    　前記絶縁層上に下部電極の材料からなる電極材料層を積層する工程と、
    　前記電極材料層を選択的に除去し、前記絶縁層上に互いに間隔を空けて配置される複数の下部電極を形成する工程と、
    　複数の前記下部電極を一括して覆うように、前記絶縁層上にカルコパイライト型化合物半導体からなる光吸収材料層を形成する工程と、
    　前記光吸収材料層の形成に続いて、前記光吸収材料層上に高抵抗バッファ層を形成する工程と、
    　前記高抵抗バッファ層の形成に続いて、前記高抵抗バッファ層上に透明導電材料膜を形成する工程と、
    　前記透明導電材料膜上にマスクを形成する工程と、
    　前記マスクを用いたウエットエッチングにより、前記透明導電材料膜を選択的に除去し、前記透明導電材料膜を透明導電膜に加工する工程と、
    　前記マスクを用いたドライエッチングにより、前記光吸収材料層を選択的に除去し、前記光吸収材料層を光吸収層に加工する工程とを含む、光電変換装置の製造方法。
  62. 　前記絶縁層を形成する前に、配線を形成する工程と、
    　前記光吸収層が形成された後、前記マスクを除去し、前記絶縁層、前記光吸収層および前記透明導電膜上に跨るように層間絶縁膜を形成する工程と、
    　前記光吸収層が形成されている領域外において、前記層間絶縁膜および前記絶縁層を連続して選択的に除去し、前記配線の一部をパッドとして露出させるパッド開口を形成するとともに、前記層間絶縁膜を選択的に除去し、前記透明導電膜の上面の周縁部上において、ビアホールを貫通形成する工程とをさらに含む、請求項６１に記載の光電変換装置の製造方法。
  63. 　センサ形成領域において第１層間絶縁膜上に下部配線を形成するとともに、前記センサ形成領域外のパッド形成領域において前記第１層間絶縁膜上に電極パッドを形成する工程と、
    　前記下部配線および前記電極パッドを覆うように、前記第１層間絶縁膜上に絶縁層を形成する工程と、
    　前記絶縁層における前記電極パッド上の部分に、前記絶縁層を厚さ方向に貫通し、その下端が前記電極パッドに接続されるビアを形成する工程と、
    　同一の材料を用いて、前記絶縁層上における前記下部配線と対向する位置に、前記下部配線に電気的に接続される下部電極を形成するとともに、前記絶縁層上における前記電極パッドと対向する位置に、前記ビアを覆う犠牲層を形成する工程と、
    　前記下部電極および前記犠牲層を一括して覆うように、前記絶縁層上にカルコパイライト型化合物半導体からなる光吸収材料層を形成する工程と、
    　前記光吸収材料層上に透明導電材料膜を形成する工程と、
    　前記透明導電材料膜上に、前記センサ形成領域の所定部分を覆うように、マスクを形成する工程と、
    　前記マスクを用いたウエットエッチングにより、前記透明導電材料膜を選択的に除去し、前記透明導電材料膜を透明導電膜に加工する工程と、
    　前記マスクを用いたドライエッチングにより、前記光吸収材料層を選択的に除去し、前記光吸収材料層を光吸収層に加工する工程と、
    　前記光吸収層の形成後、前記マスクを除去し、前記絶縁層、前記透明導電膜および前記犠牲層上に跨るように第２層間絶縁膜を形成する工程と、
    　前記ビア上の前記犠牲層および前記第２層間絶縁膜を除去することにより、前記ビアの上面を露出させるパッド開口を形成する工程と、
    　前記第２層間絶縁膜上に、前記パッド開口内に入り込み、前記ビアに電気的に接続される上部配線を形成する工程とを含む、光電変換装置の製造方法。
  64. 　センサ形成領域において第１層間絶縁膜上に下部配線を形成するとともに、前記センサ形成領域外のパッド形成領域において前記第１層間絶縁膜上に電極パッドを形成する工程と、
    　前記下部配線および前記電極パッドを覆うように、前記第１層間絶縁膜上に絶縁層を形成する工程と、
    　前記絶縁層における前記電極パッド上の部分に、前記絶縁層を厚さ方向に貫通し、その下端が前記電極パッドに接続されるビアを形成する工程と、
    　同一の材料を用いて、前記絶縁層上における前記下部配線と対向する位置に、前記下部配線に電気的に接続される下部電極を形成するとともに、前記絶縁層上における前記電極パッドと対向する位置に、前記ビアを覆う犠牲層を形成する工程と、
    　前記下部電極および前記犠牲層を一括して覆うように、前記絶縁層上にカルコパイライト型化合物半導体からなる光吸収材料層を形成する工程と、
    　前記光吸収材料層上に透明導電材料膜を形成する工程と、
    　前記透明導電材料膜上に、前記センサ形成領域の所定部分を覆うように、マスクを形成する工程と、
    　前記マスクを用いたウエットエッチングにより、前記透明導電材料膜を選択的に除去し、前記透明導電材料膜を透明導電膜に加工する工程と、
    　前記マスクを用いたドライエッチングにより、前記光吸収材料層を選択的に除去し、前記光吸収材料層を光吸収層に加工する工程と、
    　前記光吸収層の形成後、前記マスクを除去し、前記犠牲層を除去することにより前記ビアの上面を前記絶縁層上に露出させる工程と、
    　前記犠牲層の除去後、前記絶縁層、前記透明導電膜および前記ビア上に跨るように第２層間絶縁膜を形成する工程と、
    　前記ビア上の前記第２層間絶縁膜を除去することにより、前記ビアの上面を露出させるパッド開口を形成する工程と、
    　前記第２層間絶縁膜上に、前記パッド開口内に入り込み、前記ビアに電気的に接続される上部配線を形成する工程とを含む、光電変換装置の製造方法。
  65. 　絶縁層上に下部電極を形成する工程と、
    　前記下部電極を覆うように、前記絶縁層上にカルコパイライト型化合物半導体からなる光吸収層を形成する工程と、
    　前記光吸収層上にＺｎＯからなる透明導電膜を形成する工程と、
    　一端部が前記透明導電膜に接続され、他端部が前記絶縁層上における前記光吸収層の側方の領域に配置される上部電極を形成する工程と、
    　前記透明導電膜および前記上部電極を一括して覆う表面保護膜を形成する工程と、
    　前記表面保護膜上に、前記表面保護膜における前記光吸収層の側方の領域に形成された部分を部分的に露出させるレジスト開口を有するレジスト膜を形成する工程と、
    　等方性エッチングにより、前記表面保護膜における前記レジスト開口から露出する部分に、その表面から掘り下がったテーパ部を形成する工程と、
    　異方性エッチングにより、前記テーパ部の底面から前記表面保護膜を貫通する貫通部を形成する工程とを含む、光電変換装置の製造方法。
  66. 　パッド形成領域において、第１層間絶縁膜上に第１配線を形成する工程と、
    　前記第１配線を覆うように、前記第１層間絶縁膜上に絶縁層を形成する工程と、
    　前記絶縁層上における前記第１配線と対向する位置に、前記第１配線に電気的に接続される中継電極と、前記絶縁層上における前記中継電極に対して離間した位置に下部電極とを、同一の材料を用いて形成する工程と、
    　前記下部電極および前記中継電極を一括して覆うように、前記絶縁層上に第１材料膜を積層する工程と、
    　前記第１材料膜上に、前記第１材料膜に対してエッチング選択性を有する第２材料膜を積層する工程と、
    　前記中継電極上に形成されたレジストマスクを用いたドライエッチングにより、前記第２材料膜を選択的に除去することにより、前記第２材料膜を第２保護膜に加工する工程と、
    　前記第２保護膜をハードマスクとして用いたウエットエッチングにより、前記第１材料膜を選択的に除去することにより、前記第１材料膜を第１保護膜に加工する工程と、
    　複数の前記下部電極および前記第２保護膜を一括して覆うように、前記絶縁層上にカルコパイライト型化合物半導体からなる光吸収材料層を形成する工程と、
    　前記光吸収材料層上に透明導電材料膜を形成する工程と、
    　前記透明導電材料膜上に、前記パッド形成領域とは異なるセンサ形成領域の所定部分を覆うように、マスクを形成する工程と、
    　前記マスクを用いたウエットエッチングにより、前記透明導電材料膜を選択的に除去し、前記透明導電材料膜を透明導電膜に加工する工程と、
    　前記マスクを用いたドライエッチングにより、前記光吸収材料層を選択的に除去し、前記光吸収材料層を光吸収層に加工する工程と、
    　前記光吸収層の形成後、前記マスクを除去し、前記絶縁層、前記光吸収層、前記透明導電膜および前記第２保護膜上に跨るように第２層間絶縁膜を形成する工程と、
    　前記第２層間絶縁膜上に、前記第２層間絶縁膜を貫通するビアホールを介して前記透明導電膜に、かつ、前記第２層間絶縁膜、前記第２保護膜および前記第１保護膜を貫通するパッド開口を介して前記中継電極に電気的に接続される上部電極を形成する工程とを含む、光電変換装置の製造方法。
  67. 　前記センサ形成領域において、前記第１層間絶縁膜上に第２配線を形成する工程を含み、
    　前記絶縁層を形成する工程は、前記第１および第２配線の両方を覆うように、前記絶縁層を形成する工程であり、
    　前記下部電極および前記中継電極を形成する工程は、
    　前記絶縁層を厚さ方向に貫通し、前記第１配線に達する第１ビアホールおよび前記第２配線に達する第２ビアホールを形成する工程と、
    　前記第１および第２ビアホール内ならびに前記絶縁層上に、前記第１保護膜に対してエッチング選択比を有する材料からなるバリア膜を形成する工程と、
    　タングステンを、前記第１および前記第２ビアホールに埋設するとともに、前記絶縁層上に堆積することにより、電極材料層を形成する工程と、
    　前記電極材料層をパターニングすることにより、前記下部電極および前記中継電極を形成する工程とを含む、請求項６６に記載の光電変換装置の製造方法。
  68. 　パッド形成領域において、第１層間絶縁膜上に第１配線を形成する工程と、
    　前記第１配線を覆うように、前記第１層間絶縁膜上に絶縁層を形成する工程と、
    　前記絶縁層上に、同一の材料を用いて、前記第１配線と対向する位置にテスト用電極を形成するとともに、前記テスト用電極に対して離間した位置に下部電極を形成する工程と、
    　前記テスト用電極を覆うように、前記絶縁層上に保護膜を形成する工程と、
    　複数の前記下部電極および前記保護膜を一括して覆うように、前記絶縁層上にカルコパイライト型化合物半導体からなる光吸収材料層を形成する工程と、
    　前記光吸収材料層上に透明導電材料膜を形成する工程と、
    　前記透明導電材料膜上に、前記パッド形成領域とは異なるセンサ形成領域の所定部分を覆うように、マスクを形成する工程と、
    　前記マスクを用いたウエットエッチングにより、前記透明導電材料膜を選択的に除去し、前記透明導電材料膜を透明導電膜に加工する工程と、
    　前記マスクを用いたドライエッチングにより、前記光吸収材料層を選択的に除去し、前記光吸収材料層を光吸収層に加工する工程と、
    　前記光吸収層の形成後、前記マスクを除去し、前記絶縁層、前記光吸収層、前記透明導電膜および前記保護膜上に跨るように第２層間絶縁膜を形成する工程と、
    　前記第２層間絶縁膜、前記保護膜、前記テスト用電極および前記絶縁層を貫通するパッド開口を形成することにより、前記第１配線の一部をパッドとして露出させるとともに、前記テスト用電極を前記パッド開口の側面に露出させる工程と、
    　前記第２層間絶縁膜上に、前記透明導電膜および前記パッドに電気的に接続される上部電極を形成する工程とを含む、光電変換装置の製造方法。
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