KR100843965B1 - 이미지센서 및 그 제조방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 이미지센서는 하부배선을 포함하는 씨모스 회로(circuitry)가 형성된 기판; 상기 기판상에 형성된 제1 배선; 상기 제1 배선 상에 상호 분리되어 형성된 진성층(intrinsic layer); 상기 진성층을 포함하는 기판상에 형성된 제2 도전형 전도층; 및 상기 제2 도전형 전도층 상에 형성된 제2 배선;을 포함하는 것을 특징으로 한다.
이미지센서, 씨모스 이미지센서, 포토다이오드

Description

이미지센서 및 그 제조방법{Image Sensor and Method for Manufacturing thereof}
도 1 내지 도 6은 본 발명의 실시예에 따른 이미지센서의 제조방법의 공정단면도.
본 발명은 이미지센서 및 그 제조방법에 관한 것이다.
일반적으로, 이미지 센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체 소자로써, 크게 전하결합소자(charge coupled device: CCD) 이미지센서와 씨모스(CMOS; Complementary Metal Oxide Silicon) 이미지 센서(Image Sensor)(CIS)로 구분된다.
한편, CCD 이미지센서는 구동 방식이 복잡하고, 전력 소비가 클 뿐만 아니라, 다단계의 포토 공정이 요구되므로 제조 공정이 복잡한 단점이 있으므로, 최근에는 상기 전하 결합 소자의 단점을 극복하기 위한 차세대 이미지 센서로서 씨모스 이미지 센서가 주목을 받고 있다.
씨모스 이미지센서는 단위 화소 내에 포토다이오드와 모스트랜지스터를 형성 시킴으로써 스위칭방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.
종래기술에 의한 씨모스 이미지센서는 빛 신호를 받아서 전기 신호로 바꾸어 주는 포토다이오드(Photo Diode) 영역(미도시)과, 이 전기 신호를 처리하는 트랜지스터 영역(미도시)으로 구분할 수 있다.
그런데, 종래기술에 따른 씨모스 이미지센서는 포토다이오드가 트랜지스터와 수평으로 배치되는 구조이다.
물론, 종래기술에 의한 수평형의 씨모스 이미지센서에 의해 CCD 이미지센서의 단점이 해결되기는 하였으나, 종래기술에 의한 수평형의 씨모스 이미지센서에는 여전히 문제점들이 있다.
즉, 종래기술에 의한 수평형의 씨모스 이미지센서에 의하면 포토다이오드와 트랜지스터가 기판상에 상호 수평으로 인접하여 제조된다. 이에 따라, 포토다이오드를 위한 추가적인 영역이 요구되며, 이에 의해 필팩터(fill factor) 영역을 감소시키고 또한 레졀류션(Resolution)의 가능성을 제한하는 문제가 있다.
또한, 종래기술에 의한 수평형의 씨모스 이미지센서에 의하면 포토다이오드와 트랜지스터를 동시에 제조하는 공정에 대한 최적화를 달성하는 점이 매우 어려운 문제가 있다. 즉, 신속한 트랜지스터 공정에서는 작은 면저항(low sheet resistance)을 위해 샐로우 졍션(shallow junction)이 요구되나, 포토다이오드에는 이러한 샐로우 졍션(shallow junction)이 적절하지 않을 수 있다.
또한, 종래기술에 의한 수평형의 씨모스 이미지센서에 의하면 추가적인 온 칩(on-chip) 기능들이 이미지센서에 부가되면서 단위화소의 크기가 이미지센서의 센서티버티(sensitivity)를 유지하기 위해 증가되거나 또는 포토다이오드를 위한 면적이 픽셀사이즈를 유지하기 위해 감소되야한다. 그런데, 픽셀사이즈가 증가되면 이미지센서의 레졀류션(Resolution)이 감소하게되며, 또한, 포토다이오드의 면적이 감소되면 이미지센서의 센서티버티(sensitivity)가 감소하는 문제가 발생한다.
본 발명의 실시예는 트랜지스터 회로(circuitry)와 포토다이오드의 새로운 집적을 제공할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 본 발명의 실시예는 레졀류션(Resolution)과 센서티버티(sensitivity)가 함께 개선될 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 본 발명의 실시예는 수직형의 포토다이오드를 채용하면서 포토다이오드의 픽셀간의 크로스 토크 등을 방지할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
본 발명의 실시예에 따른 이미지센서는 하부배선을 포함하는 씨모스 회로(circuitry)가 형성된 기판; 상기 기판상에 형성된 제1 배선; 상기 제1 배선 상에 상호 분리되어 형성된 진성층(intrinsic layer); 상기 진성층을 포함하는 기판상에 형성된 제2 도전형 전도층; 및 상기 제2 도전형 전도층 상에 형성된 제2 배선;을 포함하는 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 이미지센서의 제조방법은 하부배선을 포함하 는 씨모스 회로(circuitry)를 기판상에 형성하는 단계; 상기 기판상에 제1 배선을 형성하는 단계; 상기 제1 배선상에 분리된 진성층(intrinsic layer)을 형성하는 단계; 상기 진성층을 포함하는 기판상에 제2 도전형 전도층을 형성하는 단계; 및 상기 제2 도전형 전도층 상에 제2 배선을 형성하는 단계;를 포함하는 것을 특징으로 한다.
하부배선을 포함하는 씨모스 회로(circuitry)가 형성된 기판; 상기 기판상에 상호 분리되어 형성된 진성층(intrinsic layer); 상기 진성층을 포함하는 기판상에 형성된 제2 도전형 전도층; 및 상기 제2 도전형 전도층 상에 형성된 제2 배선;을 포함하는 것을 특징으로 한다.
이와 같은 본 발명의 실시예에 의하면 수직형의 포토다이오드를 채용하면서 포토다이오드 단위픽셀 간에 절연성을 확보함으로써 픽셀간의 크로스 토크 등을 방지하여 이미지센서의 성능을 향상시킬 수 있는 장점이 있다.
이하, 본 발명의 실시예에 따른 이미지센서 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층의 "상/아래(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 상/아래는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도 6은 본 발명의 실시예에 따른 이미지센서의 단면도이다.
본 발명의 실시예에 따른 이미지센서는 하부배선(120)을 포함하는 씨모스 회로(circuitry)(미도시)가 형성된 기판(110); 상기 기판(110)상에 상호 분리되어 형 성된 진성층(intrinsic layer)(170); 상기 진성층(170)을 포함하는 기판(110)상에 형성된 제2 도전형 전도층(180); 및 상기 제2 도전형 전도층(180) 상에 형성된 제2 배선(190);을 포함할 수 있다.
상기 진성층(170)은 측벽이 경사짐으로써 빛을 포토다이오드 픽셀에 집중도를 높여줄 수 있다. 예를들어, 상기 진성층(170)은 아랫변이 상측 변보다 짧은 형태로 측벽이 경사짐으로써 빛을 포토다이오드 픽셀에 더욱 집중적으로 모아줄 수 있다.
또한, 상기 제2 도전형 전도층(180)과 상기 제2 배선(190) 사이에는 보이드(void)(195)가 형성됨으로써 포토다이오드 단위픽셀 사이의 절연성을 높여 크로스 토크 등을 효율적으로 방지할 수 있다.
또한, 상기 기판(110)과 상기 진성층(170) 사이에 제1 배선(140)이 더 형성될 수 있다.
또한, 상기 제1 배선(140)과 상기 기판(110) 사이에는 텅스텐, 타이타늄, 탄탈륨 또는 이들의 질화물 등으로 이루어진 배리어 메탈(미도시)을 형성할 수 있다.
또한, 상기 진성층(intrinsic layer)(170)과 상기 제1 배선(140) 사이에는 제1 도전형 전도층(150)을 더 포함할 수 있다.
본 발명의 실시예에 따른 이미지센서에 의하면 트랜지스터 회로(circuitry)와 포토다이오드의 수직형 집적을 제공함으로써 필팩터(fill factor)를 100%에 근접시킬 수 있고, 나아가 종래기술보다 픽셀 사이즈에서 높은 센서티버티(sensitivity)를 제공할 수 있다.
또한, 본 발명의 실시예에 의하면 종래기술보다 같은 레졀류션(Resolution)을 위해 공정비용을 감축할 수 있으며, 각 단위 픽셀은 센서티버티(sensitivity)의 감소없이 보다 복잡한 회로(circuitry)를 구현할 수 있다.
또한, 본 발명의 실시예에 의해 집적될 수 있는 추가적인 온칩 회로(on-chip circuitry)는 이미지센서의 퍼포먼스(performance)를 증가시키고, 나아가 소자의 소형화 및 제조비용을 절감을 획득할 수 있다.
또한, 본 발명의 실시예에 의하면 수직형의 포토다이오드를 채용하면서 포토다이오드 단위픽셀간에 절연성을 확보함으로써 픽셀간의 크로스 토크 등을 방지하여 이미지센서의 성능을 향상시킬 수 있다.
이하, 도 1 내지 도 6을 참조하여 본 발명의 실시예에 따른 이미지센서의 제조방법을 설명한다.
우선, 도 1과 같이 하부배선(120)을 포함하는 씨모스 회로(circuitry)(미도시)를 기판(110)상에 형성한다.
이후, 상기 기판(110)상에 배리어 메탈(미도시)을 형성할 수 있다. 상기 배리어 메탈은 텅스텐, 타이타늄, 탄탈륨 또는 이들의 질화물 등으로 형성될 수 있다. 물론, 상기 배리어 메탈은 형성되지 않을 수 있다.
이후, 상기 배리어 메탈 상에 제1 배선(140)을 형성한다. 상기 제1 배선(140)은 금속, 합금 또는 실리사이드를 포함한 다양한 전도성 물질로 형성할 수 있다. 예를 들어, 상기 제1 배선(140)은 알루미늄, 구리, 코발트 등으로 형성할 수 있다.
그 다음으로, 도 1과 같이 상기 제1 배선(140)을 포토다이오드 단위픽셀 별로 패턴할 수 있다. 한편, 다른 실시예로서 도 1에 도시된 바와 달리 제1 배선(140) 상에 후술하는 제1 도전형 전도층(150)을 형성한 후 단위픽셀 별로 패턴할 수도 있다.
이후, 상기 패턴 된 제1 배선(140) 상에 제1 도전형 전도층(150)을 형성한다. 한편, 경우에 따라서는 상기 제1 도전형 전도층(150)이 형성되지 않고 이후의 공정이 진행될 수도 있다. 상기 제1 도전형 전도층(150)은 본 발명의 실시예에서 채용하는 PIN 다이오드의 N층의 역할을 할 수 있다. 즉, 상기 제1 도전형 전도층(150)은 N 타입 도전형 전도층일 수 있으나 이에 한정되는 것은 아니다.
상기 제1 도전형 전도층(150)은 N 도핑된 비정질 실리콘(n-doped amorphous silicon)을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다. 즉, 상기 제1 도전형 전도층(150)은 비정질 실리콘에 게르마늄, 탄소, 질소 또는 산소 등을 첨가하여 a-Si:H, a-SiGe:H, a-SiC, a-SiN:H a-SiO:H 등으로 형성될 수도 있다.
상기 제1 도전형 전도층(150)은 화학기상증착(CVD) 특히, PECVD 등에 의해 형성될 수 있다. 예를 들어, 상기 제1 도전형 전도층(150)은 실란가스(SiH4)에 PH3, P2H5 등을 혼합하여 PECVD에 의해 비정질 실리콘으로 형성될 수 있다.
본 발명의 도 1에 도시된 실시예에서 상기 패턴된 제1 배선(140) 상에 형성된 제1 도전형 전도층(150)을 포토다이오드의 단위픽셀 별로 패턴함으로써 단위픽셀 별로 절연성을 확보하여 크로스토크 등을 방지할 수 있다.
다음으로, 상기 기판(110)상에 상호 분리된 진성층(intrinsic layer)(170)을 형성하는 단계를 설명한다.
우선, 도 2와 같이 상기 기판(110)상의 단위픽셀 패턴(140,150) 사이에 절연막패턴(160)을 형성한다.
상기 절연막패턴(160)은 측벽이 경사짐으로써 이후 형성되는 진성층(170)의 측벽에 의해 빛을 단위픽셀에 효과적으로 집광할 수 있는 역할을 할 수 있다.
예를 들어, 상기 절연막패턴(160)은 아랫변이 상측 변보다 긴 형태로 측벽이 경사짐으로써 이후 형성되는 진성층(170)의 아랫변이 상측 변보다 짧은 형태로 측벽이 경사짐으로써 빛을 단위픽셀에 효과적으로 집광할 수 있다.
또한, 예를 들어, 상기 절연막패턴(160)은 이후 형성되는 진성층(170)과 식각선택비가 우수한 물질을 채용할 수 있다. 예를들어, 상기 절연막패턴(160)은 감광막 패턴으로 형성할 수 있다.
다음으로, 도 3과 같이 상기 절연막패턴(160)을 포함하는 기판(110)상에 진성층(170)을 형성한다. 상기 진성층(170)을 형성한 후 소정의 마스크 패턴(미도시)에 의해 이후 기술되는 제2 배선과 전기적인 접촉을 하는 하부배선(120a)을 노출하도록 식각공정을 진행할 수 있다.
물론, 본 발명의 다른 실시예로서는 이후 기술되는 제2 도전형 전도층(180)을 형성한 후에 상기 진성층(170)과 상기 제2 도전형 전도층(180)을 동시에 식각하여 이후 기술되는 제2 배선과 전기적인 접촉을 하는 하부배선(120a)을 노출하도록 식각공정을 진행할 수도 있다.
상기 진성층(170)은 본 발명의 실시예에서 채용하는 PIN 다이오드의 I층의 역할을 할 수 있다.
상기 진성층(170)은 비정질 실리콘(n-doped amorphous silicon)을 이용하여 형성될 수 있다. 상기 진성층(170)은 화학기상증착(CVD) 특히, PECVD 등에 의해 형성될 수 있다. 예를 들어, 상기 진성층(170)은 실란가스(SiH4) 등을 이용하여 PECVD에 의해 비정질 실리콘으로 형성될 수 있다.
다음으로, 도 5와 같이 상기 진성층(170) 사이의 상기 절연막패턴(160)을 제거하여 홀(175)을 형성한다.
이때, 도 4와 같이 상기 진성층(170)을 CMP 공정 등에 의해 평탄화하는 단계를 더 포함할 수 있다.
물론, 상기 진성층(170)을 형성할 때, 상기 절연막패턴(160)이 노출될 수 있도록 형성함으로써 상기 진성층(170)의 평탄화공정을 생략할 수도 있다.
도 5와 같이 상기 절연막패턴(160)을 제거함으로써 상기 진성층(170)이 상호분리된 상태로서 소정의 측벽을 지닌 형태로 형성될 수 있다. 상기 절연막패턴(160)이 감광막으로 형성된 경우 애싱공정에 의해 절연막패턴을 제거할 수 있다.
다음으로, 도 6과 같이 상기 분리된 진성층(170)을 포함하는 기판(110)상에 제2 도전형 전도층(180)을 형성한다. 상기 제2 도전형 전도층(180)은 본 발명의 실시예에서 채용하는 PIN 다이오드의 P층의 역할을 할 수 있다. 즉, 상기 제2 도전형 전도층(180)은 P 타입 도전형 전도층일 수 있으나 이에 한정되는 것은 아니다.
상기 제2 도전형 전도층(180)은 P 도핑된 비정질 실리콘(p-doped amorphous silicon)을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 제2 도전형 전도층(180)은 화학기상증착(CVD) 특히, PECVD 등에 의해 형성될 수 있다. 예를 들어, 상기 제2 도전형 전도층(180)은 실란가스(SiH4)에 보론 등을 혼합하여 PECVD에 의해 비정질 실리콘으로 형성될 수 있다.
이후, 상기 제2 도전형 전도층(180) 상에 제2 배선(190)을 형성하는 단계를 진행한다. 상기 제2 배선(190)은 노출된 하부배선(120a)과 전기적으로 접촉하도록 형성된다.
이때, 상기 제2 도전형 전도층(180)과 상기 제2 배선(190) 사이에 보이드(void)(195)를 형성함으로써 포토다이오드 단위 픽셀간의 절연성을 극대화할 수 있다.
예를 들어, 상기 제2 배선(190)을 스텝커버리지가 좋지 않은 상태로 공정을 진행함으로써 보이드(195)을 형성할 수 있다.
상기 제2 배선(190)은 빛의 투과성이 높고 전도성이 높은 투명전극으로 형성될 수 있다. 예를 들어, 상기 제2 배선(190)은 ITO(indium tin oxide) 또는 CTO(cardium tin oxide) 등으로 형성될 수 있다. 이후, 상기 제2 배선(190)에 대한 패턴공정이 진행될 수 있다.
이상에서 설명한 본 발명의 실시예는 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명의 실시예에 따른 이미지센서 및 그 제조방법에 의하면 트랜지스터 회로(circuitry)와 포토다이오드의 수직형 집적을 제공할 수 있다.
또한, 본 발명의 실시예에 의하면 트랜지스터 회로(circuitry)와 포토다이오드의 수직형 집적에 의해 필팩터(fill factor)를 100%에 근접시킬 수 있다.
또한, 본 발명의 실시예에 의하면 종래기술보다 수직형 집적에 의해 같은 픽셀 사이즈에서 높은 센서티버티(sensitivity)를 제공할 수 있다.
또한, 본 발명의 실시예에 의하면 종래기술보다 같은 레졀류션(Resolution)을 위해 공정비용을 감축할 수 있다.
또한, 본 발명의 실시예에 의하면 각 단위 픽셀은 센서티버티(sensitivity)의 감소 없이 보다 복잡한 회로(circuitry)를 구현할 수 있다.
또한, 본 발명의 실시예에 의해 집적될 수 있는 추가적인 온칩 회로(on-chip circuitry)는 이미지센서의 퍼포먼스(performance)를 증가시키고, 나아가 소자의 소형화 및 제조비용을 절감을 획득할 수 있다.
또한, 본 발명의 실시예에 의하면 수직형의 포토다이오드를 채용하면서 포토다이오드 단위픽셀간에 절연성을 확보함으로써 픽셀간의 크로스 토크 등을 방지하여 이미지센서의 성능을 향상시킬 수 있다.

Claims (10)

  1. 하부배선을 포함하는 씨모스 회로(circuitry)가 형성된 기판;
    상기 기판상에 복수로 분리되어 형성된 제1 배선;
    상기 제1 배선 상에 각각 분리되어 형성된 진성층(intrinsic layer);
    상기 진성층을 포함하는 기판상에 형성된 제2 도전형 전도층;
    상기 제2 도전형 전도층 상에 형성된 제2 배선; 및
    상기 진성층이 형성되지 않은 상기 제2 도전형 전도층과 상기 제2 배선 사이에 형성된 보이드(void)를 포함하는 것을 특징으로 하는 이미지센서.
  2. 제1 항에 있어서,
    상기 진성층은
    측벽이 경사진 것을 특징으로 하는 이미지센서.
  3. 삭제
  4. 제1 항에 있어서,
    상기 진성층(intrinsic layer)과 상기 제1 배선 사이에 형성된 제1 도전형 전도층을 더 포함하는 것을 특징으로 하는 이미지센서.
  5. 하부배선을 포함하는 씨모스 회로(circuitry)를 기판상에 형성하는 단계;
    상기 기판상에 복수로 분리된 제1 배선을 형성하는 단계;
    상기 제1 배선 상에 각각 분리된 진성층(intrinsic layer)을 형성하는 단계;
    상기 진성층을 포함하는 기판상에 제2 도전형 전도층을 형성하는 단계; 및
    상기 제2 도전형 전도층 상에 제2 배선을 형성하는 단계;를 포함하며,
    상기 제2 배선을 형성하는 단계는, 상기 진성층이 형성되지 않은 상기 제2 도전형 전도층과 상기 제2 배선 사이에 보이드(void)를 형성하는 것을 포함하는 특징으로 하는 이미지센서의 제조방법.
  6. 하부배선을 포함하는 씨모스 회로(circuitry)를 기판상에 형성하는 단계;
    상기 기판상에 복수로 분리된 제1 배선을 형성하는 단계;
    상기 제1 배선 상에 각각 분리된 진성층(intrinsic layer)을 형성하는 단계;
    상기 진성층을 포함하는 기판상에 제2 도전형 전도층을 형성하는 단계; 및
    상기 제2 도전형 전도층 상에 제2 배선을 형성하는 단계;를 포함하며,
    상기 제1 배선 상에 각각 분리된 진성층(intrinsic layer)을 형성하는 단계는,
    상기 제1 배선상의 단위픽셀 패턴 사이에 절연막패턴을 형성하는 단계;
    상기 절연막패턴을 포함하는 기판상에 진성층을 형성하는 단계; 및
    상기 진성층 사이의 상기 절연막패턴을 제거하는 단계;를 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
  7. 제6 항에 있어서,
    상기 절연막 패턴은
    측벽이 경사진 것을 특징으로 하는 이미지센서의 제조방법.
  8. 삭제
  9. 제5 항 또는 제6 항에 있어서,
    상기 제1 배선을 형성하기 전에 상기 기판상에 배리어 메탈을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지센서 제조방법.
  10. 제5 항 또는 제6 항에 있어서,
    상기 진성층(intrinsic layer)을 형성하기 전에 상기 제1 배선 상에 제1 도전형 전도층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서 제조방법.
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