KR20090046170A - 이미지센서 및 그 제조방법 - Google Patents

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Abstract

실시예에 따른 이미지센서는 하부배선을 포함하는 회로(circuitry)가 형성된 기판; 상기 하부배선을 노출시키며 상기 기판상에 형성된 절연층; 상기 절연층 사이의 상기 하부배선 상에 형성된 하부전극; 상기 하부전극 상에 형성된 진성층(intrinsic layer); 및 상기 진성층 상에 형성된 제2 도전형 전도층;을 포함하는 것을 특징으로 한다.
이미지센서, 광학적 효율, 크로스토크

Description

이미지센서 및 그 제조방법{Image Sensor and Method for Manufacturing thereof}
실시예는 이미지센서 및 그 제조방법에 관한 것이다.
일반적으로, 이미지 센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체 소자로써, 크게 전하결합소자(charge coupled device: CCD)와 씨모스(CMOS; Complementary Metal Oxide Silicon) 이미지 센서(Image Sensor)(CIS)로 구분된다.
씨모스 이미지 센서는 단위 화소 내에 포토 다이오드와 모스 트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.
종래기술에 의한 씨모스 이미지센서는 빛 신호를 받아서 전기 신호로 바꾸어 주는 포토다이오드(Photo Diode) 영역(미도시)과, 이 전기 신호를 처리하는 트랜지스터 영역(미도시)으로 구분할 수 있다.
그런데, 종래기술에 따른 씨모스 이미지센서는 포토다이오드가 트랜지스터와 수평으로 배치되는 구조이다.
물론, 종래기술에 의한 수평형의 씨모스 이미지센서에 의해 CCD 이미지센서의 단점이 해결되기는 하였으나, 종래기술에 의한 수평형의 씨모스 이미지센서에는 여전히 문제점들이 있다.
즉, 종래기술에 의한 수평형의 씨모스 이미지센서에 의하면 포토다이오드와 트랜지스터가 기판상에 상호 수평으로 인접하여 제조된다. 이에 따라, 포토다이오드를 위한 추가적인 영역이 요구되며, 이에 의해 필팩터(fill factor) 영역을 감소시키고 또한 레졀류션(Resolution)의 가능성을 제한하는 문제가 있다.
또한, 종래기술에 의하면 픽셀간의 크로스토크(crosstalk)에 의한 이미지손상이 빈번히 발생하는 문제가 있다.
또한, 종래기술에 의한 수평형의 씨모스 이미지센서에 의하면 포토다이오드와 트랜지스터를 동시에 제조하는 공정에 대한 최적화를 달성하는 점이 매우 어려운 문제가 있다. 즉, 신속한 트랜지스터 공정에서는 작은 면저항(low sheet resistance)을 위해 샐로우 졍션(shallow junction)이 요구되나, 포토다이오드에는 이러한 샐로우 졍션(shallow junction)이 적절하지 않을 수 있다.
또한, 종래기술에 의한 수평형의 씨모스 이미지센서에 의하면 추가적인 온칩(on-chip) 기능들이 이미지센서에 부가되면서 단위화소의 크기가 이미지센서의 센서티버티(sensitivity)를 유지하기 위해 증가되거나 또는 포토다이오드를 위한 면적이 픽셀사이즈를 유지하기 위해 감소돼야한다. 그런데, 픽셀사이즈가 증가되면 이미지센서의 레졀류션(Resolution)이 감소하게되며, 또한, 포토다이오드의 면적이 감소되면 이미지센서의 센서티버티(sensitivity)가 감소하는 문제가 발생한다.
실시예는 트랜지스터 회로(circuitry)와 포토다이오드의 새로운 집적을 제공할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 픽셀간의 크로스토크를 방지할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 레졀류션(Resolution)과 센서티버티(sensitivity)가 함께 개선될 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 수직형의 포토다이오드를 채용하면서 포토다이오드 내에 디펙트를 방지할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
실시예에 따른 이미지센서는 하부배선을 포함하는 회로(circuitry)가 형성된 기판; 상기 하부배선을 노출시키며 상기 기판상에 형성된 절연층; 상기 절연층 사이의 상기 하부배선 상에 형성된 하부전극; 상기 하부전극 상에 형성된 진성층(intrinsic layer); 및 상기 진성층 상에 형성된 제2 도전형 전도층;을 포함하는 것을 특징으로 한다.
또한, 실시예에 따른 이미지센서의 제조방법은 하부배선을 포함하는 회로(circuitry)를 기판상에 형성하는 단계; 상기 기판상에 상기 하부배선을 노출시키는 절연층을 형성하는 단계; 상기 절연층 사이의 상기 하부배선 상에 하부전극을 형성하는 단계; 상기 하부전극 상에 진성층(intrinsic layer)을 형성하는 단계; 및 상기 진성층 상에 제2 도전형 전도층을 형성하는 단계;를 포함하는 것을 특징으로 한다.
실시예에 따른 이미지센서 및 그 제조방법에 의하면, 트랜지스터 회로(circuitry)와 포토다이오드의 수직형 집적을 제공할 수 있다.
또한, 실시예에 의하면 트랜지스터 회로(circuitry)와 포토다이오드의 수직형 집적에 의해 필팩터(fill factor)를 100%에 근접시킬 수 있다.
또한, 실시예에 의하면 하부전극을 절연층에 의해 픽셀별로 분리함으로써 픽셀간의 크로스토크를 방지할 수 있다.
또한, 실시예에 의하면 종래기술보다 수직형 집적에 의해 같은 픽셀 사이즈에서 높은 센서티버티(sensitivity)를 제공할 수 있다.
또한, 실시예에 의하면 종래기술보다 같은 레졀류션(Resolution)을 위해 공정비용을 감축할 수 있다.
또한, 실시예에 의하면 각 단위 픽셀은 센서티버티(sensitivity)의 감소없이 보다 복잡한 회로(circuitry)를 구현할 수 있다.
또한, 실시예에 의해 집적될 수 있는 추가적인 온칩 회로(on-chip circuitry)는 이미지센서의 퍼포먼스(performance)를 증가시키고, 나아가 소자의 소형화 및 제조비용을 절감을 획득할 수 있다.
또한, 실시예에 의하면 수직형의 포토다이오드를 채용하면서 포토다이오드 내에 디펙트를 방지할 수 있다.
이하, 실시예에 따른 이미지센서 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/아래(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 상/아래는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
실시예의 설명에 있어서 씨모스이미지센서(CIS)에 대한 구조의 도면을 이용하여 설명하나, 본 발명은 씨모스이미지센서에 한정되는 것이 아니며, CCD 이미지센서 등 모든 이미지센서에 적용이 가능하다.
(실시예)
도 1은 실시예에 따른 이미지센서의 단면도이다.
실시예에 따른 이미지센서는 하부배선(130)을 포함하는 회로(circuitry)(미도시)가 형성된 기판(미도시); 상기 하부배선(130)을 노출시키며 상기 기판상에 형성된 절연층(140); 상기 절연층(140) 사이의 상기 하부배선(130) 상에 형성된 하부전극(150); 상기 하부전극(150) 상에 형성된 진성층(intrinsic layer)(163); 및 상기 진성층(163) 상에 형성된 제2 도전형 전도층(165);을 포함할 수 있다.
실시예에서 상기 하부전극(150)은 픽셀간에 전기적으로 분리된 것을 특징으로 한다.
실시예에서 상기 하부전극(150)은 Cr, Ti, TiN, Ta, TaN, Al, W 중 어느 하나 이상으로 형성될 수 있다.
실시예에 따른 이미지센서는 진성층(163)과 하부전극(150) 사이에 형성된 제1 도전형 전도층(161)을 더 포함할 수 있다.
상기 진성층(163), 제2 도전형 전도층(165), 제1 도전형 전도층(161)은 포토다이오드(160) 역할을 한다. 한편, 제1 도전형 전도층(161)은 하부전극(150)에 의해 대체될 수 있으므로 필수적인 구성은 아니다.
실시예에 따른 이미지센서에 의하면 하부전극을 절연층에 의해 픽셀별로 분리함으로써 픽셀간의 크로스토크를 방지할 수 있다.
이하, 도 2 내지 도 6을 참조하여 실시예에 따른 이미지센서의 제조방법을 설명한다.
우선, 도 2와 같이 하부배선(130)을 포함하는 회로(circuitry)(미도시)를 기판(미도시) 상에 형성한다. 예를 들어, 기판상에 층간절연층(120)을 형성하고, 층간절연층(120) 내에 하부배선(130)을 형성할 수 있다.
상기 하부배선(130)은 하부메탈(미도시)과 하부플러그(미도시)를 포함할 수 있다. 상기 하부메탈은 제1 하부메탈(M1), 제2 하부메탈(M2) 또는 제3 하부메탈(M3)를 포함할 수 있으며 이에 한정되는 것은 아니다.
상기 회로(circuitry)에는 리셋트랜지스터, 드라이브트랜지스터, 트랜스퍼트랜지스터 등의 트랜지스터를 포함할 수 있다.
다음으로, 상기 하부배선(130)이 형성된 기판상에 절연층(140a)을 형성한다. 예를 들어, 하부배선(130)이 형성된 기판상에 산화막 또는 질화막의 절연층(140a)을 형성한다.
이후, 도 3과 같이 기판상에 상기 하부배선(130)을 노출시키는 절연층(140)을 형성한다. 예를 들어, 포토다이오드가 형성될 영역인 하부배선(130) 상측의 절연층(140a)을 선택적으로 식각하여 하부배선(130)을 노출시킨다.
다음으로, 도 4와 같이 상기 절연층(140) 상에 하부전극용 메탈(150a)을 형성한다. 상기 하부전극용 메탈(150a)은 Cr, Ti, TiN, Ta, TaN, Al, W 중 어느 하나 이상일 수 있다.
다음으로, 도 5와 같이 상기 하부전극용 메탈(150a)을 평탄화하여 픽셀간에 분리된 하부전극(150)을 형성한다. 예를 들어, 상기 하부전극용 메탈(150a)을 염소(Cl2)와 산소(O2) 분위기에서 건식식각에 의해 블랭킷에치(blank etch)를 진행하여 평탄화함으로써 픽셀간에 분리된 하부전극(150)을 형성할 수 있다.
다음으로, 도 6과 같이 상기 하부전극(150) 상에 진성층(intrinsic layer)(163)을 형성한다. 예를 들어, 상기 진성층(163)은 비정질 실리콘(n-doped amorphous silicon)을 이용하여 형성될 수 있다. 상기 진성층(163)은 화학기상증착(CVD) 예를 들어, PECVD 등에 의해 형성될 수 있다. 예를 들어, 상기 진성층(163)은 실란가스(SiH4) 등을 이용하여 PECVD에 의해 비정질 실리콘으로 형성될 수 있다.
실시예에서는 하부전극(150)을 형성한 후 진성층(163) 형성 전에 제1 도전형 전도층(161)을 형성하는 단계를 더 포함할 수 있다. 예를 들어, N형 전도층(161)을 더 형성할 수 있다.
이후, 상기 진성층(163) 상에 제2 도전형 전도층(165)을 형성한다. 상기 제2 도전형 전도층(165)은 상기 진성층(163)의 형성과 연속공정으로 형성될 수 있다. 상기 제2 도전형 전도층(165)은 P 도핑된 비정질 실리콘(p-doped amorphous silicon)을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다. 상기 제2 도전형 전도층(165)은 화학기상증착(CVD) 예를 들어, PECVD 등에 의해 형성될 수 있다. 예를 들어, 상기 제2 도전형 전도층(165)은 실란가스(SiH4)에 보론 등을 혼합하여 PECVD에 의해 비정질 실리콘으로 형성될 수 있다.
상기 진성층(163), 제2 도전형 전도층(165), 제1 도전형 전도층(161)은 포토다이오드(160) 역할을 한다. 한편, 제1 도전형 전도층(161)은 하부전극(150)에 의해 대체될 수 있으므로 필수적인 구성은 아니다.
이후, 상기 포토다이오드(160) 상에 탑메탈(미도시), 컬러필터(미도시), 마이크로렌즈(미도시) 등을 더 형성할 수 있다.
본 발명은 기재된 실시예 및 도면에 의해 한정되는 것이 아니고, 청구항의 권리범위에 속하는 범위 안에서 다양한 다른 실시예가 가능하다.
도 1은 실시예에 따른 이미지센서의 단면도.
도 2 내지 도 6은 실시예에 따른 이미지센서의 제조방법의 공정단면도.

Claims (7)

  1. 하부배선을 포함하는 회로(circuitry)가 형성된 기판;
    상기 하부배선을 노출시키며 상기 기판상에 형성된 절연층;
    상기 절연층 사이의 상기 하부배선 상에 형성된 하부전극;
    상기 하부전극 상에 형성된 진성층(intrinsic layer); 및
    상기 진성층 상에 형성된 제2 도전형 전도층;을 포함하는 것을 특징으로 하는 이미지센서.
  2. 제1 항에 있어서,
    상기 하부전극은,
    픽셀간에 전기적으로 분리된 하부전극인 것을 특징으로 하는 이미지센서.
  3. 제1 항 또는 제2 항에 있어서,
    상기 하부전극은,
    Cr, Ti, TiN, Ta, TaN, Al, W 중 어느 하나 이상으로 형성된 것을 특징으로 하는 이미지센서.
  4. 하부배선을 포함하는 회로(circuitry)를 기판상에 형성하는 단계;
    상기 기판상에 상기 하부배선을 노출시키는 절연층을 형성하는 단계;
    상기 절연층 사이의 상기 하부배선 상에 하부전극을 형성하는 단계;
    상기 하부전극 상에 진성층(intrinsic layer)을 형성하는 단계; 및
    상기 진성층 상에 제2 도전형 전도층을 형성하는 단계;를 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
  5. 제4 항에 있어서,
    상기 절연층 사이에 하부전극을 형성하는 단계는,
    상기 절연층 상에 하부전극용 메탈을 형성하는 단계; 및
    상기 하부전극용 메탈을 평탄화하여 픽셀간에 분리된 하부전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
  6. 제5 항에 있어서,
    상기 하부전극용 메탈을 평탄화하여 하부전극을 형성하는 단계는,
    상기 하부전극용 메탈을 염소(Cl2)와 산소(O2) 분위기에서 건식식각에 의해 진행되는 것을 특징으로 하는 이미지센서의 제조방법.
  7. 제4 항 내지 제6 항 중 어느 하나의 항에 있어서,
    상기 하부전극용 메탈은,
    Cr, Ti, TiN, Ta, TaN, Al, W 중 어느 하나 이상인 것을 특징으로 하는 이미 지센서의 제조방법.
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