KR100913019B1 - 이미지 센서 및 그 제조방법 - Google Patents

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Abstract

실시예에 따른 이미지 센서는, 트랜지스터를 포함하는 반도체 기판; 상기 반도체 기판 상에 배치된 층간 절연막; 상기 층간 절연막을 관통하여 단위픽셀 별로 배치된 금속배선; 상기 금속배선 사이의 층간 절연막에 배치된 제1 전극; 상기 금속배선과 연결되도록 상기 층간 절연막 상에 배치된 하부 전극; 상기 하부 전극과 갭 영역을 가지도록 배치되고 상기 제1 전극과 대응되는 위치의 상기 층간 절연막 상에 배치되는 제2 전극; 및 상기 하부 전극 및 제2 전극을 포함하는 층간 절연막 상에 배치된 포토 다이오드를 포함한다.
이미지 센서, 포토다이오드, 전극

Description

이미지 센서 및 그 제조방법{Image Sensor and Method for Manufacturing Thereof}
실시예에서는 이미지 센서 및 그 제조방법이 개시된다.
이미지 센서는 광학적 영상(Optical Image)을 전기 신호로 변환시키는 반도체 소자로서, 크게 전하결합소자(charge coupled device:CCD) 이미지 센서와 씨모스(Complementary Metal Oxide Silicon:CMOS) 이미지 센서(CIS)를 포함한다.
씨모스 이미지 센서는 단위 화소 내에 포토 다이오드와 모스트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다. 씨모스 이미지 센서는 빛 신호를 받아서 전기신호로 바꾸어 주는 포토 다이오드(Photo diode) 영역과 이 전기 신호를 처리하는 트랜지스터 영역이 수평으로 배치되는 구조이다.
수평형 씨모스 이미지 센서에 의하면 포토 다이오드와 트랜지스터가 기판 상에 상호 수평으로 인접하여 형성된다. 이에 따라, 포토 다이오드 형성을 위한 추가적인 영역이 요구되며, 이에 의해 필 팩터(fill factor) 영역을 감소시키고 레졀루션(Resolution)의 가능성을 제한한다.
실시예는 트랜지스터 회로와 포토 다이오드의 수직형 집적을 제공할 수 있는 이미지 센서 및 그 제조방법을 제공한다.
또한, 실시예는 레졀루션(Resolution)과 센서티버티(sensitivity)가 함께 개선될 수 있는 이미지 센서 및 그 제조방법을 제공한다.
또한, 실시예는 수직형의 포토 다이오드를 채용하면서 크로스 토크 및 노이즈 현상을 방지할 수 있는 이미지 센서 및 그 제조방법을 제공한다.
실시예에 따른 이미지 센서는, 트랜지스터를 포함하는 반도체 기판; 상기 반도체 기판 상에 배치된 층간 절연막; 상기 층간 절연막을 관통하여 단위픽셀 별로 배치된 금속배선; 상기 금속배선 사이의 층간 절연막에 배치된 제1 전극; 상기 금속배선과 연결되도록 상기 층간 절연막 상에 배치된 하부 전극; 상기 하부 전극과 갭 영역을 가지도록 배치되고 상기 제1 전극과 대응되는 위치의 상기 층간 절연막 상에 배치되는 제2 전극; 및 상기 하부 전극 및 제2 전극을 포함하는 층간 절연막 상에 배치된 포토 다이오드를 포함한다.
실시예에 따른 이미지 센서의 제조방법은, 트랜지스터를 포함하는 반도체 기판 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막을 관통하도록 단위픽셀 별로 금속배선을 형성하는 단계; 상기 금속배선 사이의 층간 절연막에 제1 전극을 형성하는 단계; 상기 금속배선과 연결되도록 상기 층간 절연막 상에 하부 전극을 형성하는 단계; 상기 하부 전극과 갭 영역을 가지며 상기 제1 전극과 대응되는 위치의 상기 층간 절연막 상에 제2 전극을 형성하는 단계; 및 상기 하부 전극 및 제2 전극을 포함하는 층간 절연막 상에 포토 다이오드를 형성하는 단계를 포함한다.
실시예에 따른 이미지 센서 및 그 제조방법에 의하면 트랜지스터 회로와 포토 다이오드의 수직형 집적을 제공할 수 있다.
또한, 씨모스 회로와 포토 다이오드의 수직형 집적에 의해 필 팩터(fill factor)를 100%에 근접시킬 수 있다.
또한, 수직형 집적에 의해 종래기술보다 같은 픽셀 사이즈에서 높은 센서티비티(sensitivity)를 제공할 수 있다.
또한, 각 단위 픽셀은 센서티비티(sentivity)의 감소없이 보다 복잡한 회로를 구현할 수 있다.
또한, 포토 다이오드의 단위픽셀을 구현함에 있어 단위 픽셀 내의 포토 다이오드의 표면적을 증가시켜 광감지율을 향상시킬 수 있다.
또한, 포토 다이오드가 소자분리 영역에 의하여 단위픽셀 별로 분리되어 크로스 토크 및 노이즈 발생을 방지할 수 있다.
실시예에 따른 이미지 센서 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재 되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 6은 실시예에 따른 이미지 센서의 단면도이다.
도 6을 참조하여, 반도체 기판(10) 상에 금속배선(31)을 포함하는 층간 절연막(20)이 배치되어 있다.
도시되지는 않았지만, 상기 반도체 기판(10)에는 후술되는 포토 다이오드와 연결되어 수광된 광전하를 전기신호로 변환하는 트랜지스터가 단위화소 별로 형성될 수 있다. 예를 들어, 상기 트랜지스터는 3Tr, 4Tr 및 5Tr 중 어느 하나일 수 있다.
상기 층간 절연막(20)은 복수의 층으로 형성될 수 있다. 예를 들어, 상기 층간 절연막(20)은 산화막 또는 질화막으로 형성될 수 있다.
상기 층간 절연막(20)에는 전원라인 또는 신호라인과의 접속을 위하여 금속배선(31)(M1, M2, M3)이 단위픽셀 별로 배치되어 있다. 상기 금속배선(31)은 상기 층간 절연막(20)의 각 층마다 각각 형성되고 비아 컨택(37)에 의하여 상호 전기적으로 상호 연결되어 있다.
상기 금속배선(31) 중 최상부에 위치한 금속배선(M3)(31) 사이에는 제1 전극(35)이 배치되어 있다.
도시되지는 않았지만, 상기 금속배선(31) 및 상기 제1 전극(35)은 주변의 신호처리회로와 연결되어 전압을 인가받을 수 있다. 이때, 상기 금속배선(31) 및 제1 전극(35)에는 플러스 전압(+)이 인가될 수 있다.
상기 금속배선(31) 및 제1 전극(35)은 동일한 물질로 형성될 수 있다. 예를 들어, 상기 금속배선(31) 및 제1 전극(35)은 금속, 합금 또는 살리사이드를 포함하는 다양한 전도성 물질, 즉 알루미늄, 구리, 코발트 및 텅스텐 중 어느 하나일 수 있다.
상기 금속배선(31) 및 제1 전극(35)을 포함하는 층간 절연막(20) 상에는 하부 전극(41) 및 제2 전극(45)이 배치되어 있다. 상기 하부 전극(41) 및 제2 전극(45)은 동일한 물질로 형성될 수 있다. 예를 들어, 상기 하부 전극(41) 및 제2 전극(45)은 Cr, Ti, TiW 및 Ta과 같은 금속으로 형성될 수 있다.
상기 하부 전극(41)은 비아 컨택(37)에 의하여 상기 금속배선(31)과 전기적으로 연결되어 있다. 따라서, 상기 하부 전극(41)은 단위픽셀 별로 형성된다.
상기 제2 전극(45)은 상기 제1 전극(35)에 대응하는 상기 층간 절연막(20) 상에 배치되어 상기 제1 전극(35)과 분리되어 있다. 또한, 상기 제2 전극(45)은 상기 하부 전극(41)과 갭 영역(D)을 가지도록 배치되어 상기 하부 전극(41)과 분리되어 있다. 즉 도 4에 도시된 바와 같이 상기 제2 전극(45)은 갭 영역(D)을 사이에 두고 단위픽셀 별로 형성된 하부 전극(41)을 둘러싸도록 형성될 수 있다. 상기 하부 전극(41)은 상기 금속배선(31)으로 많은 양의 전자가 전달되도록 넓은 영역을 가지도록 형성될 수 있다.
상기 하부 전극(41) 및 제2 전극(45)을 포함하는 층간 절연막(20) 상에 포토 다이오드가 배치된다.
상기 포토 다이오드는 진성층(50) 및 도전형 전도층(60)을 포함한다. 예를 들어, 상기 진성층(50)은 진성 비정질 실리콘층(intrinsic amorphous silicon)이고, 상기 도전형 전도층(60)은 p형 비정질 실리콘층(p-type amorphous silicon)일 수 있다.
상기 포토 다이오드로 빛이 입사되면 상기 포토 다이오드는 광전변환을 일으켜 광전자가 발생된다. 그리고, 상기 금속배선(31) 및 상기 제1 전극(35)에는 플러스 전압(+)이 인가되고 상기 금속배선(31)과 연결된 하부 전극(41)에도 플러스 전압(+)이 인가되어 상기 하부 전극(41)은 상기 포토 다이오드의 전자를 수집할 수 있다. 이때, 상기 제1 전극(35) 상에 배치된 제2 전극(45)은 상기 제1 전극(35)과 분리되어 형성되므로 상대적으로 마이너스 극성을 가지게 된다. 따라서, 상기 제2 전극(45) 상부 영역으로는 상기 포토 다이오드의 전자가 이동할 수 없게 되므로 상기 포토 다이오드의 전자는 해당하는 단위픽셀의 하부 전극(41)으로만 수집될 수 있게 된다.
상기 포토 다이오드 상에 상부 전극(70) 이 배치된다. 상기 상부 전극(70) 은 빛의 투과성이 좋고 전도성이 높은 투명전극으로 형성될 수 있다. 예를 들어, 상기 상부 전극(70) 은 ITO(indium tin oxide), CTO(cardium tin oxide), ZnO2 중 어느 하나로 형성될 수 있다.
상기 상부 전극(70) 상에 컬러필터(80) 및 마이크로 렌즈(90)가 배치된다.
상기와 같이, 트랜지스터가 형성된 반도체 기판과 포토 다이오드가 수집형 집적을 이루어 이미지 센서의 필팩터를 향상시킬 수 있다.
또한, 상기 포토 다이오드는 제1 전극 및 제2 전극에 의하여 단위픽셀 별로 분리될 수 있으므로 크로스 토크 및 노이즈가 발생되는 것을 방지할 수 있다.
이하, 도 1 내지 도 6을 참조하여 실시예에 따른 이미지 센서의 제조방법을 설명한다.
도 1을 참조하여, 반도체 기판(10) 상에 금속배선(31)을 포함하는 층간 절연막(20)이 형성되어 있다.
도시되지는 않았지만, 상기 반도체 기판(10)에는 후술되는 포토 다이오드와 연결되어 수광된 광전하를 전기신호를 변환하는 씨모스 회로가 단위픽셀 별로 형성될 수 있다. 예를 들어,상기 씨모스 회로는 3Tr, 4Tr 및 5Tr 중 어느 하나일 수 있다.
상기 반도체 기판(10) 상에는 전원라인 또는 신호라인과의 접속을 위하여 금속배선(31)을 포함하는 층간 절연막(20)이 복수의 층으로 형성될 수 있다. 실시예에서, 상기 층간 절연막(20)은 3개로 형성되고 상기 각 층간 절연막(20)에는 금속배선 M1, M2 및 M3가 각각 배치될 수 있다. 또한, 상기 금속배선 M1, M2 및 M3는 비아 컨택에 의해 전기적으로 연결될 수 있다. 예를 들어, 상기 층간 절연막(20)은 산화막 또는 질화막으로 형성될 수 있다. 또한, 상기 금속배선(31)은 금속, 합금 또는 살리사이드를 포함하는 다양한 전도성 물질, 즉 알루미늄, 구리, 코발트 및 텅스텐 중 어느 하나일 수 있다.
상기 금속배선(31)은 상기 층간 절연막(20) 상에 단위픽셀 별로 형성되어 포토 다이오드에서 생성된 광전자를 상기 반도체 기판(10)의 씨모스 회로로 전달하는 역할을 한다. 도시되지는 않았지만 상기 금속배선(31)은 상기 반도체 기판(10)에 형성된 불순물이 도핑된 영역과 접속될 수 있다. 또한, 상기 금속배선(31)은 주변의 신호처리 회로와 연결되어 전압을 인가받을 수 있다. 예를 들어, 상기 금속배선(31)으로 인가되는 전압은 플러스 전압(+)일 수 있다.
상기 금속배선(31)의 형성시 제1 전극(35)이 함께 형성될 수 있다. 실시예에서, 상기 제1 전극(35)은 상기 금속배선(31) 중 최상부에 위치한 금속배선(31) M3의 형성시 함께 형성될 수 있다. 상기 제1 전극(35)은 상기 금속배선(31)의 형성과 동일한 방법 및 동일한 물질로 형성될 수 있다. 예를 들어, 상기 금속배선(31) 및 제1 전극(35)은 PVD 또는 다마신 공정등에 의하여 형성될 수 있다.
상기 제1 전극(35)은 단위픽셀 별로 배치된 금속배선(31)의 사이에 형성되어 상기 금속배선(31)과는 상호 이격될 수 있다. 도시되지는 않았지만, 상기 제1 전극(35)은 주변의 신호처리회로와 연결되어 전압을 인가받을 수 있다. 예를 들어, 상기 제1 전극(35)으로 인가되는 전압은 플러스 전압(+)일 수 있다.
상기 층간 절연막(20)에 상기 금속배선(31)과 전기적으로 연결되는 비아 컨택(37)이 형성되어 있다. 상기 비아 컨택(37)은 단위픽셀 별로 형성된 상기 금속배선(31)과 전기적으로 연결되어 후술되는 포토 다이오드의 광전하를 상기 금속배선(31)으로 전달할 수 있다. 예를 들어, 상기 비아 컨택(37)은 금속, 합금 또는 살리사이드를 포함하는 다양한 전도성 물질로 형성될 수 있다.
상기 비아 컨택(37)은 상기 최상부 금속배선(31)이 형성된 상기 층간 절연막(20)에 비아홀을 형성한 후 금속물질을 갭필하여 형성될 수 있다. 그러면, 상기 금속배선(31) 상에 형성된 상기 비아 컨택(37)의 표면은 상기 층간 절연막(20)의 표면으로 노출될 수 있다.
이때, 상기 제1 전극(35)은 상기 금속배선(31)과 동일한 위치에 형성되어 있으므로 상기 제1 전극(35)은 상에는 상기 비아 컨택(37)의 높이만큼 층간 절연막(20)이 형성될 수 있다.
도 2를 참조하여, 상기 금속배선(31) 및 제1 전극(35)을 포함하는 층간 절연막(20) 상에 하부전극층(40)이 형성된다. 상기 하부전극층(40)은 상기 층간 절연막(20) 상에 형성되어 상기 비아 컨택(37)에 의하여 상기 금속배선(31)과 전기적으로 연결될 수 있다. 예를 들어, 상기 하부전극층(40)은 PVD 방법에 의하여 Cr, Ti, TiW 및 Ta과 같은 금속으로 형성될 수 있다.
도 3 및 도 4를 참조하여, 상기 층간 절연막(20) 상에 하부 전극(41) 및 제2 전극(45)이 형성된다. 상기 하부 전극(41)은 상기 비아 컨택(37) 상에 형성되어 상기 금속배선(31)과 전기적으로 연결될 수 있다. 상기 하부 전극(41)은 단위픽셀 별로 형성될 수 있다.
상기 제2 전극(45)은 상기 제1 전극(35)에 대응되는 위치에 형성될 수 있다. 상기 제2 전극(45)은 단위픽셀 별로 형성된 상기 하부 전극(41) 사이에 형성될 수 있다. 이때, 상기 하부 전극(41) 및 제2 전극(45)은 상호 이격되어 갭 영역(D)을 가진다. 또한, 상기 제2 전극(45)은 이후 형성되는 마이크로 렌즈 사이의 너비에 대응되는 너비를 가질 수 있다. 예를 들어, 상기 제2 전극(45)은 100~200nm의 너비로 형성될 수 있다.
상기 제2 전극(45)은 상기 제1 전극(35)에 대응되는 상기 층간 절연막(20) 상에 형성되어 상기 제1 전극(35)과 상기 비아 컨택(37)의 거리만큼 이격거리를 가진다. 또한, 상기 제2 전극(45)은 단위픽셀 별로 형성된 상기 하부 전극(41)과는 갭 영역(D) 만큼의 이격거리를 가진다.
상기 하부 전극(41) 및 제2 전극(45)을 형성하기 위해서는 상기 하부전극층(40) 상에 포토레지스트 패턴(100,110)을 형성한다. 상기 포토레지스트 패턴(100,110)은 상기 금속배선(31) 및 제1 전극(35)에 대응하는 상기 하부전극층(40)을 가리고 나머지 영역은 노출시키도록 형성될 수 있다. 그리고, 상기 포토레지스트 패턴(100,110)을 식각마스크로 상기 하부전극층(40)을 식각한다. 그러면 상기 층간 절연막(20) 상에는 상기 비아 컨택(37)에 의하여 금속배선(31)과 연결되는 하부 전극(41) 및 상기 제1 전극(35)에 대응되는 제2 전극(45)이 형성된다. 그리고, 상기 하부 전극(41)과 상기 제2 전극(45) 사이에는 상기 층간 절연막(20)을 선택적으로 노출시키는 갭 영역(D)이 형성된다.
도 4는 도 3의 평면도로서, 상기 제2 전극(45)은 갭 영역(D)을 사이에 두고 단위픽셀 별로 형성된 하부 전극(41)을 둘러싸도록 형성될 수 있다. 상기 하부 전극(41)은 상기 금속배선(31)으로 많은 양의 전자가 전달되도록 넓은 영역을 가지도록 형성될 수 있다. 또한, 상기 제2 전극(45)은 소자분리 역할을 하는 것이기 때문에 상대적으로 상기 하부 전극(41)보다는 작은 영역에 형성될 수 있다.
상기 금속배선(31) 사이에 제1 전극(35)이 형성되고 상기 하부 전극(41) 사이에 제2 전극(45)이 형성되어 이후 형성되는 포토 다이오드를 단위픽셀 별로 분리할 수 있다. 이는 상기 하부 전극(41)과 상기 제2 전극(45)의 전압차를 이용하여 포토 다이오드의 광전자를 상기 하부 전극(41)으로만 수집할 수 있는 원리를 이용한 것이다.
도 5를 참조하여, 상기 하부 전극(41) 및 제2 전극(45)을 포함하는 층간 절연막(20) 상에 상기 금속배선(31)과 연결되는 포토 다이오드가 형성된다.
실시예에서는 포토 다이오드는 IP 다이오드(IP diode)를 사용한다. 상기 IP 다이오드는 금속, 진성 비정질 실리콘층(intrinsic amorphous silicon), p형 비정질 실리콘층(p-type amorphous silicon)이 접합된 구조로 형성되는 것이다.
상기 IP 다이오드는 p형 실리콘층과 금속 사이에 순수한 반도체인 진성 비정질 실리콘층이 접합된 구조의 광 다이오드로서, 상기 p형 실리콘과 금속 사이에 형성되는 진성 비정질 실리콘층이 모두 공핍영역이 되어 전하의 생성 및 보관에 유리하게 된다. 이러한 포토 다이오드의 구조는 P-I-N 또는 N-I-P, I-P 등의 구조로 형성될 수 있다.
실시예에서는 I-P 구조의 포토 다이오드가 사용되는 것을 예로 한다. 상기 진성 비정질 실리콘층은 진성층(50), 상기 p형 비정질 실리콘층은 도전형 전도층(60)이라 칭하도록 한다.
도 5를 참조하여, 상기 하부 전극(41) 및 제2 전극(45)을 포함하는 상기 층간 절연막(20) 상에 진성층(intrinsic layer)(50)이 형성된다. 상기 진성층(50)은 실시예에서 채용하는 I-P 다이오드의 I층의 역할을 할 수 있다. 한편, 도시되지는 않았지만 상기 진성층(50)을 형성하기 전에 n형 비정질 실리콘층이 형성될 수 있다.
상기 진성층(50)은 비정질 실리콘(intrinsic amorphous silicon)을 이용하여 형성될 수 있다. 예를 들어, 상기 진성층(50)은 실란가스(SiH4) 등을 이용하여 PECVD에 의하여 100~200℃의 온도에서 비정질 실리콘으로 형성될 수 있다. 이때 상기 진성층(50)은 상기 갭 영역을 채우도록 형성될 수 있다.
상기 진성층(50)은 상기 도전형 전도층(60)의 두께보다 약 10~1,000배 정도의 두꺼운 두께로 형성될 수 있다. 이는 상기 진성층(50)의 두께가 두꺼울수록 핀 다이오드의 공핍영역이 늘어나 많은 양의 광전하를 보관 및 생성하기에 유리하기 때문이다.
상기 진성층(50) 상에 도전형 전도층(60)이 형성된다. 상기 도전형 전도층(60)은 상기 진성층(50)의 형성과 연속공정으로 형성될 수 있다.
상기 도전형 전도층(60)은 실시예에서 채용하는 I-P 다이오드의 P층의 역할을 할 수 있다. 즉, 상기 도전형 전도층(60)은 P 타입 도전형 전도층일 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 상기 도전형 전도층(60)은 실란가스(SiH4)에 BH3 또는 B2H6 등의 가스를 혼합하여 PECVD에 의해 P 도핑된 비정질 실리콘으로 형성될 수 있다.
따라서, 회로를 포함하는 상기 반도체 기판(10) 상에 상기 진성층(50) 및 도전형 전도층(60)으로 이루어지는 포토 다이오드가 수집형 집적을 이루어 상기 포토 다이오드의 필팩터를 100%에 근접시킬 수 있다.
또한, 상기 포토 다이오드는 전기적으로 단위픽셀 별로 분리되어 크로스 토크 및 노이즈가 발생되는 것을 방지할 수 있다. 상기 하부 전극(41)에 전압이 인가되고 상기 포토 다이오드로 빛이 입사되면 상기 포토 다이오드에서 생성된 광전자는 상기 하부 전극(41)으로 포집되어 상기 금속배선(31)으로 전달된다. 이때, 상기 하부 전극(41)에는 플러스 전압(+)이 인가되고 상기 제1 전극(35)에도 플러스 전압(+)이 인가된다. 상기 제1 전극(35)에 플러스 전압(+)이 인가되면 상기 제2 전극(45)은 마이너스 극성을 가지게 된다. 상기 제1 전극(35)과 제2 전극(45)은 상기 층간 절연막(20)에 의하여 절연된 상태에서 상기 하부 전극(41) 및 제1 전극(35)에 플러스 전압(+)이 인가되면 제2 전극(45)은 상대적으로 마이너스 극성을 가지게 된다. 이것은 상기 제2 전극(45)은 상기 제1 전극(37) 및 하부 전극(41)과 절연되어 있기 전압이 인가되지 않기 때문이다.
상기 제2 전극(45)이 마이너스 극성을 가지게 되면 상기 제2 전극(45)이 전자의 차단막 역할을 하게 되어 상기 제2 전극(45)의 상부 영역으로는 전자가 이동할 수 없게 된다. 따라서, 상기 포토 다이오드는 상기 제2 전극(45)에 의하여 전기적으로 단위픽셀 별로 분리되므로 상기 포토 다이오드에서 생성된 광전자는 해당하는 단위픽셀의 하부 전극(41)으로만 수집되므로 크로스 토크 및 노이즈가 발생되는 것을 방지할 수 있다.
도 6을 참조하여, 상기 포토 다이오드 상에 상부 전극(70) 이 형성된다.
상기 상부 전극(70) 은 빛의 투과성이 좋고 전도성이 높은 투명전극으로 형 성될 수 있다. 예를 들어, 상기 상부 전극(70) 은 ITO(indium tin oxide), CTO(cardium tin oxide), ZnO2 중 어느 하나로 형성될 수 있다.
추가적으로 상기 상부 전극(70) 상에 컬러필터(80) 및 마이크로 렌즈(90)가 단위픽셀 별로 형성될 수 있다. 특히, 상기 마이크로 렌즈(90)를 단위픽셀 별로 형성할 때 브리지 현상을 방지하기 위하여 상기 마이크로 렌즈(90)는 상호 갭을 가질 수 있다.
실시예에 따른 이미지 센서 및 그 제조방법에 의하면 트랜지스터 회로와 포토 다이오드의 수직형 집적을 제공할 수 있다.
또한, 씨모스 회로와 포토 다이오드의 수직형 집적에 의해 필 팩터(fill factor)를 100%에 근접시킬 수 있다.
또한, 수직형 집적에 의해 종래기술보다 같은 픽셀 사이즈에서 높은 센서티비티(sensitivity)를 제공할 수 있다.
또한, 각 단위 픽셀은 센서티비티(sentivity)의 감소없이 보다 복잡한 회로를 구현할 수 있다.
또한, 포토 다이오드의 단위픽셀을 구현함에 있어 단위 픽셀 내의 포토 다이오드의 표면적을 증가시켜 광감지율을 향상시킬 수 있다.
또한, 포토 다이오드 사이에 제1 전극 및 제2 전극에 의하여 상기 포토 다이오드가 전기적으로 단위픽셀 별로 분리되어 이미지 센서의 크로스 토크 및 노이즈 발생을 방지할 수 있다.
이상에서 설명한 실시예는 전술한 실시예 및 도면에 의해 한정되는 것이 아 니고, 본 실시예의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1 내지 도 3, 도 5 및 도 6은 실시예에 따른 이미지 센서의 제조공정을 나타내는 단면도이다.
도 4는 도 3의 평면도이다.

Claims (13)

  1. 트랜지스터를 포함하는 반도체 기판;
    상기 반도체 기판 상에 배치된 층간 절연막;
    상기 층간 절연막을 관통하여 단위픽셀 별로 배치된 금속배선;
    상기 금속배선 사이의 층간 절연막에 배치된 제1 전극;
    상기 금속배선과 각각 연결되도록 상기 층간 절연막 상에 단위픽셀 별로 배치된 하부 전극;
    상기 하부 전극과 갭 영역을 가지도록 배치되고 상기 제1 전극과 대응되는 위치의 상기 층간 절연막 상에 배치되는 제2 전극; 및
    상기 하부 전극 및 제2 전극을 포함하는 층간 절연막 상에 배치된 포토 다이오드를 포함하는 이미지 센서.
  2. 제1항에 있어서,
    상기 금속 배선과 제1 전극은 동일한 물질로 형성된 이미지 센서.
  3. 제1항에 있어서,
    상기 하부 전극과 제2 전극은 동일한 물질로 형성된 이미지 센서.
  4. 제1항에 있어서,
    상기 제2 전극은 상기 갭 영역 및 상기 하부 전극을 둘러싸도록 배치된 이미 지 센서.
  5. 제1항에 있어서,
    상기 금속 배선 및 제1 전극에는 플러스 전압(+)이 인가되고, 상기 제2 전극에는 마이너스 전압(-)이 인가되는 이미지 센서.
  6. 제1항에 있어서,
    상기 포토 다이오드 상에 상부전극이 배치된 이미지 센서.
  7. 트랜지스터를 포함하는 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 관통하도록 단위픽셀 별로 금속배선을 형성하는 단계;
    상기 금속배선 사이의 층간 절연막에 제1 전극을 형성하는 단계;
    상기 금속배선과 각각 연결되도록 상기 층간 절연막 상에 단위픽셀 별로 하부 전극을 형성하는 단계;
    상기 하부 전극과 갭 영역을 가지며 상기 제1 전극과 대응되는 위치의 상기 층간 절연막 상에 제2 전극을 형성하는 단계; 및
    상기 하부 전극 및 제2 전극을 포함하는 층간 절연막 상에 포토 다이오드를 형성하는 단계를 포함하는 이미지 센서의 제조방법.
  8. 제7항에 있어서,
    상기 금속 배선 및 제1 전극은 동시에 형성되는 이미지 센서의 제조방법.
  9. 제7항에 있어서,
    상기 하부 전극 및 제2 전극은 동시에 형성되는 이미지 센서의 제조방법.
  10. 제9항에 있어서,
    상기 하부 전극 및 제2 전극을 형성하는 단계는,
    상기 금속배선 및 제1 전극을 포함하는 층간 절연막 상에 하부전극층을 형성하는 단계;
    상기 금속배선 및 제1 전극에 대응하는 영역의 상기 하부전극층 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 상기 하부전극층을 식각하는 단계를 포함하는 이미지 센서의 제조방법.
  11. 제7항에 있어서,
    상기 금속 배선 및 제1 전극에는 플러스 전압(+)이 인가되고, 상기 제2 전극에는 마이너스 전압(-)이 인가되는 이미지 센서의 제조방법.
  12. 제7항에 있어서,
    상기 포토 다이오드 상에 상부전극을 형성하는 단계를 포함하는 이미지 센서 의 제조방법.
  13. 제12항에 있어서,
    상기 상부전극 상에 컬러필터 또는 마이크로 렌즈를 형성하는 단계를 포함하는 이미지 센서의 제조방법.
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