KR100936106B1 - 이미지 센서의 제조방법 - Google Patents
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Abstract
실시예에 따른 이미지 센서의 제조방법은, 반도체 기판 상에 씨모스 회로를 형성하는 단계; 상기 반도체 기판 상에 금속배선을 포함하는 층간 절연막을 형성하는 단계; 상기 층간 절연막의 표면에 대한 플라즈마 공정을 진행하는 단계; 상기 금속배선과 연결되는 하부전극을 형성하는 단계; 상기 하부전극을 포함하는 층간 절연막 상에 포토 다이오드를 형성하는 단계를 포함한다.
이미지 센서, 포토 다이오드, 층간 절연막
Description
실시예에서는 이미지 센서의 제조방법이 개시된다.
이미지 센서는 광학적 영상(Optical Image)을 전기 신호로 변환시키는 반도체 소자로서, 크게 전하결합소자(charge coupled device:CCD) 이미지 센서와 씨모스(Complementary Metal Oxide Silicon:CMOS) 이미지 센서(CIS)를 포함한다.
씨모스 이미지 센서는 단위 화소 내에 포토 다이오드와 모스트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.
씨모스 이미지 센서는 빛 신호를 받아서 전기신호로 바꾸어 주는 포토 다이오드(Photo diode) 영역과 이 전기 신호를 처리하는 트랜지스터 영역이 수평으로 배치되는 구조이다. 즉, 수평형 씨모스 이미지 센서에 의하면 포토 다이오드와 트랜지스터가 기판 상에 상호 수평으로 인접하여 형성된다.
이에 따라, 포토 다이오드 형성을 위한 추가적인 영역이 요구된다. 따라서, 수평형 이미지 센서는 포토 다이오드의 필 팩터(fill factor) 영역을 감소시키고 레졀루션(Resolution)의 가능성을 제한한다.
실시예는 트랜지스터 회로와 포토 다이오드의 수직형 집적을 제공할 수 있는 이미지 센서의 제조방법을 제공한다.
또한, 실시예는 수직형의 포토 다이오드를 채용하면서 포토 다이오드의 접착특성을 향상시킬 수 있는 이미지 센서의 제조방법을 제공하고자 한다.
실시예에 따른 이미지 센서의 제조방법은, 반도체 기판 상에 씨모스 회로를 형성하는 단계; 상기 반도체 기판 상에 금속배선을 포함하는 층간 절연막을 형성하는 단계; 상기 층간 절연막의 표면에 대한 플라즈마 공정을 진행하는 단계; 상기 금속배선과 연결되는 하부전극을 형성하는 단계; 상기 하부전극을 포함하는 층간 절연막 상에 포토 다이오드를 형성하는 단계를 포함한다.
실시예에 따른 이미지센서의 제조방법에 의하면 트랜지스터 회로(circuitry)와 포토 다이오드의 수직형 집적을 제공할 수 있다.
또한, 실시예에 의하면 트랜지스터 회로(circuitry)와 포토 다이오드의 수직형 집적에 의해 필팩터(fill factor)를 100%에 근접시킬 수 있다.
또한, 실시예에 의하면 종래기술보다 수직형 집적에 의해 같은 픽셀 사이즈에서 높은 센서티버티(sensitivity)를 제공할 수 있다.
또한, 실시예에 의하면 종래기술보다 같은 레졀류션(Resolution)을 위해 공 정비용을 감축할 수 있다.
또한, 실시예에 의하면 각 단위 픽셀은 센서티버티(sensitivity)의 감소 없이 보다 복잡한 회로(circuitry)를 구현할 수 있다.
또한, 실시예에 의해 집적될 수 있는 추가적인 온칩 회로(on-chip circuitry)는 이미지센서의 퍼포먼스(performance)를 증가시키고, 나아가 소자의 소형화 및 제조비용을 절감을 획득할 수 있다.
또한, 실시예에 의하면 수직형의 포토 다이오드를 채용하면서 상기 포토다이이오드의 접착불량을 해소할 수 있다.
실시예에 따른 이미지 센서의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1 내지 도 5를 참조하여 실시예에 따른 이미지 센서의 제조방법을 설명한다.
도 1을 참조하여, 씨모스 회로(20)를 반도체 기판(10) 상에 금속배선(40)을 포함하는 층간 절연먁(30)이 형성된다.
상기 반도체 기판(10) 상에는 후술되는 포토 다이오드와 연결되어 수광된 광전하를 전기신호를 변환하는 씨모스 회로(20)가 단위픽셀 별로 형성될 수 있다. 예를 들어, 상기 씨모스 회로(20)는 3Tr, 4Tr 및 5Tr 중의 하나일 수 있다.
상기 씨모스 회로(20)를 포함하는 상기 반도체 기판(10) 상부에는 전원라인 또는 신호라인과의 접속을 위하여 금속배선(40)을 포함하는 층간 절연먁(30)이 형성되어 있다.
상기 층간 절연먁(30)은 복수의 층으로 형성될 수 있다. 예를 들어, 상기 층간 절연먁(30)은 질화막 또는 산화막으로 형성될 수 있다.
상기 금속배선(40)은 포토 다이오드에서 생성된 전자를 하부의 씨모스 회로(20)로 전달하는 역할을 한다. 상기 금속배선(40)은 상기 반도체 기판(10)의 하부의 불순물 영역과 접속될 수 있다.
상기 금속배선(40)은 상기 층간 절연먁(30)을 관통하여 복수개로 형성될 수 있다. 상기 금속배선(40)은 금속, 합금 또는 살리사이드를 포함하는 다양한 전도성 물질로 형성될 수 있다. 예를 들어, 상기 금속배선(40)은 알루미늄, 구리, 코발트 또는 텅스텐등으로 형성될 수 있다.
도 2를 참조하여, 상기 층간 절연막(30)의 표면에 대한 플라즈마 트리트먼트(Plasma treatment) 공정을 진행한다. 상기 플라즈마 트리트먼트는 포토 다이오드와 층간 절연막(30)의 접착특성을 향상시키기 위한 것이다.
상기 플라즈마 트리트먼트는 O2, He 및 NH3 중 어느 하나를 사용하여 진행될 수 있다.
상기 층간 절연막(30)에 대한 플라즈마 트리트먼트 공정을 진행하면 상기 층간 절연막(30)과 접촉하는 막의 접착특성이 향상될 수 있다.
도 3을 참조하여, 상기 층간 절연막(30) 상에 하부전극층(50)이 형성된다. 상기 하부전극층(50)은 상기 층간 절연먁(30) 상에 형성되어 상기 금속배선(40)과 전기적으로 연결될 수 있다. 예를 들어, 상기 하부전극층(50)은 PVD 방법에 의하여 Cr, Ti, TiW 및 Ta과 같은 금속으로 형성될 수 있다.
도 4를 참조하여, 상기 층간 절연막(30) 상에 하부전극(55)이 단위픽셀 별로 형성된다.
상기 하부전극(55)을 형성하기 위해서는 하부전극층(50) 상에 포토레지스트 패턴(미도시)을 형성한다. 그리고, 상기 포토레지스트 패턴을 식각마스크로 하여 상기 하부전극층(50)을 식각한다.
그러면 상기 층간 절연막(30) 상에 상기 금속배선(40)과 전기적으로 연결되는 하부전극(55)이 단위픽셀 별로 형성된다.
도 5를 참조하여, 상기 하부전극(55)을 포함하는 층간 절연먁(30) 상에 포토 다이오드가 형성된다. 특히, 상기 포토 다이오드는 상기 플라즈마 트리트먼트 처리된 상기 층간 절연막(30) 상에 형성되므로 상기 포토 다이오드와 상기 층간 절연막(30) 사이에 필링(peeling)과 같은 스트레스가 발생되는 것을 방지할 수 있다. 따라서, 상기 층간 절연막(30)과 상기 포토 다이오드의 접착특성이 향상될 수 있다.
상기 포토 다이오드는 NIP 다이오드(NIP diode)를 사용한다. 상기 NIP 다이오드는 금속, n형 비정질 실리콘층(n-type amorphous silicon), 진성 비정질 실리콘층(intrinsic amorphous silicon), p형 비정질 실리콘층(p-type amorphous silicon)이 접합된 구조로 형성되는 것이다.
상기 NIP 다이오드는 p형 실리콘층과 금속 사이에 순수한 반도체인 진성 비정질 실리콘층이 접합된 구조의 광 다이오드로서, 상기 p형과 금속 사이에 형성되는 진성 비정질 실리콘층이 모두 공핍영역이 되어 전하의 생성 및 보관에 유리하게 된다.
실시예에서는 포토 다이오드로서 NIP 다이오드를 사용하며 상기 다이오드의 구조는 P-I-N 또는 N-I-P, I-P 등의 구조로 형성될 수 있다. 실시예에서는 N-I-P 구조의 포토 다이오드가 사용되는 것을 예로 하며, 상기 n형 비정질 실리콘층은 제1 도전형 전도층(60), 진성 비정질 실리콘층은 진성층(70), 상기 p형 비정질 실리콘층은 제2 도전형 전도층(80)이라 칭하도록 한다.
상기 포토 다이오드를 형성하는 방법에 대하여 설명하면 다음과 같다.
상기 층간 절연먁(30) 상에 제1 도전형 전도층(60)이 형성된다. 경우에 따라서, 상기 제1 도전형 전도층(60)은 형성되지 않고 이후의 공정이 진행될 수도 있다.
상기 제1 도전형 전도층(60)은 실시예에서 채용하는 N-I-P 다이오드의 N층의 역할을 할 수 있다. 즉, 상기 제1 도전형 전도층(60)은 N 타입 도전형 전도층일 수 있으나 이에 한정되는 것은 아니다.
상기 제1 도전형 전도층(60)은 화학기상증착(CVD) 특히, PECVD에 의해 형성될 수 있다. 예를 들어, 상기 제1 도전형 전도층(60)은 실란가스(SiH4)에 PH3, P2H5 등을 혼합하여 PECVD에 의해 약 100~400℃에서 증착하여 N 도핑된 비정질 실리콘으로 형성될 수 있다. 상기 제1 도전형 전도층(60)은 50~2000Å의 두께로 형성될 수 있다.
상기 제1 도전형 전도층(60)은 플라즈마 처리된 상기 층간 절연막(30) 상에 형성되므로 상호 접착력이 향상될 수 있다.
상기 제1 도전형 전도층(60) 상에 진성층(intrinsic layer)(70)이 형성된다. 상기 진성층(70)은 실시예에서 채용하는 N-I-P 다이오드의 I층의 역할을 할 수 있다. 상기 진성층(70)은 비정질 실리콘(intrinsic amorphous silicon)을 이용하여 형성될 수 있다.
상기 진성층(70)은 화학기상증착(CVD) 특히, PECVD 등에 의해 형성될 수 있다. 예를 들어, 상기 진성층(70)은 실란가스(SiH4) 등을 이용하여 PECVD에 의해 비정질 실리콘으로 형성될 수 있다. 상기 진성층(70)은 500~2000Å의 두께로 형성될 수 있다.
여기서, 상기 진성층(70)은 상기 제1 도전형 전도층(60)의 두께보다 약 10~1,000배 정도의 두꺼운 두께로 형성될 수 있다. 이는 상기 진성층(70)의 두께가 두꺼울수록 핀 다이오드의 공핍영역이 늘어나 많은 양의 광전하를 보관 및 생성하기에 유리하기 때문이다.
상기 진성층(70) 상에 제2 도전형 전도층(80)이 형성된다. 상기 제2 도전형 전도층(80)은 상기 진성층(70)의 형성과 연속공정으로 형성될 수 있다. 상기 제2 도전형 전도층(80)은 실시예에서 채용하는 N-I-P 다이오드의 P층의 역할을 할 수 있다. 즉, 상기 제2 도전형 전도층(80)은 P 타입 도전형 전도층일 수 있으나 이에 한정되는 것은 아니다.
상기 제2 도전형 전도층(80)은 화학기상증착(CVD) 특히, PECVD 등에 의해 형성될 수 있다. 예를 들어, 상기 제2 도전형 전도층(80)은 실란가스(SiH4)에 BH3 또는 B2H6 등의 가스를 혼합하여 PECVD에 의해 약 100~400℃에서 증착하여 P 도핑된 비정질 실리콘으로 형성될 수 있다.
상기 반도체 기판(10) 상에 상기 씨모스 회로(20)와 상기 포토 다이오드가 수집형 집적을 이루어 상기 포토 다이오드의 필팩터를 100%에 근접시킬 수 있다.
상기 포토 다이오드가 형성된 반도체 기판(10) 상에 상부전극(90)이 형성된다. 상기 상부전극(90)은 빛의 투과성이 좋고 전도성이 높은 투명전극으로 형성될 수 있다. 예를 들어, 상기 상부전극(90)은 PVD 방법에 의하여 ITO(indium tin oxide), CTO(cardium tin oxide), ZnO2 중 어느 하나로 형성될 수 있다. 상기 상부전극은 100~1000Å으로 형성될 수 있다.
도시되지는 않았지만, 추가적으로 상기 상부전극(90) 상에 컬러필터 및 마이크로 렌즈가 형성될 수 있다.
이상에서 설명한 실시예는 전술한 실시예 및 도면에 의해 한정되는 것이 아 니고, 본 실시예의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1 내지 도 5는 실시예에 따른 이미지 센서의 제조공정을 나타내는 도면이다.
Claims (4)
- 반도체 기판에 씨모스 회로를 형성하는 단계;상기 씨모스 회로와 연결되도록 상기 반도체 기판 상에 금속배선을 포함하는 층간 절연막을 형성하는 단계;상기 층간 절연막의 표면에 대한 플라즈마 트리트먼트를 진행하는 단계;상기 금속배선과 연결되는 하부전극을 형성하는 단계;상기 하부전극을 포함하는 층간 절연막 상에 포토 다이오드를 형성하는 단계를 포함하고,상기 플라즈마 트리트먼트 공정은 O2를 사용하고,상기 포토 다이오드는 n형 비정질 실리콘, 진성 실리콘 및 p형 비정질 실리콘을 포함하는 이미지 센서의 제조방법.
- 삭제
- 제1항에 있어서,상기 하부전극은 Cr, Ti, TiW 및 Ta 중 어느 하나로 형성되는 이미지 센서의 제조방법.
- 삭제
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