KR100884204B1 - 이미지 센서 및 그 제조방법 - Google Patents
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Abstract
실시예에 따른 이미지 센서는 씨모스 회로를 포함하는 반도체 기판; 상기 반도체 기판 상에 배치된 금속배선을 포함하는 층간 절연막; 상기 금속배선 상에 배치된 하부전극; 상기 하부전극을 포함하는 층간 절연막 상에 배치된 진성층; 상기 진성층 상에 배치된 살리사이드층; 및 상기 살리사이드층 상에 배치된 도전형 전도층을 포함한다.
이미지 센서, 씨모스 회로, 포토다이오드
Description
실시예에서는 이미지 센서 및 그 제조방법이 개시된다.
이미지 센서는 광학적 영상(Optical Image)을 전기 신호로 변환시키는 반도체 소자로서, 크게 전하결합소자(charge coupled device:CCD) 이미지 센서와 씨모스(Complementary Metal Oxide Silicon:CMOS) 이미지 센서(CIS)로 구분된다.
씨모스 이미지 센서는 단위 화소 내에 포토다이오드와 모스트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.
씨모스 이미지 센서는 빛 신호를 받아서 전기신호로 바꾸어 주는 포토다이오드(Photo diode) 영역과 이 전기 신호를 처리하는 트랜지스터 영역으로 구분할 수 있다.
씨모스 이미지 센서는 포토다이오드와 트랜지스터가 반도체 기판에 수평으로 배치되는 구조이다.
수평형 씨모스 이미지 센서에 의하면 포토다이오드와 트랜지스터가 기판 상 에 상호 수평으로 인접하여 형성된다. 이에 따라, 포토다이오드 형성을 위한 추가적인 영역이 요구되며, 이에 의해 필 팩터(fill factor) 영역을 감소시키고 레졀루션(Resolution)의 가능성을 제한하는 문제가 있다.
실시예는 트랜지스터 회로와 포토다이오드의 수직형 집적을 제공할 수 있는 이미지 센서 및 그 제조방법을 제공한다.
또한, 실시예는 레졀루션(Resolution)과 센서티버티(sensitivity)가 함께 개선될 수 있는 이미지 센서 및 그 제조방법을 제공한다.
또한, 실시예는 수직형의 포토다이오드를 채용하면서 집광율을 향상시킬 수 있는 이미지 센서 및 그 제조방법을 제공한다.
실시예에 따른 이미지 센서는, 트랜지스터 회로를 포함하는 반도체 기판; 상기 반도체 기판 상에 배치된 금속배선을 포함하는 층간 절연막; 상기 금속배선 상에 배치된 하부전극; 상기 하부전극을 포함하는 층간 절연막 상에 배치된 진성층; 상기 진성층 상에 배치된 살리사이드층; 및 상기 살리사이드층 상에 배치된 도전형 전도층을 포함한다.
또한 실시예에 따른 이미지 센서의 제조방법은, 반도체 기판 상에 트랜지스터 회로를 형성하는 단계; 상기 반도체 기판 상에 금속배선을 포함하는 층간 절연막을 형성하는 단계; 상기 금속배선 상에 하부전극을 형성하는 단계; 상기 하부전극을 포함하는 층간 절연막 배치된 진성층을 형성하는 단계; 상기 진성층 상에 살리사이드층을 형성하는 단계; 및 상기 살리사이드층 상에 도전형 전도층을 형성하는 단계를 포함한다.
실시예에 따른 이미지 센서 및 그 제조방법에 의하면 트랜지스터 회로와 포토다이오드의 수직형 집적을 제공할 수 있다.
또한, 트랜지스터 회로와 포토다이오드의 수직형 집적에 의해 필 팩터(fill factor)를 100%에 근접시킬 수 있다.
또한, 수직형 집적에 의해 종래기술보다 같은 픽셀 사이즈에서 높은 센서티비티(sensitivity)를 제공할 수 있다.
또한, 각 단위 픽셀은 센서티비티(sentivity)의 감소없이 보다 복잡한 회로를 구현할 수 있다.
또한, 포토다이오드의 단위픽셀을 구현함에 있어 단위 픽셀 내의 포토다이오드의 표면적을 증가시켜 광감지율을 향상시킬 수 있다.
또한, 포토다이오드가 마이크로 렌즈와 같은 볼록한 반구형태로 형성되어 입사되는 빛을 효율적으로 집광할 수 있다. 따라서, 픽셀간의 크로스토크 등을 방지하여 이미지 센서의 신뢰성을 향상시킬 수 있다.
또한, 포토다이오드의 진성층 표면에 살리사이드층을 형성하여 댕글링본드르 제거함으로써 이미지 센서의 광특성을 향상시킬 수 있다.
실시예에 따른 이미지 센서 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재 되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 10은 실시예에 따른 이미지 센서의 단면도이다.
도 10을 참조하여, 반도체 기판(10)은 씨모스 회로(11)를 포함한다.
상기 씨모스 회로(11)는 단위화소 별로 형성되고, 상부의 포토다이오드(80)와 연결되어 수광된 광전하를 전기신호를 변환하는 트랜스퍼 트랜지스터, 리셋 트랜지스터, 드라이브 트랜지스터 및 셀렉트 트랜지스터 등으로 이루어질 수 있다.
상기 반도체 기판(10) 상에는 금속배선(31) 및 패드(32)를 포함하는 층간 절연막(20)이 배치된다. 상기 층간 절연막(20)은 복수의 층으로 배치되고, 상기 금속배선(31)도 복수개로 배치될 수 있다.
상기 금속배선(31) 상에는 하부전극(41)이 배치된다. 예를 들어, 상기 하부전극(41)은 Cr, Ti, TiW 및 Ta과 같은 금속으로 형성할 수 있다.
상기 하부전극(41)은 상기 금속배선(31)이 노출되지 않도록 상기 금속배선(31) 및 층간 절연막(20) 상에 배치된다. 또한, 상기 하부전극(41)은 단위화소 별로 배치된 상기 금속배선(31) 상부에 배치되어 단위화소 별로 이격된다.
상기 하부전극(41)을 포함하는 층간 절연막(20) 상에 포토다이오드(80)가 배치된다.
상기 포토다이오드(80)는 진성층(50) 및 도전형 전도층(70)을 포함한다. 예를 들어, 상기 진성층(50)은 진성 비정질 실리콘층(intrinsic amorphous silicon)이고, 상기 도전형 전도층(70)은 p형 비정질 실리콘층(p-type amorphous silicon)일 수 있다.
또한, 상기 진성층(50)은 2000~20000Å의 두께로 배치되고, 상기 도전형 전도층(70)은 50~500Å의 두께로 배치되어 있다.
또한, 상기 진성층(50)의 표면에 반구 형태의 집광부(51)가 배치되어, 상기 진성층(50) 상부로 형성된 상기 도전형 전도층(70)도 반구 형태로 형성될 수 있다.
따라서, 상기 포토다이오드(80)의 표면이 마이크로렌즈와 같은 볼록한 형태로 형성되어 포토다이오드(80)의 집광율을 향상시킬 수 있다.
상기 진성층(50)과 도전형 전도층(70) 사이에는 살리사이드층(65)이 배치되어 있다. 예를 들어, 상기 살리사이드층(65)은 크롬(Cr) 및 몰리브덴(Mo)으로 형성되고 약 50~500Å의 두께로 형성될 수 있다.
상기 살리사이드(65)이 상기 진성층(50) 상에 형성되어 상기 진성층(50)에서 발생되는 댕글링 본드를 제거할 수 있다.
상기 포토다이오드(80) 상부에는 상부전극(90)이 배치된다.
상기 상부전극(90)은 빛의 투과성이 좋고 전도성이 높은 투명전극으로 형성될 수 있다. 예를 들어, 상기 상부전극(90)은 ITO(indium tin oxide), CTO(cardium tin oxide), ZnO2 중 어느 하나로 형성될 수 있다.
상기와 같이, 씨모스 회로(11)와 포토다이오드(80)가 수집형 집적을 이루어 이미지 센서의 필팩터를 향상시킬 수 있다.
또한, 상기 포토다이오드가 마이크로 렌즈와 같은 볼록한 형태로 형성되어 이미지 센서의 집광율을 향상시킬 수 있다.
이하, 도 1 내지 도 10을 참조하여 실시예에 따른 이미지 센서의 제조방법을 설명한다.
도 1을 참조하여, 씨모스 회로(11)가 형성된 반도체 기판(10) 상에 금속배선(31)을 포함하는 층간 절연막(20)이 형성되어 있다.
도시되지는 않았지만, 상기 반도체 기판(10)에는 액티브 영역 및 필드영역을 정의하는 소자분리막이 형성될 수 있다.
상기 액티브 영역 상에 형성되는 단위화소에는 후술되는 포토다이오드와 연결되어 수광된 광전하를 전기신호를 변환하는 트랜스퍼 트랜지스터, 리셋 트랜지스터, 드라이브 트랜지스터 및 셀렉트 트랜지스터 등으로 이루어진 씨모스 회로(11)가 형성될 수 있다.
상기 씨모스 회로(11)가 형성된 반도체 기판(10) 상부에는 전원라인 또는 신호라인과의 접속을 위하여 층간 절연막(20) 및 금속배선(31)이 형성되어 있다.
상기 층간 절연막(20)은 복수의 층으로 형성될 수 있다. 예를 들어, 상기 층간 절연막(20)은 산화막으로 형성될 수 있다.
상기 금속배선(31)은 상기 층간 절연막(20)을 관통하여 복수개로 형성될 수 있다. 예를 들어, 상기 금속배선(31)은 금속, 합금 또는 살리사이드를 포함하는 다양한 전도성 물질, 즉 알루미늄, 구리, 코발트 또는 텅스텐등으로 형성될 수 있다.
상기 금속배선(31)의 형성시 패드(32)도 형성될 수 있다. 또한, 상기 금속배선(31)은 최종 비아를 포함한다.
도 2 및 도 3을 참조하여, 상기 금속배선(31)을 포함하는 층간 절연막(20) 상에 하부전극(41)이 형성된다. 예를 들어, 상기 하부전극(41)은 Cr, Ti, TiW 및 Ta과 같은 금속으로 형성할 수 있다.
상기 하부전극(41)은 단위화소 별로 형성된 금속배선(31) 상부에 각각 형성된다. 예를 들어, 상기 하부전극(41)은 상기 층간 절연막(20) 상에 크롬층(Cr)(40)을 형성한 후 리소그라피 공정에 의하여 금속배선(31) 상부에만 형성할 수 있다.
상기 금속배선(31) 및 하부전극(41)은 단위화소 별로 배치되어 상기 씨모스 회로(11)와 후술하는 포토다이오드(80)를 연결하도록 형성된다.
상기 층간 절연막(20)에 상기 반도체 기판(10)의 씨모스 회로(11)와 연결되는 금속배선(31) 및 하부전극(41)을 형성한 후 상기 금속배선(31)을 후술하는 포토다이오드(80)의 단위화소 별로 패턴할 수 있다.
따라서, 상기 금속배선(31)을 포함하는 층간 절연막(20) 상에 상기 금속배선(31)과 전기적으로 연결되도록 포토다이오드(80)를 형성한다.
상기 포토다이오드는 층간 절연막(20) 상부에 형성되어 외부에서 입사되는 빛을 받아 전기적 형태로 전환 및 보관하기 위한 것으로 실시예에서는 IP 다이오드(IP diode)를 사용한다.
상기 IP 다이오드는 금속, 진성 비정질 실리콘층(intrinsic amorphous silicon), p형 비정질 실리콘층(p-type amorphous silicon)이 접합된 구조로 형성 되는 것이다.
포토다이오드의 성능은 외부의 빛을 받아 전기적 형태로 전환하는 효율과 총 보관 가능 전기량(charge capacitance)에 따라 결정된다. 기존의 포토다이오드는 P-N, N-P, N-P-N, P-N-P 등의 이종접합시 생성되는 공핍영역(Depletion region)에 전하를 생성 및 보관하였다.
그러나, 상기 IP 다이오드는 p형 실리콘층과 금속사이에 순수한 반도체인 진성 비정질 실리콘층이 접합된 구조의 광 다이오드로서, 상기 p형과 금속 사이에 형성되는 진성 비정질 실리콘층이 모두 공핍영역이 되어 전하의 생성 및 보관에 유리하게 된다.
이와 같이 실시예에서는 포토다이오드로서 IP 다이오드를 사용하며 상기 다이오드의 구조는 P-I-N 또는 N-I-P, I-P 등의 구조로 형성될 수 있다.
특히, 실시예에서는 I-P 구조의 핀 다이오드가 사용되는 것을 예로 하며, 진성 비정질 실리콘층(intrinsic amorphous silicon)은 진성층, 상기 p형 비정질 실리콘층(p-type amorphous silicon)은 도전형 전도층이라 칭하도록 한다.
도 4를 참조하여, 상기 IP 다이오드를 이용한 포토다이오드를 형성하는 방법에 대하여 설명하면 다음과 같다.
상기 층간 절연막(20) 상에 진성층(intrinsic layer)(50)이 형성된다. 상기 진성층(50)은 실시예에서 채용하는 I-P 다이오드의 I층의 역할을 할 수 있다.
상기 진성층(50)을 형성하기 전에 n형 도전형 전도층을 형성할 수도 있으나, 실시예에서는 생략하도록 한다.
상기 진성층(50)은 비정질 실리콘(intrinsic amorphous silicon)을 이용하여 형성될 수 있다. 상기 진성층(50)은 화학기상증착(CVD) 특히, PECVD 등에 의해 형성될 수 있다. 예를 들어, 상기 진성층(50)은 실란가스(SiH4) 등을 이용하여 PECVD에 의해 비정질 실리콘으로 형성될 수 있다.
여기서, 상기 진성층(50)은 상기 도전형 전도층(70)의 두께보다 약 10~1,000배 정도의 두꺼운 두께로 형성될 수 있다. 이는 상기 진성층(50)의 두께가 두꺼울수록 핀 다이오드의 공핍영역이 늘어나 많은 양의 광전하를 보관 및 생성하기에 유리하기 때문이다. 실시예에서 상기 진성층(50)은 2000~20000Å의 두께로 형성될 수 있다.
상기 진성층(50) 상에 포토레지스트 패턴(100)이 형성된다.
상기 포토레지스트 패턴(100)은 상기 진성층(70) 상으로 포토레지스트막을 도포하고 단위화소 별로 패터닝한 후, 리플로우 공정에 의하여 반구 형태로 형성될 수 있다.
도 5를 참조하여, 상기 진성층(50)의 표면에 반구형태의 집광부(51)가 형성된다.
상기 집광부(51)는 상기 포토레지스트 패턴(100)을 식각 마스크로 사용하여 상기 진성층(50)을 식각함으로써 형성된다.
상기 진성층(50)의 표면에 반구형태의 집광부(51)가 형성되어 이후 상기 진성층(50) 상으로 형성되는 도전형 전도층(70) 및 상부전극(90)도 볼록한 반구 형태를 가지게 된다.
상기 진성층(50)의 표면에 단위화소별로 볼록한 반구 형태의 집광부(51)가 형성되어 포토다이오드로 입사되는 빛은 집광부(51)에 의해 모아진다. 따라서, 상기 집광부(51)에 의하여 모아진 빛은 전자가 되어 상기 하부전극(41) 또는 금속배선(31)을 통해 씨모스 회로(11)로 전달될 수 있게 된다. 또한, 상기 포토다이오드로 입사되는 빛은 상기 집광부(51)에 의하여 모아지게 되므로 상기 하부전극(41) 또는 금속배선(31) 사이로 빛이 들어가는 것을 차단하여 크로스 토크 및 노이즈 현상을 방지할 수 있다.
도 6을 참조하여, 상기 진성층(50) 상으로 살리사이드층 형성을 위한 금속층(60)이 증착된다. 예를 들어, 상기 금속층(60)은 크롬(Cr) 또는 몰리브덴(Mo)을 이용하여 PVD 방법으로 형성될 수 있다. 특히, 실시예에서 사용되는 금속층(60)은 크롬(Cr)일 수 있다.
상기 진성층(50) 상으로 살리사이드층을 형성하는 이유는, 상기 진성층(50)의 표면에 반구형태의 집광부(51)를 형성할 때 건식식각 또는 습식식각 방법이 사용된다. 상기 진성층(50)을 식각할 때 식각공정에 의하여 진성층(50)을 이루는 물질의 표면 결합이 손상되어 댕글링 본드가 형성될 수 있다.
이러한 댕글링 본드는 광에 의한 입력이 없어도 열적으로 전하를 발생시키기 쉬운 상태에 있으므로 댕글링 본드가 다수 존재하면 다크 커런트가 발생되어 빛이 없는 어두운 상태에서도 이미지센서가 마치 광이 들어오는 듯한 반응을 보이는 비정상상태를 보인다. 이를 방지하기 위해 상기 진성층(50) 상으로 살리사이드층(65)을 형성하는 것이다.
도 7 및 도 8을 참조하여, 상기 진성층(50) 상에 형성된 금속층을 살리사이드화하기 위하여 열처리 공정을 진행한다. 예를 들어, 상기 열처리 공정은 200~400℃의 온도에서 진행될 수 있다.
그러면, 상기 진성층(50)의 표면과 접하고 있는 금속층(60)이 살리사이드화되면서 살리사이드층(65)이 형성된다. 예를 들어, 상기 살리사이드층(65)은 50~500Å의 두께로 형성될 수 있다.
이때, 상기 살리사이드층(65)이 50~500Å의 얇은 두께를 가지므로 상기 살리사이드층(65)을 통해 상기 진성층(50)으로 입사되는 빛에 영향을 주지 않는다.
상기 살리사이드층(65)의 형성시 상기 금속층(60)이 살리사이드화되면서 하부에 배치된 상기 진성층(50) 표면의 댕글링 본드들을 제거할 수 있게 된다.
따라서, 상기 살리사이드층(65)의 형성에 의하여 상기 진성층(50)에 발생된 댕글링 본드를 제거하여 이미지 센서의 다크 커런트 발생을 방지할 수 있게 된다.
또한, 상기 살리사이드층(65)은 상기 반구형태를 가지는 상기 진성층(50) 상에 형성되므로 상기 살리사이드층(65)도 반구형태를 가지게 된다. 따라서, 상기 살리사이드층(65)을 통하여 진성층(50)으로 입사되는 빛은 더욱 모아지는 성질을 가지게 되어 집광율을 향상시킬 수 있다.
이후, 상기 진성층(50)과 반응하지 않고 남아있는 금속물질은 제거한다. 예를 들어, 상기 진성층(50) 상에 남아있는 상기 금속층(60)은 암모늄 세릭 나이트레이트(ammonium ceric nitrate)로 제거할 수 있다.
도 9를 참조하여, 상기 진성층(50)이 형성된 상기 반도체 기판(10) 상에 도 전형 전도층(70)이 형성된다.
상기 도전형 전도층(70)은 실시예에서 채용하는 I-P 다이오드의 P층의 역할을 할 수 있다. 즉, 상기 도전형 전도층(70)은 P 타입 도전형 전도층일 수 있으나 이에 한정되는 것은 아니다.
예를 들어, 상기 도전형 전도층(70)은 P 도핑된 비정질 실리콘(p-doped amorphous silicon)을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 도전형 전도층(70)은 화학기상증착(CVD) 특히, PECVD 등에 의해 형성될 수 있다. 예를 들어, 상기 도전형 전도층(70)은 실란가스(SiH4)에 BH3 또는 B2H6 등의 가스를 혼합하여 PECVD에 의해 P 도핑된 비정질 실리콘으로 형성될 수 있다. 또한, 상기 도전형 전도층(70)은 50~500Å의 두께로 형성될 수 있다.
상기 도전형 전도층(70)은 반구 형태를 가지는 상기 진성층(50) 및 살리사이드층(65) 상으로 얇은 두께로 형성되므로 반구 형태를 가지게 된다.
상기와 같이 진성층(50) 및 도전형 전도층(70)으로 이루어지는 포토다이오드(80)는 상기 씨모스 회로(11)와 수직형 집적을 이루어 포토다이오드(80)의 필팩터(fill factor)를 100%에 근접시킬 수 있다.
도 10을 참조하여, 상기 포토다이오드(80)가 형성된 반도체 기판(10) 상부로 상부전극(90)이 형성된다.
상기 상부전극(90)은 빛의 투과성이 좋고 전도성이 높은 투명전극으로 형성될 수 있다. 예를 들어, 상기 상부전극(90)은 ITO(indium tin oxide), CTO(cardium tin oxide), ZnO2 중 어느 하나로 형성될 수 있다.
도시되지는 않았지만, 상기 상부전극(90) 상에 컬러필터 및 마이크로 렌즈가 추가로 형성될 수 있다.
실시예에서는 IP 구조의 포토다이오드(80)를 반도체 기판(10) 상에 형성함으로써 씨모스 회로(11)와 포토다이오드(80)의 수직형 집적을 제공할 수 있고 이에 의해 필 팩터(fill factor)를 100%에 근접시킬 수 있다.
또한, 상기 포토다이오드(80) 및 상부전극(90)이 마이크로렌즈와 같은 반구형태로 형성되어 입사되는 빛을 효율적으로 집광하게 되어 크로스 토크 및 노이즈 현상을 방지할 수 있다.
또한, 상기 포토다이오드(80)를 이루는 진성층(50) 상에 살리사이드층(65)이 형성되어 포토다이오드(80)의 댕글링 본드를 제거하여 이미지 센서의 이미지 특성을 향상시킬 수 있다.
이상에서 설명한 실시예는 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 실시예의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1 내지 도 10은 실시예에 따른 이미지 센서의 제조공정을 나타내는 단면도들이다.
Claims (11)
- 씨모스 회로를 포함하는 반도체 기판;상기 반도체 기판 상에 배치된 금속배선을 포함하는 층간 절연막;상기 금속배선 상에 배치된 하부전극;상기 하부전극을 포함하는 층간 절연막 상에 배치된 진성층(intrinsic amorphous silicon);상기 진성층 상에 배치된 살리사이드층;상기 살리사이드층 상에 배치되고 P형 불순물이 도핑된 비정질 실리콘층(p-type amorphous silicon); 및상기 비정질 실리콘층 상에 배치된 상부전극을 포함하는 이미지 센서.
- 제1항에 있어서,상기 진성층의 표면은 반구형태로 형성된 것을 특징으로 하는 이미지 센서.
- 제1항에 있어서,상기 살리사이드층은 크롬 또는 몰리브덴으로 형성된 이미지 센서.
- 제1항에 있어서,상기 진성층은 2000~20000Å의 두께로 형성되고, 상기 살리사이드층은 100~500Å의 두께로 형성되고, 상기 비정질 실리콘층은 50~500Å의 두께로 형성된 이미지 센서.
- 반도체 기판 상에 씨모스 회로를 형성하는 단계;상기 반도체 기판 상에 금속배선을 포함하는 층간 절연막을 형성하는 단계;상기 금속배선 상에 하부전극을 형성하는 단계;상기 하부전극을 포함하는 층간 절연막 진성층(intrinsic amorphous silicon)을 형성하는 단계;상기 진성층 상에 살리사이드층을 형성하는 단계;상기 살리사이드층 상에 P형 불순물이 도핑된 비정질 실리콘층(p-type amorphous silicon)을 형성하는 단계; 및상기 비정질 실리콘층 상에 상부전극을 형성하는 단계를 포함하는 이미지 센서의 제조방법.
- 제5항에 있어서,상기 진성층을 형성하는 단계는,상기 하부전극을 포함하는 층간 절연막 상에 진성층을 형성하는 단계;상기 진성층 상에 시드 마이크로 렌즈를 형성하는 단계; 및상기 시드 마이크로 렌즈를 식각마스크로 상기 진성층을 식각하여 반구형태의 집광부를 형성하는 단계를 포함하는 이미지 센서의 제조방법.
- 제5항에 있어서,상기 살리사이드층은 크롬 또는 몰리브덴으로 형성되는 이미지 센서의 제조방법.
- 제5항에 있어서,상기 살리사이드층을 형성하는 단계는,상기 진성층 상에 금속층이 증착되는 단계;상기 금속층이 형성된 반도체 기판을 열처리하여 살리사이드층을 형성하는 단계; 및상기 반도체 기판 상에 남아있는 상기 금속층을 제거하는 단계를 포함하는 이미지 센서의 제조방법.
- 제8항에 있어서,상기 열처리 공정은 200~400℃의 온도에서 진행되는 이미지 센서의 제조방법.
- 제8항에 있어서,상기 반도체 기판 상에 남아있는 금속층은 암모늄 세릭 나이트레이트(ammonium ceric nitrate)으로 제거하는 이미지 센서의 제조방법.
- 제5항에 있어서,상기 진성층은 2000~20000Å의 두께로 형성되고, 상기 살리사이드층은 100~500Å의 두께로 형성되고, 상기 비정질 실리콘층은 50~500Å의 두께로 형성된 이미지 센서의 제조방법.
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