KR100935768B1 - 이미지 센서 제조방법 - Google Patents
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Abstract
실시예에 따른 이미지 센서는, 반도체 기판 상에 금속배선을 포함하는 층간 절연막을 형성하는 단계; 상기 층간 절연막 상에 상기 금속배선과 연결되도록 하부전극을 형성하는 단계; 상기 하부전극 노출에 의하여 산화막이 형성된 경우 상기 산화막을 제거하기 위해 플라즈마 트리트먼트 공정을 진행하는 단계; 및 상기 하부전극을 포함하는 층간 절연막 상에 포토다이오드를 형성하는 단계를 포함한다.
이미지 센서, 포토다이오드, 산화막
Description
실시예에서는 이미지 센서 제조방법이 개시된다.
이미지 센서는 광학적 영상(Optical Image)을 전기 신호로 변환시키는 반도체 소자로서, 크게 전하결합소자(charge coupled device:CCD) 이미지 센서와 씨모스(Complementary Metal Oxide Silicon:CMOS) 이미지 센서(CIS)를 포함한다.
씨모스 이미지 센서는 단위 화소 내에 포토다이오드와 모스트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.
씨모스 이미지 센서는 빛 신호를 받아서 전기신호로 바꾸어 주는 포토다이오드(Photo diode) 영역과 이 전기 신호를 처리하는 트랜지스터 영역으로 구분할 수 있다.
씨모스 이미지 센서는 포토다이오드와 트랜지스터가 반도체 기판에 수평으로 배치되는 구조이다.
수평형 씨모스 이미지 센서에 의하면 포토다이오드와 트랜지스터가 기판 상에 상호 수평으로 인접하여 형성된다. 이에 따라, 포토다이오드 형성을 위한 추가 적인 영역이 요구되며, 이에 의해 필 팩터(fill factor) 영역을 감소시키고 레졀루션(Resolution)의 가능성을 제한하는 문제가 있다.
또한, 수평형 씨모스 이미지 센서에 의하면 포토다이오드와 트랜지스터를 동시에 제조하는 공정에 대한 최적화를 달성하는 점이 매우 어려운 문제가 있다. 즉, 신속한 트랜지스터 공정에서는 작은 면저항(low sheet resistance)을 위해 샐로우 정션(shllow junction)이 요구되나, 포토다이오드에는 이러한 샐로우 정션(shllow junction)이 적절하지 않을 수 있다.
또한, 수평형 씨모스 이미지 센서에 의하면 추가적인 온칩(on-chip) 기능들이 이미지 센서에 부가될 수 있다. 그러면, 단위화소의 크기는 이미지 센서의 센서티버티(sensitivity)를 유지하기 위해 증가되거나 또는 감소되어야 한다.
그런데, 단위화소의 포토다이오드가 증가되면 이미지 센서의 레졀루션(Resolution)이 감소하게 된다. 또는 포토다이오드의 면적이 감소되면 이미지 센서의 센서티버티(sensitivity)가 감소하는 문제가 발생한다.
실시예는 트랜지스터 회로와 포토다이오드의 새로운 집적을 제공할 수 있는 이미지 센서 제조방법을 제공한다.
또한, 실시예는 레졀루션(Resolution)과 센서티버티(sensitivity)가 함께 개선될 수 있는 이미지 센서 제조방법을 제공한다.
또한, 실시예는 수직형의 포토다이오드를 채용하면서 전하전송효율을 향상시킬 수 있는 이미지 센서 제조방법을 제공한다.
실시예에 따른 이미지 센서는, 반도체 기판 상에 금속배선을 포함하는 층간 절연막을 형성하는 단계; 상기 층간 절연막 상에 상기 금속배선과 연결되도록 하부전극을 형성하는 단계; 상기 하부전극 노출에 의하여 산화막이 형성된 경우 상기 산화막을 제거하기 위해 플라즈마 트리트먼트 공정을 진행하는 단계; 및 상기 하부전극을 포함하는 층간 절연막 상에 포토다이오드를 형성하는 단계를 포함한다.
실시예에 따른 이미지 센서 제조방법에 의하면 트랜지스터 회로와 포토다이오드의 수직형 집적을 제공할 수 있다.
또한, 트랜지스터 회로와 포토다이오드의 수직형 집적에 의해 필 팩터(fill factor)를 100%에 근접시킬 수 있다.
또한, 수직형 집적에 의해 종래기술보다 같은 픽셀 사이즈에서 높은 센서티 비티(sensitivity)를 제공할 수 있다.
또한, 각 단위 픽셀은 센서티비티(sentivity)의 감소없이 보다 복잡한 회로를 구현할 수 있다.
또한, 포토다이오드의 단위픽셀을 구현함에 있어 단위 픽셀 내의 포토다이오드의 표면적을 증가시켜 광감지율을 향상시킬 수 있다.
또한, 포토다이오드의 쇼트키 컨택(shottky connect) 특성을 향상시킬 수 있다.
실시예에 따른 이미지 센서 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1 내지 도 12를 참조하여 실시예에 따른 이미지 센서의 제조방법을 설명한다.
도 1을 참조하여, 반도체 기판(10) 상에 금속배선(30)을 포함하는 층간 절연막(20)이 형성된다.
도시되지는 않았지만, 상기 반도체 기판(10)에는 액티브 영역 및 필드영역을 정의하는 소자분리막이 형성될 수 있고, 상기 액티브 영역 상에는 픽셀 영역(A)과 주변회로 영역(B)이 형성될 수 있다.
상기 픽셀 영역(A)은 후술되는 포토다이오드와 연결되어 수광된 광전하를 전기신호를 변환하는 트랜스퍼 트랜지스터, 리셋 트랜지스터, 드라이브 트랜지스터 및 셀렉트 트랜지스터 등으로 이루어진 트랜지스터 회로가 단위화소별로 형성될 수 있다. 상기 주변회로 영역(B) 상에는 각 단위화소의 전기적 신호를 순차적으로 검출하여 영상을 구현하기 위한 주변 회로부가 형성될 수 있다.
상기 반도체 기판(10) 상부에는 전원라인 또는 신호라인과의 접속을 위하여 층간 절연막(20) 및 금속배선(30)이 형성되어 있다.
상기 층간 절연막(20)은 복수의 층으로 형성될 수 있다. 예를 들어, 상기 층간 절연막(20)은 산화막으로 형성될 수 있다.
상기 금속배선(30)은 상기 층간 절연막(20)을 관통하여 복수개로 형성될 수 있다. 예를 들어, 상기 금속배선(30)은 금속, 합금 또는 실리사이드를 포함하는 다양한 전도성 물질, 즉 알루미늄, 구리, 코발트 또는 텅스텐등으로 형성될 수 있다.
상기 금속배선(30)은 단위화소 별로 배치되어 상기 픽셀 영역(A)과 후술되는 포토다이오드를 연결하도록 형성된다. 즉, 상기 금속배선(30)은 상기 포토다이오드에서 생성된 전자의 전송역할을 할 수 있다.
또한, 상기 금속배선(30) 형성시 패드가 함께 형성될 수 있다.
도 2를 참조하여, 상기 층간 절연막(20) 상에 하부전극층(40)이 형성된다. 상기 하부전극층(40)은 상기 트랜지스터 회로와 포토다이오드를 연결하기 위한 것이다. 예를 들어, 상기 하부전극층(40)은 Cr, Ti, TiW 및 Ta과 같은 금속으로 형성할 수 있다. 상기 하부전극층(40)은 상기 층간 절연막(20) 상에 전체적으로 형성되어 상기 금속배선(30)과 전기적으로 연결될 수 있다.
도 3을 참조하여, 상기 층간 절연막(20) 상에 상기 금속배선(30)과 연결되도록 단위픽셀 별로 하부전극(45)이 형성된다. 상기 하부전극(45)은 이웃하는 하부전극(45)과 상호 분리되어 상기 금속배선(30)의 위치에 따라 단위픽셀 별로 형성될 수 있다.
상기 하부전극(45)은 포토레지스트막을 노광 및 현상공정에 의하여 포토레지스트 패턴(미도시)을 형성한 후 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 하부전극층(40)을 식각함으로써 형성될 수 있다.
따라서, 상기 하부전극(45)은 상기 층간 절연막(20) 상에 형성되어 상기 금속배선(30)과 전기적으로 연결될 수 있다. 또한, 상기 하부전극(45)은 상호 이격되어 상기 층간 절연막(20)을 선택적으로 노출시킬 수 있다. 특히, 상기 하부전극(45)의 면적이 넓을수록 포토다이오드의 광전하의 수집량이 커질 수 있다.
상기 하부전극(45)을 포함하는 반도체 기판(10) 상에 후속공정을 진행하기 위한 대기 시 상기 하부전극(45)에는 자연 산화막이 형성될 수 있다. 이러한 자연 산화막(47)이 상기 하부전극(45) 상에 형성되면 이후 형성되는 포토다이오드와 상기 하부전극(45)의 쇼트키(shottky) 특성이 저하될 수 있다. 그러면 상기 포토다이오드에서 생성된 광전하 전송특성이 저하되거나 소자의 불량을 일으킬 수 있다.
실시예에서는 상기 하부전극(45) 상에 형성되는 자연산화막(47)을 제거하기 위하여 플라즈마 트리트먼트(plasma treatment) 공정을 진행한다.
도 4를 참조하여, 상기 하부전극(45)을 포함하는 반도체 기판(10)에 대한 플라즈마 트리트먼트 공정이 진행된다. 상기 플라즈마 트리트먼트 공정시 사용되는 가스는 NH3 또는 H2 가스 일 수 있다.
상기 NH3 또는 H2 가스를 사용하여 상기 하부전극(45)을 포함하는 반도체 기판(10)에 대한 플라즈마 트리트먼트 공정을 진행하면 상기 자연 산화막(47)이 제거될 수 있다.
따라서, 상기 층간 절연막(20) 상에는 깨끗한 상태의 하부전극(45)이 남아있게 되므로 후속공정으로 진행되는 포토다이오드와 상기 하부전극(45)의 쇼트키 특성이 향상될 수 있다.
도 5를 참조하여, 상기 하부전극(45)을 포함하는 층간 절연막 상에 포토다이오드가 형성된다. 상기 포토다이오드는 층간 절연막(20) 상부에 형성되어 외부에서 입사되는 빛을 받아 전기적 형태로 전환 및 보관하기 위한 것으로 실시예에서는 IP 다이오드(IP diode)를 사용한다.
상기 포토다이오드는 금속, 진성 비정질 실리콘층(intrinsic amorphous silicon), p형 비정질 실리콘층(p-type amorphous silicon)이 접합된 구조로 형성되는 것이다.
상기 IP 다이오드는 p형 실리콘층과 금속사이에 순수한 반도체인 진성 비정 질 실리콘층이 접합된 구조의 광 다이오드로서, 상기 p형과 금속 사이에 형성되는 진성 비정질 실리콘층이 모두 공핍영역이 되어 전하의 생성 및 보관에 유리하게 된다. 상기 포토다이오드의 구조는 P-I-N 또는 N-I-P, I-P 등의 구조로 형성될 수 있다. 실시예에서는 I-P 구조의 핀 다이오드가 사용되는 것을 예로 하며, 진성 비정질 실리콘층(intrinsic amorphous silicon)은 진성층, 상기 p형 비정질 실리콘층(p-type amorphous silicon)은 도전형 전도층이라 칭하도록 한다.
도 5를 참조하여, 상기 IP 다이오드를 이용한 포토다이오드를 형성하는 방법에 대하여 설명하면 다음과 같다.
상기 하부전극(45)을 포함하는 상기 층간 절연막(20) 상에 진성층(intrinsic layer)(50)이 형성된다. 상기 진성층(50)은 실시예에서 채용하는 I-P 다이오드의 I층의 역할을 할 수 있다.
상기 진성층(50)은 비정질 실리콘(intrinsic amorphous silicon)을 이용하여 형성될 수 있다. 상기 진성층(50)은 화학기상증착(CVD) 특히, PECVD 등에 의해 형성될 수 있다. 예를 들어, 상기 진성층(50)은 실란가스(SiH4) 등을 이용하여 PECVD에 의해 비정질 실리콘으로 형성될 수 있다. 여기서, 상기 진성층(50)은 상기 도전형 전도층(60)의 두께 보다 약 10~1,000배 정도의 두꺼운 두께로 형성될 수 있다. 이는 상기 진성층(50)의 두께가 두꺼울 수록 핀 다이오드의 공핍영역이 늘어나 많은 양의 광전하를 보관 및 생성하기에 유리하기 때문이다.
상기 진성층(50)을 형성하기 전에 n형 도전형 전도층을 형성할 수도 있으나, 실시예에서는 생략하도록 한다.
상기 진성층(50)이 형성된 상기 반도체 기판(10) 상에 도전형 전도층(60)이 형성된다. 상기 도전형 전도층(60)은 실시예에서 채용하는 I-P 다이오드의 P층의 역할을 할 수 있다. 즉, 상기 도전형 전도층(60)은 P 타입 도전형 전도층일 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 상기 도전형 전도층(60)은 P 도핑된 비정질 실리콘(p-doped amorphous silicon)을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 도전형 전도층(60)은 화학기상증착(CVD) 특히, PECVD 등에 의해 형성될 수 있다. 예를 들어, 상기 도전형 전도층(60)은 실란가스(SiH4)에 BH3 또는 B2H6 등의 가스를 혼합하여 PECVD에 의해 P 도핑된 비정질 실리콘으로 형성될 수 있다.
도 6을 참조하여, 상기 층간 절연막(20) 상에 진성층 패턴(55) 및 도전형 전도층 패턴(65)이 형성된다. 상기 진성층 패턴(55) 및 도전형 전도층 패턴(65)은 픽셀 영역(A)에 대응하는 상기 층간 절연막(20) 상에 배치된다.
상기 진성층 패턴(55) 및 도전형 전도층 패턴(65)은 상기 진성층(50) 및 도전형 전도층(60)에 대한 사진 및 식각공정을 진행하여 형성할 수 있다. 그러면 상기 픽셀 영역(A)에 대응하는 상기 층간 절연막(20) 상에만 포토다이오드(120)가 형성되고 상기 주변회로 영역(B)에는 층간 절연막(20)이 노출된다.
상기와 같이 진성층 패턴(55) 및 도전형 전도층 패턴(65)으로 이루어지는 포토다이오드(120)는 상기 픽셀 영역(A)과 수직형 집적을 이루어 포토다이오드(120)의 필팩터(fill factor)를 100%에 근접시킬 수 있다.
도 7을 참조하여, 상기 포토다이오드(120)를 포함하는 층간 절연막(20) 상에 상부전극층(70)이 형성된다. 상기 상부전극층(70)은 빛의 투과성이 좋고 전도성이 높은 투명전극으로 형성될 수 있다. 예를 들어, 상기 상부전극층(70)은 ITO(indium tin oxide), CTO(cardium tin oxide), ZnO2 중 어느 하나로 형성될 수 있다.
도 8을 참조하여, 상기 상부전극층(70)을 식각하여 상기 포토다이오드(120)와 상기 주변회로 영역(B)의 금속배선(30) 상에만 상부전극(75)이 형성된다.
상기 상부전극(75)은 포토리소그라피 공정을 통하여 상기 포토다이오드(120) 상부에서 상기 주변회로 영역(B)의 금속배선(30)을 포함하는 층간 절연막(20) 상에 형성된다. 그러면, 상기 주변회로 영역(B)의 패드에 대응하는 상기 층간 절연막(20)의 상부 표면은 노출된다.
상기 상부전극(75)에 의해 상기 포토다이오드(120)와 상기 주변회로 영역(B)의 금속배선(30)에는 전기신호가 인가될 수 있다.
도 9를 참조하여, 상기 상부전극(75)을 포함하는 층간 절연막(20) 상으로 패시베이션층(80)이 형성된다. 예를 들어, 상기 패시베이션층(80)은 PECVD 공정을 통해 산화막(SiO2) 또는 질화막(SiN)으로 형성될 수 있다. 추가적으로 상기 패시베이션(80)의 형성 후 신터(sinter) 공정을 진행할 수 있다.
도 10을 참조하여, 상기 주변회로 영역(B) 상에 형성된 패드가 노출된다.
상기 패드 오픈 공정은 상기 패시베이션층(80) 상에 상기 패드에 대응하는 영역에 개구부를 갖는 포토레지스트 패턴(미도시)을 형성한 후, 상기 포토레지스트 패턴을 식각마스크로 하여 상기 패시베이션층(90) 및 층간 절연막(20)을 식각하면 패드 오픈홀(87)이 형성되어 상기 패드가 노출된다.
도 11을 참조하여, 상기 픽셀 영역(A) 상의 패시베이션층(80) 상에 컬러필터(90)가 형성된다.
상기 컬러필터(90)는 단위화소마다 하나의 컬러필터(90)가 형성되어 입사하는 빛으로부터 색을 분리해 낸다.
도 12를 참조하여, 상기 컬러필터(20)의 단차를 보완하고 상기 컬러필터(90)의 표면을 보호하기 위하여 보호막(210)이 형성된다. 예를 들어, 상기 보호막(210)은 저온 산화막(LTO) 또는 포토레지스트막으로 형성될 수 있다. 또는, 상기 보호막(230)은 형성되지 않을 수도 있다.
이후, 추가적으로 마이크로렌즈 공정이 진행될 수도 있다.
실시예에서는 P-I-N 구조의 포토다이오드를 반도체 기판 상에 형성함으로써 트랜지스터 회로와 포토다이오드의 수직형 집적을 제공할 수 있고 이에 의해 필 팩터(fill factor)를 100%에 근접시킬 수 있다.
또한, 상기 포토다이오드의 쇼트키 특성이 개선되어 광전하 전송이 향상될 수 있다.
또한, 상기 포토다이오드의 상부에 패시베이션층이 형성되어 포토다이오드의 표면을 보호할 수 있다.
또한, 상기 포토다이오드 및 주변회로 영역 상의 금속배선까지 전도성 상부전극이 형성되어 픽셀 영역과 주변회로 영역에 전기신호를 인가할 수 있다.
이상에서 설명한 실시예는 전술한 실시에 및 도면에 한정되는 것이 아니고, 본 실시예의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
도 1 내지 도 12는 실시예에 따른 이미지 센서의 제조공정을 나타내는 단면도이다.
Claims (4)
- 반도체 기판 상에 금속배선 및 패드를 포함하는 층간 절연막을 형성하는 단계;상기 층간 절연막 상에 상기 금속배선과 연결되도록 Cr, Ti,TiW 및 Ta 중 어느 하나를 사용하여 하부전극을 형성하는 단계;상기 하부전극 노출에 의하여 자연 산화막이 형성된 경우 상기 산화막을 제거하기 위해 플라즈마 트리트먼트 공정을 진행하는 단계; 및상기 하부전극을 포함하는 층간 절연막 상에 포토다이오드를 형성하는 단계를 포함하고,상기 플라즈마 트리트먼트 공정은 NH3 가스 또는 H2 가스에 의하여 진행되는 이미지 센서의 제조방법.
- 삭제
- 제1항에 있어서,상기 포토다이오드를 형성하는 단계는,상기 하부전극을 포함하는 층간 절연막 상에 비정질의 진성층을 형성하는 단계; 및상기 진성층 상에 p타입의 도전형 전도층을 형성하는 단계를 포함하는 이미지 센서의 제조방법.
- 제1항에 있어서,상기 포토다이오드 상에 상부전극 및 패시베이션층을 형성하는 단계; 및상기 패드 상부의 층간 절연막, 상부전극 및 패시베이션층을 제거하여 상기 패드를 노출시키는 단계를 더 포함하는 이미지 센서의 제조방법.
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- 2007-12-27 KR KR1020070139467A patent/KR100935768B1/ko not_active IP Right Cessation
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