JP2001250935A - アモルファス・シリコン層センサ及びセンサの形成方法 - Google Patents
アモルファス・シリコン層センサ及びセンサの形成方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
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-
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- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
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Abstract
(57)【要約】 （修正有）
【課題】 接点注入電流を減らすことによって垂直方向
漏洩電流を減らす高フィルファクタ画像アレイを提供す
ることである。 【解決手段】 センサが、真性アモルファス・シリコン
層５０と、この真性アモルファス・シリコン層５０の第
１面に結合たｐドープ・シリコン層５２と、このｐドー
プ・シリコン層に結合した透明な第１電極５４と、真性
アモルファス層５０の第２面に結合した少なくとも１つ
の非金属のバック接点４８とを包含し、このバック接点
４８が、真性アモルファス・シリコン層５０の１つの領
域から電荷を集め、集めた電荷を検出電子装置１０８に
与えるようになっている。
漏洩電流を減らす高フィルファクタ画像アレイを提供す
ることである。 【解決手段】 センサが、真性アモルファス・シリコン
層５０と、この真性アモルファス・シリコン層５０の第
１面に結合たｐドープ・シリコン層５２と、このｐドー
プ・シリコン層に結合した透明な第１電極５４と、真性
アモルファス層５０の第２面に結合した少なくとも１つ
の非金属のバック接点４８とを包含し、このバック接点
４８が、真性アモルファス・シリコン層５０の１つの領
域から電荷を集め、集めた電荷を検出電子装置１０８に
与えるようになっている。
Description
【０００１】
【発明の属する技術分野】本発明は、連続センサ層を備
えた高フィルファクタ画像アレイの構造およびその製造
方法に関する。一層詳しくは、本発明は、接点注入電流
を減らすことによって垂直方向漏洩電流を減らす高フィ
ルファクタ画像アレイに関する。
えた高フィルファクタ画像アレイの構造およびその製造
方法に関する。一層詳しくは、本発明は、接点注入電流
を減らすことによって垂直方向漏洩電流を減らす高フィ
ルファクタ画像アレイに関する。
【０００２】
【発明が解決しようとする課題】普通の画像アレイでの
１つ問題は、材料欠陥により生じる漏洩電流である。漏
洩電流としては、隣り合ったマッシュルーム接点間の側
方漏洩電流と垂直方向すなわち固有の漏洩電流とがあ
る。側方漏洩電流は、画像解像度を低下させる。ＰIＮ
センサの代表的な６０×６０平方マイクロメートルは、
最高０．３ピコアンペア（ｐＡ）の側方漏洩電流を含む
可能性がある。
１つ問題は、材料欠陥により生じる漏洩電流である。漏
洩電流としては、隣り合ったマッシュルーム接点間の側
方漏洩電流と垂直方向すなわち固有の漏洩電流とがあ
る。側方漏洩電流は、画像解像度を低下させる。ＰIＮ
センサの代表的な６０×６０平方マイクロメートルは、
最高０．３ピコアンペア（ｐＡ）の側方漏洩電流を含む
可能性がある。
【０００３】垂直方向漏洩電流も、ノイズを導入するこ
とによって画質を劣化させる。導入されたノイズは、画
像コントラストおよび／またはグレイスケールを低下さ
せる。ＰIＮセンサの代表的な６０×６０平方マイクロ
メートルは、５ボルト接点電圧で約２０フェムトアンペ
ア（ｆＡ）の固有漏洩電流を含む可能性がある。
とによって画質を劣化させる。導入されたノイズは、画
像コントラストおよび／またはグレイスケールを低下さ
せる。ＰIＮセンサの代表的な６０×６０平方マイクロ
メートルは、５ボルト接点電圧で約２０フェムトアンペ
ア（ｆＡ）の固有漏洩電流を含む可能性がある。
【０００４】したがって、垂直方向漏洩電流を減らす方
法および装置が必要である。
法および装置が必要である。
【０００５】高フィルファクタ画像アレイでの１つ問題
は、垂直方向漏洩電流が画像コントラストを低下させ、
画像出力の品質を劣化させるということである。垂直方
向漏洩電流の１つ原因は、金属が真性アモルファス・シ
リコンと接触したときに生じる接点注入電流である。
は、垂直方向漏洩電流が画像コントラストを低下させ、
画像出力の品質を劣化させるということである。垂直方
向漏洩電流の１つ原因は、金属が真性アモルファス・シ
リコンと接触したときに生じる接点注入電流である。
【０００６】
【課題を解決するための手段】代表的なバック接点の製
作中、単一のマスクが使用されて、金属バック接点と、
金属接点を覆うＮ＋ドープ・アモルファス・シリコン層
の両方を形成する。しかしながら、Ｎ＋ドープ・アモル
ファス・シリコン層および金属バック接点の両方に単一
マスクを使用することにより、金属の縁が真性アモルフ
ァス・シリコンにさらされることになる。露出面積が小
さいにもかかわらず、或る種の逆バイアス条件下では、
大量の垂直方向漏洩電流を発生させてしまうことがわか
った。垂直方向漏洩電流を回避するために、本発明の一
実施例では、広い幅の広いＮ＋アモルファス・シリコン
層を発生する第２のマスクを使用するが、これがバック
接点の金属部分をシールし、真性アモルファス・シリコ
ン層と金属バック接点とのすべての直接的な接点を防
ぐ。本発明の別の実施例では、金属バック接点およびＮ
＋アモルファス・シリコン層の両方をＮ＋ドープ・ポリ
シリコン接点のような単一の代替材料と交換する。ま
た、本発明の第３実施例では、Ｎ＋アモルファス・シリ
コン層を保持し、金属バック接点のみを別の導電材料と
交換し、これが、真性アモルファス・シリコンと接触さ
せられたときに重要な注入電流を発生させない。
作中、単一のマスクが使用されて、金属バック接点と、
金属接点を覆うＮ＋ドープ・アモルファス・シリコン層
の両方を形成する。しかしながら、Ｎ＋ドープ・アモル
ファス・シリコン層および金属バック接点の両方に単一
マスクを使用することにより、金属の縁が真性アモルフ
ァス・シリコンにさらされることになる。露出面積が小
さいにもかかわらず、或る種の逆バイアス条件下では、
大量の垂直方向漏洩電流を発生させてしまうことがわか
った。垂直方向漏洩電流を回避するために、本発明の一
実施例では、広い幅の広いＮ＋アモルファス・シリコン
層を発生する第２のマスクを使用するが、これがバック
接点の金属部分をシールし、真性アモルファス・シリコ
ン層と金属バック接点とのすべての直接的な接点を防
ぐ。本発明の別の実施例では、金属バック接点およびＮ
＋アモルファス・シリコン層の両方をＮ＋ドープ・ポリ
シリコン接点のような単一の代替材料と交換する。ま
た、本発明の第３実施例では、Ｎ＋アモルファス・シリ
コン層を保持し、金属バック接点のみを別の導電材料と
交換し、これが、真性アモルファス・シリコンと接触さ
せられたときに重要な注入電流を発生させない。
【０００７】
【発明の実施の形態】図１は、Ｎ＋ドープ・アモルファ
ス・シリコン層が金属バック接点、真性アモルファス・
シリコン層間の接触を完全に除いているセンサ構造を示
している。ここで使用している「バック接点」という用
語は、電荷収集面の表面積を増大させることによってセ
ンサ媒体、たとえば、アモルファス・シリコンからの電
荷収集量を増大させるように設計したセンサ接点を意味
する。代表的には、このようなバック接点は、「マッシ
ュルーム形状」であり、センサ媒体にさらされる側によ
り大きな表面積を設け、より小さい接触点表面積が収集
された電荷を検出電子装置に送るようになっている。マ
ッシュルーム形状の中心部は、代表的には、Ｕの字を形
成しており、Ｕの字の底部が接触点を形成し、Ｕの字の
頂部からの延長部が電荷を集める付加的な表面積を与え
る。延長部は、代表的には、Ｕの字の頂部に対して直
角、収集面に対して平行の向きとなっている。このよう
な構造が、図１に示してあり、以下に説明する。
ス・シリコン層が金属バック接点、真性アモルファス・
シリコン層間の接触を完全に除いているセンサ構造を示
している。ここで使用している「バック接点」という用
語は、電荷収集面の表面積を増大させることによってセ
ンサ媒体、たとえば、アモルファス・シリコンからの電
荷収集量を増大させるように設計したセンサ接点を意味
する。代表的には、このようなバック接点は、「マッシ
ュルーム形状」であり、センサ媒体にさらされる側によ
り大きな表面積を設け、より小さい接触点表面積が収集
された電荷を検出電子装置に送るようになっている。マ
ッシュルーム形状の中心部は、代表的には、Ｕの字を形
成しており、Ｕの字の底部が接触点を形成し、Ｕの字の
頂部からの延長部が電荷を集める付加的な表面積を与え
る。延長部は、代表的には、Ｕの字の頂部に対して直
角、収集面に対して平行の向きとなっている。このよう
な構造が、図１に示してあり、以下に説明する。
【０００８】図１において、Ｐ＋ドープ・アモルファス
・シリコン層５２、真性シリコン層５０およびＮ＋ドー
プ・アモルファス・シリコン層４８が、一緒になってＰ
IＮ構造を形成している。透明な導電性ＩＴＯ上方層５
４および金属バック接点４６は、ＰIＮ構造をバイアス
する。光子は、透明導電性ＩＴＯ層を通過し、真性アモ
ルファス・シリコン層５０に自由電子および正孔を発生
させる。接点に印加された電圧は、電子を金属バック接
点４６へ移動させる電界を発生させる。図示実施例にお
いて、金属バック接点４６はマッシュルーム形状であ
り、金属マッシュルーム接点を形成する。
・シリコン層５２、真性シリコン層５０およびＮ＋ドー
プ・アモルファス・シリコン層４８が、一緒になってＰ
IＮ構造を形成している。透明な導電性ＩＴＯ上方層５
４および金属バック接点４６は、ＰIＮ構造をバイアス
する。光子は、透明導電性ＩＴＯ層を通過し、真性アモ
ルファス・シリコン層５０に自由電子および正孔を発生
させる。接点に印加された電圧は、電子を金属バック接
点４６へ移動させる電界を発生させる。図示実施例にお
いて、金属バック接点４６はマッシュルーム形状であ
り、金属マッシュルーム接点を形成する。
【０００９】ここで使用しているマッシュルーム形状の
接点は、代表的には、導電性底部セグメント６５と、２
つの導電性直立セグメント６７、６９とを包含するＵ字
形部分を包含する。各直立セグメント６７、６９の第１
端部は、底部セグメント６５の対応する端部に連結して
いる。各直立セグメント６７、６９は、底部セグメント
６５に対してほぼ直角な向きとなっている。各直立導電
性セグメント６７、６９の第２端部は、対応する導電性
延長セグメント７１、７３の端部に接続している。各延
長部セグメント７１、７３は、底部セグメント６５に対
してほぼ平行、直立導電性セグメント６７、６９に対し
てほぼ直角な向きとなっている。
接点は、代表的には、導電性底部セグメント６５と、２
つの導電性直立セグメント６７、６９とを包含するＵ字
形部分を包含する。各直立セグメント６７、６９の第１
端部は、底部セグメント６５の対応する端部に連結して
いる。各直立セグメント６７、６９は、底部セグメント
６５に対してほぼ直角な向きとなっている。各直立導電
性セグメント６７、６９の第２端部は、対応する導電性
延長セグメント７１、７３の端部に接続している。各延
長部セグメント７１、７３は、底部セグメント６５に対
してほぼ平行、直立導電性セグメント６７、６９に対し
てほぼ直角な向きとなっている。
【００１０】先に説明したように、各マッシュルーム接
点は、延長部セグメント７１、７３によって創り出され
るより大きい電荷収集面４９を包含する。電荷収集面４
９は、センサ媒体から電荷を受け取る。接触点５１は、
マッシュルーム接点から集めた電荷をライン１０４を経
て下層の電子装置に転送する。ライン１０４は、電荷を
支持または読み出し電子装置に送る。図示実施例におい
て、ライン１０４は、薄膜トランジスタすなわちＴＦＴ
トランジスタ１０８のゲートに接続するデータ・ライン
である。
点は、延長部セグメント７１、７３によって創り出され
るより大きい電荷収集面４９を包含する。電荷収集面４
９は、センサ媒体から電荷を受け取る。接触点５１は、
マッシュルーム接点から集めた電荷をライン１０４を経
て下層の電子装置に転送する。ライン１０４は、電荷を
支持または読み出し電子装置に送る。図示実施例におい
て、ライン１０４は、薄膜トランジスタすなわちＴＦＴ
トランジスタ１０８のゲートに接続するデータ・ライン
である。
【００１１】ＴＦＴトランジスタ１０８は、多くの異な
った方法を使用して形成することができる。ＴＦＴトラ
ンジスタ１０８を含む検出または像形成電子装置とセン
サを統合する１つの方法は、ＴＦＴトランジスタを相補
形金属酸化膜構造（ＣＭＯＳ）から形成し、このＣＭＯ
Ｓ電子装置を覆って直接的にアモルファス・シリコン層
５０を含むセンサ媒体を形成することである。センサで
使用するためのＣＭＯＳ構造の形成を記載している参考
文献としては、「the Amorphous and Microcrystalline
Silicon Technology 1998 Symposium held in San Fra
ncisco on April 14-17, 1988」の会議論文の３２７〜
３３８ページに示されるBohm, M.等の共著、「Image Se
nsors in TFA Technology- Status and Future Trend
s」がある。
った方法を使用して形成することができる。ＴＦＴトラ
ンジスタ１０８を含む検出または像形成電子装置とセン
サを統合する１つの方法は、ＴＦＴトランジスタを相補
形金属酸化膜構造（ＣＭＯＳ）から形成し、このＣＭＯ
Ｓ電子装置を覆って直接的にアモルファス・シリコン層
５０を含むセンサ媒体を形成することである。センサで
使用するためのＣＭＯＳ構造の形成を記載している参考
文献としては、「the Amorphous and Microcrystalline
Silicon Technology 1998 Symposium held in San Fra
ncisco on April 14-17, 1988」の会議論文の３２７〜
３３８ページに示されるBohm, M.等の共著、「Image Se
nsors in TFA Technology- Status and Future Trend
s」がある。
【００１２】従来技術金属マッシュルーム接点において
マッシュルーム構造を形成することは、金属バック接点
４６およびドープＮ＋層４８を形成するためにただ１つ
のマスクを使用するので、便利であった。しかしなが
ら、単一のマスクを使用しての形成では、金属バック接
点４６の縁１１２、１１６を真性アモルファス・シリコ
ン層と直接接触させたままである。逆バイアス条件下で
は、接点注入から生じる漏洩電流が、真性アモルファス
・シリコン層と金属バック接点４６の縁１１２、１１６
とのインターフェイスに生じる。漏洩電流の量は、注入
バリア高さおよび印加されたバイアス電圧から電界に依
存する。漏洩電流に影響する漏洩電流およびファクタに
ついての理由を、以下、添付図面の図２、図３、図４を
参照しながら説明する。
マッシュルーム構造を形成することは、金属バック接点
４６およびドープＮ＋層４８を形成するためにただ１つ
のマスクを使用するので、便利であった。しかしなが
ら、単一のマスクを使用しての形成では、金属バック接
点４６の縁１１２、１１６を真性アモルファス・シリコ
ン層と直接接触させたままである。逆バイアス条件下で
は、接点注入から生じる漏洩電流が、真性アモルファス
・シリコン層と金属バック接点４６の縁１１２、１１６
とのインターフェイスに生じる。漏洩電流の量は、注入
バリア高さおよび印加されたバイアス電圧から電界に依
存する。漏洩電流に影響する漏洩電流およびファクタに
ついての理由を、以下、添付図面の図２、図３、図４を
参照しながら説明する。
【００１３】垂直方向漏洩電流を減らすために、本発明
の一実施例では、金属バック接点を形成するために第１
マスクを使用し、Ｎ＋アモルファス・シリコン層を形成
するために第２マスクを使用する。Ｎ＋アモルファス・
シリコン層の面積は、金属バック接点の面積よりやや大
きくて、金属バック接点４６の縁１１２、１１６をカバ
ーするＮ＋アモルファス・シリコンのオーバーハング領
域１２０を作る。このオーバーハング領域１２０は、真
性アモルファス・シリコンからバック接点の金属部分を
シールして遮断することによって、金属と真性アモルフ
ァス・シリコン間の直接的な接触を排除する。
の一実施例では、金属バック接点を形成するために第１
マスクを使用し、Ｎ＋アモルファス・シリコン層を形成
するために第２マスクを使用する。Ｎ＋アモルファス・
シリコン層の面積は、金属バック接点の面積よりやや大
きくて、金属バック接点４６の縁１１２、１１６をカバ
ーするＮ＋アモルファス・シリコンのオーバーハング領
域１２０を作る。このオーバーハング領域１２０は、真
性アモルファス・シリコンからバック接点の金属部分を
シールして遮断することによって、金属と真性アモルフ
ァス・シリコン間の直接的な接触を排除する。
【００１４】ショットキー接点を除去する利点を理解し
て貰うために、図２は逆バイアスされたＰIＮアモルフ
ァス・シリコンの金属インターフェイスに対するＦｅｒ
ｍｉレベルを示し、図３はＰIアモルファス・シリコン
の金属ショットキー・インタフェースに対するＦｅｒｍ
ｉレベルを示している。ＰIＮアモルファス・シリコン
・センサにおいて、暗（ダーク）逆バイアス電流は、
１）内部発生、２）接点注入および３）縁漏洩から生じ
る。暗逆バイアス電流の接点注入部分は、金属電極とア
モルファス・シリコンの間の接合バリアを横切ったキャ
リア注入から生じる。接点注入電流は、I＝Iinit exp
(−ｑΦ/ｋＴ)として表すことができる。ここで、Φ
は、接合バリア高さであり、ｋは、ボルツマン定数であ
り、Ｔは温度であり、Iinitは、電流プリファクタであ
り、ｑは、電子電荷である。
て貰うために、図２は逆バイアスされたＰIＮアモルフ
ァス・シリコンの金属インターフェイスに対するＦｅｒ
ｍｉレベルを示し、図３はＰIアモルファス・シリコン
の金属ショットキー・インタフェースに対するＦｅｒｍ
ｉレベルを示している。ＰIＮアモルファス・シリコン
・センサにおいて、暗（ダーク）逆バイアス電流は、
１）内部発生、２）接点注入および３）縁漏洩から生じ
る。暗逆バイアス電流の接点注入部分は、金属電極とア
モルファス・シリコンの間の接合バリアを横切ったキャ
リア注入から生じる。接点注入電流は、I＝Iinit exp
(−ｑΦ/ｋＴ)として表すことができる。ここで、Φ
は、接合バリア高さであり、ｋは、ボルツマン定数であ
り、Ｔは温度であり、Iinitは、電流プリファクタであ
り、ｑは、電子電荷である。
【００１５】図２に示すように、Ｎ＋層でのドーピング
が非常に高く、ＰIＮダイオードが逆バイアスされてい
るとき、Ｆｅｒｍｉレベル２００のエネルギ・バンド分
布は、比較的平坦である。正孔生成のためのバリア高さ
２２０、Φは、Ｎ＋層におけるＦｅｒｍｉレベル２００
とＮ＋層における価電子帯２０４の間のインタフェース
２０８付近の電位差である。I＝Iinit exp(−ｑΦ/ｋ
Ｔ)関係により、比較的大きい値のΦが比較的小さい注
入電流を生じさせる。
が非常に高く、ＰIＮダイオードが逆バイアスされてい
るとき、Ｆｅｒｍｉレベル２００のエネルギ・バンド分
布は、比較的平坦である。正孔生成のためのバリア高さ
２２０、Φは、Ｎ＋層におけるＦｅｒｍｉレベル２００
とＮ＋層における価電子帯２０４の間のインタフェース
２０８付近の電位差である。I＝Iinit exp(−ｑΦ/ｋ
Ｔ)関係により、比較的大きい値のΦが比較的小さい注
入電流を生じさせる。
【００１６】図３は、真性アモルファス・シリコンが金
属と接触しているショットキー・ダイオードを示してい
る。ショットキー・ダイオードにおいては、真性アモル
ファス・シリコン層におけるＦｅｒｍｉレベル３０４
は、僅かに広がるが、シリコン対金属のインターフェイ
ス３１２付近のバンドギャップ３０８の中心では普通現
状に留められる。正孔生成のための接合バリア高さ、Φ
は、シリコン対金属のインターフェイス３１２付近にお
けるＦｅｒｍｉレベル３０４、価電子帯３１６間の電位
差である。図３および図２は、一緒になって、濃くドー
プ処理したＮ＋層が金属と接しているとき、ショットキ
ー・ダイオード・バリア高さ３２０がバリア高さ２２０
よりかなりより小さいことを示している。バリア高さが
小さければ小さいほど、注入電流が大きくなる。
属と接触しているショットキー・ダイオードを示してい
る。ショットキー・ダイオードにおいては、真性アモル
ファス・シリコン層におけるＦｅｒｍｉレベル３０４
は、僅かに広がるが、シリコン対金属のインターフェイ
ス３１２付近のバンドギャップ３０８の中心では普通現
状に留められる。正孔生成のための接合バリア高さ、Φ
は、シリコン対金属のインターフェイス３１２付近にお
けるＦｅｒｍｉレベル３０４、価電子帯３１６間の電位
差である。図３および図２は、一緒になって、濃くドー
プ処理したＮ＋層が金属と接しているとき、ショットキ
ー・ダイオード・バリア高さ３２０がバリア高さ２２０
よりかなりより小さいことを示している。バリア高さが
小さければ小さいほど、注入電流が大きくなる。
【００１７】図４は、印加バイアス電圧の関数として
の、ショットキー・ダイオードの注入電流密度をプロッ
トしている。電流密度が、縦軸４０８に沿ってプロット
してあり、バイアス電圧が横軸４０４に沿ってプロット
してある。各曲線４１２、４１６、４２０、４２４は、
異なった種類の金属についての電流密度対バイアス電圧
をプロットしている。
の、ショットキー・ダイオードの注入電流密度をプロッ
トしている。電流密度が、縦軸４０８に沿ってプロット
してあり、バイアス電圧が横軸４０４に沿ってプロット
してある。各曲線４１２、４１６、４２０、４２４は、
異なった種類の金属についての電流密度対バイアス電圧
をプロットしている。
【００１８】縁接触注入電流を避け、その上、マッシュ
ルーム接点を作るために、金属を図１で除去し、マッシ
ュルーム形態で堆積したＮ＋アモルファス層だけを残
す。しかしながら、Nドープ・アモルファス・シリコン
のシート抵抗は高い。代表的には、一平方あたり６メガ
オームのオーダーにある。高いシート抵抗は、読み出し
時間を遅くする。
ルーム接点を作るために、金属を図１で除去し、マッシ
ュルーム形態で堆積したＮ＋アモルファス層だけを残
す。しかしながら、Nドープ・アモルファス・シリコン
のシート抵抗は高い。代表的には、一平方あたり６メガ
オームのオーダーにある。高いシート抵抗は、読み出し
時間を遅くする。
【００１９】合理的読み出し時間を維持するために、図
５は、図１の金属バック接点４６およびNドープ・シリ
コン層４８の両方を単一のNドープ・ポリシリコン・バ
ック接点５０４と取り替えた本発明の一実施例を示して
いる。ポリシリコン・バック接点５０４は、電荷を収集
し、ライン１０４に移送する良好な導体として役立つ。
ポリシリコン・バック接点５０４のNドーピングは、ま
た、所望のＰIＮ構造を提供する。図示のように、ポリ
シリコン・バック接点５０４は、また、マッシュルーム
形状を維持する。
５は、図１の金属バック接点４６およびNドープ・シリ
コン層４８の両方を単一のNドープ・ポリシリコン・バ
ック接点５０４と取り替えた本発明の一実施例を示して
いる。ポリシリコン・バック接点５０４は、電荷を収集
し、ライン１０４に移送する良好な導体として役立つ。
ポリシリコン・バック接点５０４のNドーピングは、ま
た、所望のＰIＮ構造を提供する。図示のように、ポリ
シリコン・バック接点５０４は、また、マッシュルーム
形状を維持する。
【００２０】種々の方法を使用して、ドープ・ポリシリ
コン・バック接点を形成することができる。１つの形成
方法としては、マッシュルーム形態にＮドープ・アモル
ファス・シリコン層を堆積させる方法がある。レーザ結
晶化が、Nドープ・アモルファス・シリコン層をＮドー
プ・ポリシリコン層に変換する。レーザ結晶化中、ＴＦ
Ｔ１０８および金属ライン１０４を保護するために、N
ドープ・アモルファス・シリコンを完全に溶解させない
選択的レーザ・プロセスを使用するとよい。図６のグラ
フに示すように、アモルファス・シリコンの完全な溶解
は、所望に応じて低抵抗を達成するのに必要ない。不動
態化層５６は、ＴＦＴ１０８をさらに保護するバッファ
層としても役立つ。
コン・バック接点を形成することができる。１つの形成
方法としては、マッシュルーム形態にＮドープ・アモル
ファス・シリコン層を堆積させる方法がある。レーザ結
晶化が、Nドープ・アモルファス・シリコン層をＮドー
プ・ポリシリコン層に変換する。レーザ結晶化中、ＴＦ
Ｔ１０８および金属ライン１０４を保護するために、N
ドープ・アモルファス・シリコンを完全に溶解させない
選択的レーザ・プロセスを使用するとよい。図６のグラ
フに示すように、アモルファス・シリコンの完全な溶解
は、所望に応じて低抵抗を達成するのに必要ない。不動
態化層５６は、ＴＦＴ１０８をさらに保護するバッファ
層としても役立つ。
【００２１】図６は、レーザ露光の関数として、蛍光体
原子でドープ処理したアモルファス・シリコンの１００
ナノメートル・セクションの面積抵抗における変化を示
すグラフである。面積抵抗が縦軸６０４に沿ってプロッ
トしてあり、レーザ・エネルギ密度が横軸６０８に沿っ
てプロットしてある。図６に示すように、約２００ｍＪ
／ｃｍ2の適度なレーザ・エネルギが、一平方当たり１
キロオームより低いシート抵抗を達成するのに充分であ
る。
原子でドープ処理したアモルファス・シリコンの１００
ナノメートル・セクションの面積抵抗における変化を示
すグラフである。面積抵抗が縦軸６０４に沿ってプロッ
トしてあり、レーザ・エネルギ密度が横軸６０８に沿っ
てプロットしてある。図６に示すように、約２００ｍＪ
／ｃｍ2の適度なレーザ・エネルギが、一平方当たり１
キロオームより低いシート抵抗を達成するのに充分であ
る。
【００２２】ドープ・ポリシリコン・バック接点を形成
する第２方法は、真性アモルファス・シリコンを堆積さ
せることである。イオン注入またはレーザ・ドーピング
が、真性アモルファス・シリコンにＮ＋イオンを堆積さ
せるのに使用される。イオン注入またはレーザ・ドーピ
ングの後のレーザ・アニールが、アモルファス・シリコ
ンをポリシリコンに変換する。ポリシリコン・バック接
点５０４をプラスマ水素化処理に数分さらしてから真性
アモルファス・シリコンの堆積を行い、ポリシリコンと
真性アモルファス・シリコンの間に高品質ｎ−ｉ接合５
０８を確保してもよい。
する第２方法は、真性アモルファス・シリコンを堆積さ
せることである。イオン注入またはレーザ・ドーピング
が、真性アモルファス・シリコンにＮ＋イオンを堆積さ
せるのに使用される。イオン注入またはレーザ・ドーピ
ングの後のレーザ・アニールが、アモルファス・シリコ
ンをポリシリコンに変換する。ポリシリコン・バック接
点５０４をプラスマ水素化処理に数分さらしてから真性
アモルファス・シリコンの堆積を行い、ポリシリコンと
真性アモルファス・シリコンの間に高品質ｎ−ｉ接合５
０８を確保してもよい。
【００２３】ポリシリコンの他の代替材料を使用して、
図１の金属バック接点４６およびＮ＋ドープ・アモルフ
ァス・シリコン層４８の組み合わせと交換してもよい。
このような材料の１つの例としては、ドープ・マイクロ
結晶性シリコンがある。ＰＥＣＶＤ（Plasma Enhance C
hemical Vapor Deposition）プロセスを使用して、水素
希釈シランおよびホスフィンでドープ・マイクロ結晶性
シリコンを堆積させてもよい。別の適切な材料として
は、ドープ・ポリＳｉＣ（ポリシリコン・カーバイド）
がある。ポリＳｉＣを使用することの１つの利点は、ポ
リＳｉＣの広いエネルギ・バンドギャップが高い電位バ
リアを与え、これが正孔注入を減らし、接点電流を最小
限に抑えるということである。
図１の金属バック接点４６およびＮ＋ドープ・アモルフ
ァス・シリコン層４８の組み合わせと交換してもよい。
このような材料の１つの例としては、ドープ・マイクロ
結晶性シリコンがある。ＰＥＣＶＤ（Plasma Enhance C
hemical Vapor Deposition）プロセスを使用して、水素
希釈シランおよびホスフィンでドープ・マイクロ結晶性
シリコンを堆積させてもよい。別の適切な材料として
は、ドープ・ポリＳｉＣ（ポリシリコン・カーバイド）
がある。ポリＳｉＣを使用することの１つの利点は、ポ
リＳｉＣの広いエネルギ・バンドギャップが高い電位バ
リアを与え、これが正孔注入を減らし、接点電流を最小
限に抑えるということである。
【００２４】図７は、図１のＮ＋アモルファス・シリコ
ン層４８を含めて、マッシュルーム接点のために２つの
層を利用し続ける本発明の別の実施例を示している。図
７において、金属マッシュルーム接点１１２だけが、代
替の材料７００で取り替えてある。適当な代替材料は、
大量の接点電流を発生させることのなく真性アモルファ
ス・シリコン層と直接的に接触することのできる低シー
ト抵抗（一平方当たり１００キロオーム未満）を持つ半
導体導体でなければならない。適当な代替材料として
は、ドープ・ポリシリコン、ドープＳｉＣ、ドープＳｉ
Ｇｅ、ドープ・Ｇｅのフィルムがある。Ｎ＋層および代
替材料の二重構造は、電荷を導き、接点注入電流を最小
限に抑えるのに代替材料を利用しながらアモルファス・
シリコンＰIＮ接合の性質を維持する。真性アモルファ
ス・シリコンとの或る程度の接触を許すため、Nドープ
・アモルファス・シリコン層およびバック接点の代替材
料の両方を製造するのに、単一のマスクが使用される。
ン層４８を含めて、マッシュルーム接点のために２つの
層を利用し続ける本発明の別の実施例を示している。図
７において、金属マッシュルーム接点１１２だけが、代
替の材料７００で取り替えてある。適当な代替材料は、
大量の接点電流を発生させることのなく真性アモルファ
ス・シリコン層と直接的に接触することのできる低シー
ト抵抗（一平方当たり１００キロオーム未満）を持つ半
導体導体でなければならない。適当な代替材料として
は、ドープ・ポリシリコン、ドープＳｉＣ、ドープＳｉ
Ｇｅ、ドープ・Ｇｅのフィルムがある。Ｎ＋層および代
替材料の二重構造は、電荷を導き、接点注入電流を最小
限に抑えるのに代替材料を利用しながらアモルファス・
シリコンＰIＮ接合の性質を維持する。真性アモルファ
ス・シリコンとの或る程度の接触を許すため、Nドープ
・アモルファス・シリコン層およびバック接点の代替材
料の両方を製造するのに、単一のマスクが使用される。
【図１】 Nドープ・アモルファス・シリコン層を拡張
させて真性アモルファス・シリコン層と金属バック接点
との直接的な接触を排除した高フィルファクタ・センサ
の概略横断面図である。
させて真性アモルファス・シリコン層と金属バック接点
との直接的な接触を排除した高フィルファクタ・センサ
の概略横断面図である。
【図２】 ｐ−ｉ−ｎドープ・アモルファス・シリコン
および金属インターフェイスを横切るＦｅｒｍｉレベル
を示すエネルギ・バンド線図である。
および金属インターフェイスを横切るＦｅｒｍｉレベル
を示すエネルギ・バンド線図である。
【図３】 ｐ−ｉアモルファス・シリコンおよび金属イ
ンターフェイスを横切るＦｅｒｍｉレベルを示すエネル
ギ・バンド線図である。
ンターフェイスを横切るＦｅｒｍｉレベルを示すエネル
ギ・バンド線図である。
【図４】 ショットキー接合を横切って印加された電圧
の関数としての接点注入電流を示すグラフである。
の関数としての接点注入電流を示すグラフである。
【図５】 Ｎ＋アモルファス・シリコン層および金属バ
ック接点を単一のＮ＋ドープ・ポリシリコン層と交換し
たフルフィル・ファクタ・センサの概略横断面図であ
る。
ック接点を単一のＮ＋ドープ・ポリシリコン層と交換し
たフルフィル・ファクタ・センサの概略横断面図であ
る。
【図６】 レーザ露光の機能としてのNドープ・アモル
ファス・シリコンの１セクションの面積抵抗の変化を示
すグラフである。
ファス・シリコンの１セクションの面積抵抗の変化を示
すグラフである。
【図７】 Ｎ＋アモルファス・シリコン層を保持してい
るが、金属バック接点を非金属フィルムと交換したフル
フィル・ファクタ・センサの概略横断面図である。
るが、金属バック接点を非金属フィルムと交換したフル
フィル・ファクタ・センサの概略横断面図である。
【図８】 従来技術ＰIＮ感光性要素の概略横断面図で
ある。
ある。
４６ 金属バック接点 ４８ Ｎ＋ドープ・アモルファス・シリコン層 ５０ 真性シリコン層 ５１ 接触点 ５２ Ｐ＋ドープ・アモルファス・シリコン層 ５４ 透明導電性IＴＯ上方層 ６５ 導線性底部セグメント ６７ 導電性直立セグメント ６９ 導電性直立セグメント ７１ 導電性延長セグメント ７３ 導電性延長セグメント １０８ 薄膜トランジスタ（ＴＦＴトランジスタ） １１２ 金属バック接点の縁 １１６ 金属バック接点の縁 １２０ オーバーハング領域 ２００ Ｆｅｒｍｉレベル ２０４ 価電子帯 ２２０ バリア高さ ３０４ Ｆｅｒｍｉレベル ３０８ バンドギャップ ３１２ シリコン対金属のインターフェイス ５０４ Ｎドープ・ポリシリコン・バック接点
───────────────────────────────────────────────────── フロントページの続き (72)発明者 イェン ピン ルー アメリカ合衆国 カリフォルニア州 94041 マウンテン ヴィュー コールデ ロン アベニュー 210 アパートメント 22 (72)発明者 フランチェスコ レミー イタリア 00199 ローマ ヴィア ヴァ ル ディ ノン 39ディ (72)発明者 ロバート エイ ストリート アメリカ合衆国 カリフォルニア州 94306 パロ アルト ラ パラ アベニ ュー 894 (72)発明者 ジェームズ ビー ボイス アメリカ合衆国 カリフォルニア州 94024 ロス アルトス ラッセル アベ ニュー 1036
Claims (2)
- 【請求項１】 センサにおいて、 真性アモルファス・シリコン層と、 前記真性アモルファス・シリコン層の第１面に結合し
た、ｐドープ・シリコン層と、 前記ｐドープ・シリコン層に結合した透明な第１電極
と、 真性アモルファス層の第２面に結合した、少なくとも１
つの非金属のバック接点とを包含し、 前記バック接点が、真性アモルファス・シリコン層の１
つの領域から電荷を集め、集めた電荷を検出電子装置に
与えるようになっていることを特徴とするセンサ。 - 【請求項２】 センサを形成する方法であって、 不動態化層および導電ラインを覆って非金属導体を堆積
させてバック接点を形成する段階と、 前記非金属導体上に真性アモルファス・シリコン層を形
成し、前記真性アモルファス・シリコン層が入射光子か
ら電子を発生させるようにする、段階と、 前記真性アモルファス・シリコン上に透明な導体を形成
し、前記透明な導体および前記非金属導体が前記真性ア
モルファス・シリコン層を横切る電界を印加するように
する、段階とを包含することを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/473,578 US6288435B1 (en) | 1999-12-28 | 1999-12-28 | Continuous amorphous silicon layer sensors using doped poly-silicon back contact |
| US09/473578 | 1999-12-28 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012110835A Division JP5280564B2 (ja) | 1999-12-28 | 2012-05-14 | アモルファス・シリコン層センサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001250935A true JP2001250935A (ja) | 2001-09-14 |
Family
ID=23880139
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000400871A Pending JP2001250935A (ja) | 1999-12-28 | 2000-12-28 | アモルファス・シリコン層センサ及びセンサの形成方法 |
| JP2012110835A Expired - Lifetime JP5280564B2 (ja) | 1999-12-28 | 2012-05-14 | アモルファス・シリコン層センサ |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012110835A Expired - Lifetime JP5280564B2 (ja) | 1999-12-28 | 2012-05-14 | アモルファス・シリコン層センサ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6288435B1 (ja) |
| EP (1) | EP1113499B1 (ja) |
| JP (2) | JP2001250935A (ja) |
| DE (1) | DE60035665T2 (ja) |
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| KR100877293B1 (ko) | 2007-08-31 | 2009-01-07 | 주식회사 동부하이텍 | 이미지 센서 및 그 제조방법 |
| KR100884204B1 (ko) | 2007-07-19 | 2009-02-18 | 주식회사 동부하이텍 | 이미지 센서 및 그 제조방법 |
| US7521684B2 (en) | 2002-06-11 | 2009-04-21 | Canon Kabushiki Kaisha | Radiation detecting apparatus, manufacturing method therefor, and radiation image pickup system |
| KR20110003261A (ko) * | 2009-07-03 | 2011-01-11 | 소니 주식회사 | 광전 변환 장치 및 방사선 촬상 장치 |
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| US7282382B2 (en) | 2001-10-29 | 2007-10-16 | Stmicroelectronics N.V. | Method for producing a photodiode contact for a TFA image sensor |
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