JPH04216670A - 光電変換装置 - Google Patents

光電変換装置

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JPH04216670A
JPH04216670A JP2411099A JP41109990A JPH04216670A JP H04216670 A JPH04216670 A JP H04216670A JP 2411099 A JP2411099 A JP 2411099A JP 41109990 A JP41109990 A JP 41109990A JP H04216670 A JPH04216670 A JP H04216670A
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JP
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photoelectric conversion
electrode
laminated
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JP2411099A
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English (en)
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Hiraki Kozuka
開 小塚
Shigetoshi Sugawa
成利 須川
Ihachirou Gofuku
伊八郎 五福
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、光電変換素子の素子分
離技術をもって、1次元ラインセンサや、走査回路、駆
動回路などを形成している基板上に光電変換膜を積層し
た固体撮像素子などの光電変換装置に関するものである
【0002】
【従来の技術】この種の光電変換装置としては、非単結
晶半導体を用いたPIN構造のものが一般に良く知られ
ている。中でも、特に、シリコンを主体とする非晶質半
導体は低温で作成可能であり、かつ大面積可が容易なこ
とから、一次元ラインセンサや積層型固体撮像素子とし
て、活用されている。
【0003】しかしながら、このPIN構造の光電変換
素子では画素間の信号電荷の漏れ、即ちクロスト−クを
抑える必要があり、従来は画素電極間のP層またはN層
を電気的に絶縁していた。この点を、以下に、図3及び
図4を参照して、具体的に説明する。
【0004】ここでは、図3に示すように、基体301
上に画素電極302を形成し、続いて光導電性膜303
を成膜した後にフォトリソグラフィ−法により画素分離
領域上の光導電性膜を除去し、透明電極304を形成す
る。このようにして光電変換素子の分離が実現できる(
特開昭58−40985号公報参照)。
【0005】また、図4に示すように、基体401上に
画素電極402を形成し、次に、高濃度不純物添加層(
N層、またはP層)403を成膜し、その後、フォトリ
ソグラフィ−法により画素分離領域403’のみに酸素
、窒素などのイオンを打ち込み、画素電極間を電気的に
絶縁させ、その後、光導電性膜404、透明電極405
を作成する。この方法は、例えば  特開昭60−47
574号公報に記載されている。また、画素分離領域4
03’のみをエッチングにより除去する方法も有り、こ
の方法は、例えば、特開昭61−49569号公報に記
載のとおりである。
【0006】
【発明が解決しようとする課題】しかし、上述の従来の
技術には種々の問題があった。例えば、図3に示す従来
例では画素分離領域上の光伝導性膜をエッチングする際
に素子断面で、欠陥が形成され、それによる特性の劣化
、特に暗電流の増加という問題をあげることができる。 また、光電変換膜の段差により、透明電極に断線などの
欠陥を発生する頻度が高い。
【0007】また、図4に示す従来例の場合、N層、ま
たはP層を成膜した後、画素分離領域にイオン注入を行
うか、またはエッチングにより除去するのにフォトリソ
グラフィ−法が必要になり、その工程においてN層、ま
たはP層の表面が汚損されてしまい、N/I界面、また
はP/I界面で欠陥が形成され、先の従来例と同様に、
素子特性の劣化が問題となる。即ち、従来技術ではPI
N素子の特性劣化防止が素子分離とうまく両立できない
のである。
【0008】
【発明の目的】本発明は、上記事情に基いてなされたも
ので、素子分離機能を十分に発揮でき、しかもPIN素
子の特性劣化が避けられるようにした高性能の光電変換
装置を提供することを目的とするものである。
【0009】
【課題を解決するための手段】このため、本発明では、
素子分離された複数の画素電極上にPIN構造を有する
非単結晶半導体層が積層されている構造の光電変換装置
において、上記画素電極上に少なくとも微結晶構造を含
むP型、もしくはN型のド−ピング層、少なくとも微結
晶構造を含むI層、非晶質I層の順に積層される構造を
有し、かつ上記画素電極以外の領域上には非晶質のP型
、もしくはN型のド−ピング層、非晶質I層の順に積層
される構造を有する。
【0010】
【作用】従って、本発明では、画素電極上のN層、また
はP層、及びI層のみを選択的に結晶化させることで、
PIN構造を連続的に形成することが可能であるため、
パタ−ニング行程による素子特性の劣化は起こらず、更
に、微結晶構造を含むド−ピング層と非晶質ド−ピング
層との導電率の違いから素子分離も可能となる。
【0011】なお、本発明の中で使用している上述の「
微結晶構造」とは、数10Åから数100Åの粒径を示
す微小な結晶粒が非晶質中に混在した構造と定義する。 なお、結晶粒の粒径は、X線回折法およびラマン分光法
などにより求めることができる。
【0012】そして、本発明においては、微結晶構造を
含むド−ピング層と非晶質ド−ピング層との導電率の比
が103 以上であれば、素子分離は可能であり、10
4 以上であればより好ましい。また、本発明において
は画素電極上のI層は非晶質の光吸収層と微結晶のキャ
リア輸送層の積層構造であり、かつ画素電極以外の領域
上のI層は非晶質であることも特徴の1つである。上記
の構造を有することにより、画素電極以外の領域、即ち
画素分離領域上の非晶質は微結晶質として走行するキャ
リアに対して隣接画素方向には電位障壁を形成し、素子
分離特性も更に向上する。従って、画素電極上の非晶質
I層はその機能より、入射される光を十分に吸収できる
程度の厚さであることが望ましい。
【0013】また、本発明は画素電極上のN層、または
P層、及びI層のみが選択的に結晶化されるように画素
電極材料、画素電極以外の材料、成膜方法、成膜条件を
選択することにより、所望の構造を実現できる。例えば
、SiH4、H2 、PH3 ガスを用いて通常の高周
波プラズマCVD法により、N型のシリコンを作成する
場合、例えば、H2 流量を増加させることにより、非
晶質シリコンから微結晶構造を含むシリコンへと構造を
変化させることが可能であることが知られているが、例
えば、ガラス基板上に作成されたシリコン膜が結晶化さ
れる直前の作成条件の近傍において、金属や多結晶シリ
コン上には微結晶構造を含むシリコンが成長し、かつガ
ラス基板や二酸化シリコン上には非晶質シリコンが成長
するというような製作条件が存在するということを我々
が見出している。その結果、本発明ではこのような作成
条件を適当に選択することで達成される。なお、この場
合、成膜時に例えば弗素、塩素を含むガスを導入しても
良く、中でも弗素を含むガスを用いて成膜した場合には
選択性が十分な作成条件となり、設計範囲が拡がり、本
発明の構成を実現するのに都合が良い。これには、例え
ば、SiF4 、H2 ガスを用いたHR−CVD法(
Hydrogen Radical enhanced
 Chemical Vapor Depositio
n )、SiH4、F2 ガスを用いた化学堆積法など
がある。
【0014】本発明に用いられる非単結晶半導体層の母
材に好適なものとしてSi、SiGe、SiC、CdS
、Seなどを用いることができるが、特に、Si、Si
Ge、SiCが好ましい。本発明においては、画素電極
上のド−ピング層はN型でもP型でも構わず、例えばN
型の場合には、画素電極/N層/I層/P層の順に積層
され、またP型の場合には、画素電極/P層/I層/N
層の順に堆積されることになる。同様に、本発明には画
素電極としてAl、Cr、Ni、W、Ti、Mo、In
、Pt、Auなどの金属、および、それらを含む合金や
ITO、ZnOX 、IrOX 、SnOX などの金
属酸化物、高濃度不純物添加多結晶Siなどを用いるこ
とができ、更に画素電極以外の材料としてはガラス、S
iO2 、SiNX、SiONなどの無機材料、ポリイ
ミドなどの有機材料を用いることができる。
【0015】上記のように、本発明においては画素電極
上のド−ピング層、及びI層の一部分のみを選択的に結
晶化させることを特徴としているため、画素電極とPI
N素子の組合わせとしては、例えばN+ 型多結晶Si
/N型微結晶質Si/I型微結晶質Si/I型非晶質S
i/P型微結晶質Siという構成や、Cr/N型微結晶
質SiC/I型微結晶質Si/I型非晶質SiGe/P
型非晶質Siという構成でもよく、所望の特性が得られ
るような構成にすることが可能である。
【0016】
【実施例】以下、本発明の実施例を図面を参照して、具
体的に説明する。
【0017】図1には本発明の光電変換装置の一例が示
されている。ここでは、ガラス基板101上にCrをス
パッタリング法により1000Å成膜後、通常のフォト
リソグラフィ−法を用いて画素電極102を形成する。 次に高周波プラズマCVD法により、N型微結晶シリコ
ン103、N型非晶質シリコン103’を選択し結晶化
条件で500Å、I型微結晶質シリコン104、I型非
結晶質シリコン104’を選択し結晶化条件で8000
Å、P型微結晶シリコン106を300Åを連続成膜し
、最後に、透明電極107としてITOを1000Å形
成する。この時のN層、I層、P層の作成条件を表1に
示す。
【0018】
【表1】 また、本発明と従来例との比較のため、上記実施例と同
様の作成条件を用いて、従来例(図3及び図4参照)に
ついて、そこで採用されている工程にしたがって光電変
換素子を作成し、その暗電流を評価した結果によれば、
従来例では印加電圧7Vでの暗電流が約1×10−9A
/cm2 となり、本発明においては同様の印加電圧で
2×10−10 A/cm2 となり、本発明の優位性
が確認できる。また、本発明では素子分離特性も、従来
と同等で良好な特性を示している。
【0019】次に、上記実施例に示した光電変換装置を
、本発明者らが既に特開昭63−278269 号公報
に提案した走査回路、読出し回路上に積層した態様につ
いて具体的に説明する。
【0020】図2(a) において、n型シリコン基板
201上にエピタキシャル成長によりコレクタ領域とな
るn− 層202が形成され、その中にpベース領域2
03、さらにn+ エミッタ領域204が形成されバイ
ポーラトランジスタを構成している。
【0021】pベース領域203は隣接画素と分離され
ており、また、水平方向に隣接するpベース領域との間
には酸化膜205を挟んでゲート電極206が形成され
ている。したがって隣接するpベース領域203を各々
ソース・ドレイン領域としてpチャンネルMOSトラン
ジスタが構成されている。ゲート電極206はpベース
領域203の電位を制御するためのキャパシタとしても
働いている。
【0022】さらに、絶縁層207を形成した後、エミ
ッタ電極208、およびベース電極208’を形成する
【0023】その後、絶縁層209としてSiO2 を
形成し、続いて電極211としてn+ 型多結晶シリコ
ンをCVD法により形成し、画素ごとに分離する。ここ
で電極211は電極208’と電気的に接続している。
【0024】次に高周波プラズマCVD法により、N型
微結晶シリコン212、N型非晶質シリコン212’を
選択し結晶化条件で500Å、I型微結晶質シリコン2
13、I型非結晶質シリコン213’を選択結晶条件で
1000Å、I型非結晶質シリコン214を8000Å
、P型微結晶シリコン215を300Åを連続成膜し、
最後に、透明電極216としてITOを1000Å形成
する。
【0025】また、コレクタ電極217が基板201の
裏面にオ−ミック接続されている。
【0026】したがって、一画素の等価回路は図2(b
) のように、結晶シリコンで構成されるバイポーラト
ランジスタ731のベースに、pチャンネルMOSトラ
ンジスタ732とキャパシタ733及び実施例1と同様
の光電変換装置734が接続され、ベースに電位を与え
るための端子735と、pチャンネルMOSトランジス
タ732およびキャパシタ733を駆動するための端子
736と、センサ電極737と、エミッタ電極738、
コレクタ電極739とで表わされる。
【0027】図2(c) は図2(a)(b)で示した
一画素セル740を3×3の2次元マトリックス配置し
た回路構成図である。
【0028】同図において、一画素セル740のコレク
タ電極741は全画素にそれぞれ設けられ、センサ電極
742も全画素にそれぞれ設けられている。また、PM
OSトランジスタのゲート電極およびキャパシタ電極は
行ごとに駆動配線743,743’,743’’と接続
され、垂直シフトトランジスタ(V.S.R) 744
と接続されている。またエミッタ電極は列ごとに信号読
出しのための垂直配線746,746’,746’’と
接続されている。垂直配線746,746’ ,746
’’はそれぞれ垂直配線の電荷をリセットするためのス
イッチ747, 747’,747’’と読出しスイッ
チ750, 750’,750’’に接続されている。 リセットスイッチ747, 747’,747’’のゲ
ート電極は垂直配線リセットパルスを印加するための端
子748に共通接続され、また、ソース電極は垂直ライ
ンリセット電圧を印加するための端子749に共通接続
されている。読出しスイッチ750, 750’,75
0’’のゲート電極はそれぞれ配線751, 751’
,751’’を介して水平シフトレジスタ(H.S.R
) 752に接続されており、またドレイン電極は水平
読出し配線753を介して出力アンプ757に接続され
ている。 水平読出し配線753は水平読出し配線の電荷をリセッ
トするためのスイッチ754に接続されている。
【0029】リセットスイッチ754は水平配線リセッ
トバルスを印加するための端子755と水平配線リセッ
ト電圧を印加するための端子756に接続される。
【0030】最後にアンプ757の出力は端子758か
らとり出される。
【0031】以下、図2(a) 〜(c) を用いて動
作を簡単に説明する。
【0032】図2(a) の光吸収層214で入射され
た光が吸収され、発生したキャリアがベース領域203
内に蓄積される。
【0033】図2(c) の垂直シフトレジスタから出
力される駆動パルスが駆動配線743に現われると、キ
ャパシタを介してベース電位が上昇し、1行目の画素か
ら光量に応じた信号電荷が垂直配線746, 746’
,746’’にそれぞれとり出される。
【0034】次に、水平シフトレジスタ752から走査
パルスが751, 751’,751’’に順次出力さ
れると、スイッチ750, 750’,750’’が順
にON,OFF制御され、信号がアンプ757を通して
出力端子758にとり出される。この際リセットスイッ
チ754はスイッチ750, 750’,750’’が
順番にON動作する間にON状態となり、水平配線75
3の残留電荷を除去している。  次に垂直ラインリセ
ットスイッチ747, 747’,747’’がON状
態となり、垂直配線746,746’ ,746’’の
残留電荷が除去される。そして垂直シフトレジスタ74
4から駆動配線743に負方向のパルスが印加されると
一行目の各画素のPMOSトランジスタがON状態とな
り、各画素のベース残留電荷が除去され、初期化される
【0035】次に垂直シフトレジスタ744から出力さ
れる駆動パルスが駆動配線743’に現われ、2行目の
画素の信号電荷が、同様にとり出される。
【0036】次に3行目の画素の信号電荷のとり出しも
同様に行われる。
【0037】以上の動作を繰り返すことにより本装置は
動作をする。
【0038】なお、以上説明した実施例では、本発明者
等の発明による回路例を示したが、本装置を一般に知ら
れる光電変換装置の回路に適用しても構わない。
【0039】
【発明の効果】本発明は、以上説明したようになり、P
IN構造の光電変換素子を通常のフォトリソグラフィ−
工程を用いずに連続的に形成できるため、例えば、従来
における問題点であったPIN素子のN/I界面、また
はP/I界面で発生する欠陥による素子特性の劣化を防
ぐことができる。また、素子分離機能は画素電極上の微
結晶質ド−ピング層と画素電極以外の領域上の非晶質ド
−ピング層との導電率の比、及び非晶質I層と微結晶質
I層により形成される電位障壁に依るため、従来のよう
にPIN素子全体をエッチングする必要も無く、従って
、エッチングによる素子特性の劣化も当然起こらない。
【0040】即ち、本発明により、従来PIN構造にお
いて必要とされていた素子分離工程が不要となるばかり
でなく、素子分離工程で生じていた素子特性の劣化も防
ぐことができ、かつ素子分離機能も兼ね備えた高性能な
光電変換装置が可能となる。
【図面の簡単な説明】
【図1】本発明の光電変換装置の一実施例を示す概略的
な断面構造図である。
【図2】(a) は本発明の光電変換装置の別の実施例
の受光部付近の概略的断面図、(b) は1画素の等価
回路、(c) は本光電変換装置の全体の等価回路及び
ブロック図である。
【図3】従来例を示す概略断面図である。
【図4】従来例を示す概略断面図である。
【符号の説明】
101    ガラス基板 102    Cr電極 103    N型微結晶シリコン 103’    N型非晶質シリコン 104    I型微結晶質シリコン 104’    I型非晶質シリコン 105    I型非晶質シリコン 106    P型微結晶シリコン 107    ITO電極 201    n型シリコン基板 202    n− 層 203    pベ−ス領域 204    n+ エミッタ領域 205    酸化膜 206    ゲ−ト電極 207    絶縁層 208    エミッタ電極 208´    ベ−ス電極 209    絶縁層 211    n型多結晶シリコン 212    n型微結晶シリコン 212’    n型非晶質シリコン 213    I型微結晶質シリコン 213’    I型非晶質シリコン 214    I型非晶質シリコン 215    P型微結晶シリコン 216    ITO電極 217    コレクタ電極 731    バイポ−ラトランジスタ732    
pチャンネルMOSトランジスタ733    キャパ
シタ 734    光電変換装置 735、736    端子 737    センサ電極 738    エミッタ電極 739    コレクタ電極 740    一画素セル 741    コレクタ電極 742    センサ電極 743、743´、743″    駆動配線744 
   垂直シフトレジスタ(VSR)746、746´
、746″    垂直配線747、747´、747
″    リセットスイッチ750、750´、750
″    読出しスイッチ751、751´、751″
    配線752    水平シフトレジスタ(HS
R)753    水平読出し配線 754    リセットスイッチ 755    端子 756    端子 757    アンプ 758    端子 301    基体 302    画素電極 303    光伝導性膜 304    透明電極 401    基体 402    画素電極 403    高濃度不純物添加層 403’    画素分離領域 404    光導電性膜 405    透明電極

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】  素子分離された複数の画素電極上にP
    IN構造を有する非単結晶半導体層が積層されている構
    造の光電変換装置において、上記画素電極上に少なくと
    も微結晶構造を含むP型、もしくはN型のド−ピング層
    、少なくとも微結晶構造を含むI層、非晶質I層の順に
    積層される構造を有し、かつ上記画素電極以外の領域上
    には非晶質のP型、もしくはN型のド−ピング層、非晶
    質I層の順に積層される構造を有することを特徴とする
    光電変換装置。
  2. 【請求項2】  上記非単結晶半導体層が少なくともシ
    リコンを含むことを特徴とする請求項1に記載の光電変
    換装置。
  3. 【請求項3】  上記非単結晶半導体層が電荷蓄積部、
    駆動回路、走査回路、読出し回路のうち少なくとも1つ
    が形成されている基板上に積層されていることを特徴と
    する請求項1に記載の光電変換装置。
JP2411099A 1990-12-17 1990-12-17 光電変換装置 Pending JPH04216670A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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