JPH04216670A - 光電変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、光電変換素子の素子分
離技術をもって、１次元ラインセンサや、走査回路、駆
動回路などを形成している基板上に光電変換膜を積層し
た固体撮像素子などの光電変換装置に関するものである
。

【０００２】

【従来の技術】この種の光電変換装置としては、非単結
晶半導体を用いたＰＩＮ構造のものが一般に良く知られ
ている。中でも、特に、シリコンを主体とする非晶質半
導体は低温で作成可能であり、かつ大面積可が容易なこ
とから、一次元ラインセンサや積層型固体撮像素子とし
て、活用されている。

【０００３】しかしながら、このＰＩＮ構造の光電変換
素子では画素間の信号電荷の漏れ、即ちクロスト−クを
抑える必要があり、従来は画素電極間のＰ層またはＮ層
を電気的に絶縁していた。この点を、以下に、図３及び
図４を参照して、具体的に説明する。

【０００４】ここでは、図３に示すように、基体３０１
上に画素電極３０２を形成し、続いて光導電性膜３０３
を成膜した後にフォトリソグラフィ−法により画素分離
領域上の光導電性膜を除去し、透明電極３０４を形成す
る。このようにして光電変換素子の分離が実現できる（
特開昭５８−４０９８５号公報参照）。

【０００５】また、図４に示すように、基体４０１上に
画素電極４０２を形成し、次に、高濃度不純物添加層（
Ｎ層、またはＰ層）４０３を成膜し、その後、フォトリ
ソグラフィ−法により画素分離領域４０３’のみに酸素
、窒素などのイオンを打ち込み、画素電極間を電気的に
絶縁させ、その後、光導電性膜４０４、透明電極４０５
を作成する。この方法は、例えば　　特開昭６０−４７
５７４号公報に記載されている。また、画素分離領域４
０３’のみをエッチングにより除去する方法も有り、こ
の方法は、例えば、特開昭６１−４９５６９号公報に記
載のとおりである。

【０００６】

【発明が解決しようとする課題】しかし、上述の従来の
技術には種々の問題があった。例えば、図３に示す従来
例では画素分離領域上の光伝導性膜をエッチングする際
に素子断面で、欠陥が形成され、それによる特性の劣化
、特に暗電流の増加という問題をあげることができる。 また、光電変換膜の段差により、透明電極に断線などの
欠陥を発生する頻度が高い。

【０００７】また、図４に示す従来例の場合、Ｎ層、ま
たはＰ層を成膜した後、画素分離領域にイオン注入を行
うか、またはエッチングにより除去するのにフォトリソ
グラフィ−法が必要になり、その工程においてＮ層、ま
たはＰ層の表面が汚損されてしまい、Ｎ／Ｉ界面、また
はＰ／Ｉ界面で欠陥が形成され、先の従来例と同様に、
素子特性の劣化が問題となる。即ち、従来技術ではＰＩ
Ｎ素子の特性劣化防止が素子分離とうまく両立できない
のである。

【０００８】

【発明の目的】本発明は、上記事情に基いてなされたも
ので、素子分離機能を十分に発揮でき、しかもＰＩＮ素
子の特性劣化が避けられるようにした高性能の光電変換
装置を提供することを目的とするものである。

【０００９】

【課題を解決するための手段】このため、本発明では、
素子分離された複数の画素電極上にＰＩＮ構造を有する
非単結晶半導体層が積層されている構造の光電変換装置
において、上記画素電極上に少なくとも微結晶構造を含
むＰ型、もしくはＮ型のド−ピング層、少なくとも微結
晶構造を含むＩ層、非晶質Ｉ層の順に積層される構造を
有し、かつ上記画素電極以外の領域上には非晶質のＰ型
、もしくはＮ型のド−ピング層、非晶質Ｉ層の順に積層
される構造を有する。

【００１０】

【作用】従って、本発明では、画素電極上のＮ層、また
はＰ層、及びＩ層のみを選択的に結晶化させることで、
ＰＩＮ構造を連続的に形成することが可能であるため、
パタ−ニング行程による素子特性の劣化は起こらず、更
に、微結晶構造を含むド−ピング層と非晶質ド−ピング
層との導電率の違いから素子分離も可能となる。

【００１１】なお、本発明の中で使用している上述の「
微結晶構造」とは、数１０Åから数１００Åの粒径を示
す微小な結晶粒が非晶質中に混在した構造と定義する。 なお、結晶粒の粒径は、Ｘ線回折法およびラマン分光法
などにより求めることができる。

【００１２】そして、本発明においては、微結晶構造を
含むド−ピング層と非晶質ド−ピング層との導電率の比
が１０３　以上であれば、素子分離は可能であり、１０
４　以上であればより好ましい。また、本発明において
は画素電極上のＩ層は非晶質の光吸収層と微結晶のキャ
リア輸送層の積層構造であり、かつ画素電極以外の領域
上のＩ層は非晶質であることも特徴の１つである。上記
の構造を有することにより、画素電極以外の領域、即ち
画素分離領域上の非晶質は微結晶質として走行するキャ
リアに対して隣接画素方向には電位障壁を形成し、素子
分離特性も更に向上する。従って、画素電極上の非晶質
Ｉ層はその機能より、入射される光を十分に吸収できる
程度の厚さであることが望ましい。

【００１３】また、本発明は画素電極上のＮ層、または
Ｐ層、及びＩ層のみが選択的に結晶化されるように画素
電極材料、画素電極以外の材料、成膜方法、成膜条件を
選択することにより、所望の構造を実現できる。例えば
、ＳｉＨ４、Ｈ２　、ＰＨ３　ガスを用いて通常の高周
波プラズマＣＶＤ法により、Ｎ型のシリコンを作成する
場合、例えば、Ｈ２　流量を増加させることにより、非
晶質シリコンから微結晶構造を含むシリコンへと構造を
変化させることが可能であることが知られているが、例
えば、ガラス基板上に作成されたシリコン膜が結晶化さ
れる直前の作成条件の近傍において、金属や多結晶シリ
コン上には微結晶構造を含むシリコンが成長し、かつガ
ラス基板や二酸化シリコン上には非晶質シリコンが成長
するというような製作条件が存在するということを我々
が見出している。その結果、本発明ではこのような作成
条件を適当に選択することで達成される。なお、この場
合、成膜時に例えば弗素、塩素を含むガスを導入しても
良く、中でも弗素を含むガスを用いて成膜した場合には
選択性が十分な作成条件となり、設計範囲が拡がり、本
発明の構成を実現するのに都合が良い。これには、例え
ば、ＳｉＦ４　、Ｈ２　ガスを用いたＨＲ−ＣＶＤ法（
Ｈｙｄｒｏｇｅｎ　Ｒａｄｉｃａｌ　ｅｎｈａｎｃｅｄ
　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏ
ｎ　）、ＳｉＨ４、Ｆ２　ガスを用いた化学堆積法など
がある。

【００１４】本発明に用いられる非単結晶半導体層の母
材に好適なものとしてＳｉ、ＳｉＧｅ、ＳｉＣ、ＣｄＳ
、Ｓｅなどを用いることができるが、特に、Ｓｉ、Ｓｉ
Ｇｅ、ＳｉＣが好ましい。本発明においては、画素電極
上のド−ピング層はＮ型でもＰ型でも構わず、例えばＮ
型の場合には、画素電極／Ｎ層／Ｉ層／Ｐ層の順に積層
され、またＰ型の場合には、画素電極／Ｐ層／Ｉ層／Ｎ
層の順に堆積されることになる。同様に、本発明には画
素電極としてＡｌ、Ｃｒ、Ｎｉ、Ｗ、Ｔｉ、Ｍｏ、Ｉｎ
、Ｐｔ、Ａｕなどの金属、および、それらを含む合金や
ＩＴＯ、ＺｎＯＸ　、ＩｒＯＸ　、ＳｎＯＸ　などの金
属酸化物、高濃度不純物添加多結晶Ｓｉなどを用いるこ
とができ、更に画素電極以外の材料としてはガラス、Ｓ
ｉＯ２　、ＳｉＮＸ、ＳｉＯＮなどの無機材料、ポリイ
ミドなどの有機材料を用いることができる。

【００１５】上記のように、本発明においては画素電極
上のド−ピング層、及びＩ層の一部分のみを選択的に結
晶化させることを特徴としているため、画素電極とＰＩ
Ｎ素子の組合わせとしては、例えばＮ＋　型多結晶Ｓｉ
／Ｎ型微結晶質Ｓｉ／Ｉ型微結晶質Ｓｉ／Ｉ型非晶質Ｓ
ｉ／Ｐ型微結晶質Ｓｉという構成や、Ｃｒ／Ｎ型微結晶
質ＳｉＣ／Ｉ型微結晶質Ｓｉ／Ｉ型非晶質ＳｉＧｅ／Ｐ
型非晶質Ｓｉという構成でもよく、所望の特性が得られ
るような構成にすることが可能である。

【００１６】

【実施例】以下、本発明の実施例を図面を参照して、具
体的に説明する。

【００１７】図１には本発明の光電変換装置の一例が示
されている。ここでは、ガラス基板１０１上にＣｒをス
パッタリング法により１０００Å成膜後、通常のフォト
リソグラフィ−法を用いて画素電極１０２を形成する。 次に高周波プラズマＣＶＤ法により、Ｎ型微結晶シリコ
ン１０３、Ｎ型非晶質シリコン１０３’を選択し結晶化
条件で５００Å、Ｉ型微結晶質シリコン１０４、Ｉ型非
結晶質シリコン１０４’を選択し結晶化条件で８０００
Å、Ｐ型微結晶シリコン１０６を３００Åを連続成膜し
、最後に、透明電極１０７としてＩＴＯを１０００Å形
成する。この時のＮ層、Ｉ層、Ｐ層の作成条件を表１に
示す。

【００１８】

【表１】 また、本発明と従来例との比較のため、上記実施例と同
様の作成条件を用いて、従来例（図３及び図４参照）に
ついて、そこで採用されている工程にしたがって光電変
換素子を作成し、その暗電流を評価した結果によれば、
従来例では印加電圧７Ｖでの暗電流が約１×１０−９Ａ
／ｃｍ２　となり、本発明においては同様の印加電圧で
２×１０−１０　Ａ／ｃｍ２　となり、本発明の優位性
が確認できる。また、本発明では素子分離特性も、従来
と同等で良好な特性を示している。

【００１９】次に、上記実施例に示した光電変換装置を
、本発明者らが既に特開昭６３−２７８２６９　号公報
に提案した走査回路、読出し回路上に積層した態様につ
いて具体的に説明する。

【００２０】図２（ａ）　において、ｎ型シリコン基板
２０１上にエピタキシャル成長によりコレクタ領域とな
るｎ−　層２０２が形成され、その中にｐベース領域２
０３、さらにｎ＋　エミッタ領域２０４が形成されバイ
ポーラトランジスタを構成している。

【００２１】ｐベース領域２０３は隣接画素と分離され
ており、また、水平方向に隣接するｐベース領域との間
には酸化膜２０５を挟んでゲート電極２０６が形成され
ている。したがって隣接するｐベース領域２０３を各々
ソース・ドレイン領域としてｐチャンネルＭＯＳトラン
ジスタが構成されている。ゲート電極２０６はｐベース
領域２０３の電位を制御するためのキャパシタとしても
働いている。

【００２２】さらに、絶縁層２０７を形成した後、エミ
ッタ電極２０８、およびベース電極２０８’を形成する
。

【００２３】その後、絶縁層２０９としてＳｉＯ２　を
形成し、続いて電極２１１としてｎ＋　型多結晶シリコ
ンをＣＶＤ法により形成し、画素ごとに分離する。ここ
で電極２１１は電極２０８’と電気的に接続している。

【００２４】次に高周波プラズマＣＶＤ法により、Ｎ型
微結晶シリコン２１２、Ｎ型非晶質シリコン２１２’を
選択し結晶化条件で５００Å、Ｉ型微結晶質シリコン２
１３、Ｉ型非結晶質シリコン２１３’を選択結晶条件で
１０００Å、Ｉ型非結晶質シリコン２１４を８０００Å
、Ｐ型微結晶シリコン２１５を３００Åを連続成膜し、
最後に、透明電極２１６としてＩＴＯを１０００Å形成
する。

【００２５】また、コレクタ電極２１７が基板２０１の
裏面にオ−ミック接続されている。

【００２６】したがって、一画素の等価回路は図２（ｂ
）　のように、結晶シリコンで構成されるバイポーラト
ランジスタ７３１のベースに、ｐチャンネルＭＯＳトラ
ンジスタ７３２とキャパシタ７３３及び実施例１と同様
の光電変換装置７３４が接続され、ベースに電位を与え
るための端子７３５と、ｐチャンネルＭＯＳトランジス
タ７３２およびキャパシタ７３３を駆動するための端子
７３６と、センサ電極７３７と、エミッタ電極７３８、
コレクタ電極７３９とで表わされる。

【００２７】図２（ｃ）　は図２（ａ）（ｂ）で示した
一画素セル７４０を３×３の２次元マトリックス配置し
た回路構成図である。

【００２８】同図において、一画素セル７４０のコレク
タ電極７４１は全画素にそれぞれ設けられ、センサ電極
７４２も全画素にそれぞれ設けられている。また、ＰＭ
ＯＳトランジスタのゲート電極およびキャパシタ電極は
行ごとに駆動配線７４３，７４３’，７４３’’と接続
され、垂直シフトトランジスタ（Ｖ．Ｓ．Ｒ）　７４４
と接続されている。またエミッタ電極は列ごとに信号読
出しのための垂直配線７４６，７４６’，７４６’’と
接続されている。垂直配線７４６，７４６’　，７４６
’’はそれぞれ垂直配線の電荷をリセットするためのス
イッチ７４７，　７４７’，７４７’’と読出しスイッ
チ７５０，　７５０’，７５０’’に接続されている。 リセットスイッチ７４７，　７４７’，７４７’’のゲ
ート電極は垂直配線リセットパルスを印加するための端
子７４８に共通接続され、また、ソース電極は垂直ライ
ンリセット電圧を印加するための端子７４９に共通接続
されている。読出しスイッチ７５０，　７５０’，７５
０’’のゲート電極はそれぞれ配線７５１，　７５１’
，７５１’’を介して水平シフトレジスタ（Ｈ．Ｓ．Ｒ
）　７５２に接続されており、またドレイン電極は水平
読出し配線７５３を介して出力アンプ７５７に接続され
ている。 水平読出し配線７５３は水平読出し配線の電荷をリセッ
トするためのスイッチ７５４に接続されている。

【００２９】リセットスイッチ７５４は水平配線リセッ
トバルスを印加するための端子７５５と水平配線リセッ
ト電圧を印加するための端子７５６に接続される。

【００３０】最後にアンプ７５７の出力は端子７５８か
らとり出される。

【００３１】以下、図２（ａ）　〜（ｃ）　を用いて動
作を簡単に説明する。

【００３２】図２（ａ）　の光吸収層２１４で入射され
た光が吸収され、発生したキャリアがベース領域２０３
内に蓄積される。

【００３３】図２（ｃ）　の垂直シフトレジスタから出
力される駆動パルスが駆動配線７４３に現われると、キ
ャパシタを介してベース電位が上昇し、１行目の画素か
ら光量に応じた信号電荷が垂直配線７４６，　７４６’
，７４６’’にそれぞれとり出される。

【００３４】次に、水平シフトレジスタ７５２から走査
パルスが７５１，　７５１’，７５１’’に順次出力さ
れると、スイッチ７５０，　７５０’，７５０’’が順
にＯＮ，ＯＦＦ制御され、信号がアンプ７５７を通して
出力端子７５８にとり出される。この際リセットスイッ
チ７５４はスイッチ７５０，　７５０’，７５０’’が
順番にＯＮ動作する間にＯＮ状態となり、水平配線７５
３の残留電荷を除去している。　　次に垂直ラインリセ
ットスイッチ７４７，　７４７’，７４７’’がＯＮ状
態となり、垂直配線７４６，７４６’　，７４６’’の
残留電荷が除去される。そして垂直シフトレジスタ７４
４から駆動配線７４３に負方向のパルスが印加されると
一行目の各画素のＰＭＯＳトランジスタがＯＮ状態とな
り、各画素のベース残留電荷が除去され、初期化される
。

【００３５】次に垂直シフトレジスタ７４４から出力さ
れる駆動パルスが駆動配線７４３’に現われ、２行目の
画素の信号電荷が、同様にとり出される。

【００３６】次に３行目の画素の信号電荷のとり出しも
同様に行われる。

【００３７】以上の動作を繰り返すことにより本装置は
動作をする。

【００３８】なお、以上説明した実施例では、本発明者
等の発明による回路例を示したが、本装置を一般に知ら
れる光電変換装置の回路に適用しても構わない。

【００３９】

【発明の効果】本発明は、以上説明したようになり、Ｐ
ＩＮ構造の光電変換素子を通常のフォトリソグラフィ−
工程を用いずに連続的に形成できるため、例えば、従来
における問題点であったＰＩＮ素子のＮ／Ｉ界面、また
はＰ／Ｉ界面で発生する欠陥による素子特性の劣化を防
ぐことができる。また、素子分離機能は画素電極上の微
結晶質ド−ピング層と画素電極以外の領域上の非晶質ド
−ピング層との導電率の比、及び非晶質Ｉ層と微結晶質
Ｉ層により形成される電位障壁に依るため、従来のよう
にＰＩＮ素子全体をエッチングする必要も無く、従って
、エッチングによる素子特性の劣化も当然起こらない。

【００４０】即ち、本発明により、従来ＰＩＮ構造にお
いて必要とされていた素子分離工程が不要となるばかり
でなく、素子分離工程で生じていた素子特性の劣化も防
ぐことができ、かつ素子分離機能も兼ね備えた高性能な
光電変換装置が可能となる。

【図面の簡単な説明】

【図１】本発明の光電変換装置の一実施例を示す概略的
な断面構造図である。

【図２】（ａ）　は本発明の光電変換装置の別の実施例
の受光部付近の概略的断面図、（ｂ）　は１画素の等価
回路、（ｃ）　は本光電変換装置の全体の等価回路及び
ブロック図である。

【図３】従来例を示す概略断面図である。

【図４】従来例を示す概略断面図である。

【符号の説明】

１０１　　　　ガラス基板 １０２　　　　Ｃｒ電極 １０３　　　　Ｎ型微結晶シリコン １０３’　　　　Ｎ型非晶質シリコン １０４　　　　Ｉ型微結晶質シリコン １０４’　　　　Ｉ型非晶質シリコン １０５　　　　Ｉ型非晶質シリコン １０６　　　　Ｐ型微結晶シリコン １０７　　　　ＩＴＯ電極 ２０１　　　　ｎ型シリコン基板 ２０２　　　　ｎ−　層 ２０３　　　　ｐベ−ス領域 ２０４　　　　ｎ＋　エミッタ領域 ２０５　　　　酸化膜 ２０６　　　　ゲ−ト電極 ２０７　　　　絶縁層 ２０８　　　　エミッタ電極 ２０８´　　　　ベ−ス電極 ２０９　　　　絶縁層 ２１１　　　　ｎ型多結晶シリコン ２１２　　　　ｎ型微結晶シリコン ２１２’　　　　ｎ型非晶質シリコン ２１３　　　　Ｉ型微結晶質シリコン ２１３’　　　　Ｉ型非晶質シリコン ２１４　　　　Ｉ型非晶質シリコン ２１５　　　　Ｐ型微結晶シリコン ２１６　　　　ＩＴＯ電極 ２１７　　　　コレクタ電極 ７３１　　　　バイポ−ラトランジスタ７３２　　　　
ｐチャンネルＭＯＳトランジスタ７３３　　　　キャパ
シタ ７３４　　　　光電変換装置 ７３５、７３６　　　　端子 ７３７　　　　センサ電極 ７３８　　　　エミッタ電極 ７３９　　　　コレクタ電極 ７４０　　　　一画素セル ７４１　　　　コレクタ電極 ７４２　　　　センサ電極 ７４３、７４３´、７４３″　　　　駆動配線７４４　
　　　垂直シフトレジスタ（ＶＳＲ）７４６、７４６´
、７４６″　　　　垂直配線７４７、７４７´、７４７
″　　　　リセットスイッチ７５０、７５０´、７５０
″　　　　読出しスイッチ７５１、７５１´、７５１″
　　　　配線７５２　　　　水平シフトレジスタ（ＨＳ
Ｒ）７５３　　　　水平読出し配線 ７５４　　　　リセットスイッチ ７５５　　　　端子 ７５６　　　　端子 ７５７　　　　アンプ ７５８　　　　端子 ３０１　　　　基体 ３０２　　　　画素電極 ３０３　　　　光伝導性膜 ３０４　　　　透明電極 ４０１　　　　基体 ４０２　　　　画素電極 ４０３　　　　高濃度不純物添加層 ４０３’　　　　画素分離領域 ４０４　　　　光導電性膜 ４０５　　　　透明電極

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　素子分離された複数の画素電極上にＰ
   ＩＮ構造を有する非単結晶半導体層が積層されている構
   造の光電変換装置において、上記画素電極上に少なくと
   も微結晶構造を含むＰ型、もしくはＮ型のド−ピング層
   、少なくとも微結晶構造を含むＩ層、非晶質Ｉ層の順に
   積層される構造を有し、かつ上記画素電極以外の領域上
   には非晶質のＰ型、もしくはＮ型のド−ピング層、非晶
   質Ｉ層の順に積層される構造を有することを特徴とする
   光電変換装置。
2. 【請求項２】　　上記非単結晶半導体層が少なくともシ
   リコンを含むことを特徴とする請求項１に記載の光電変
   換装置。
3. 【請求項３】　　上記非単結晶半導体層が電荷蓄積部、
   駆動回路、走査回路、読出し回路のうち少なくとも１つ
   が形成されている基板上に積層されていることを特徴と
   する請求項１に記載の光電変換装置。