JPH09102627A

JPH09102627A - 光電変換装置

Info

Publication number: JPH09102627A
Application number: JP7259623A
Authority: JP
Inventors: Hiraki Kozuka; 開小塚; Shigetoshi Sugawa; 成利須川
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1995-10-06
Filing date: 1995-10-06
Publication date: 1997-04-15

Abstract

(57)【要約】【目的】非単結晶半導体からなるリーチスルー型の光
電変換装置において、キャリア増倍領域と電荷注入阻止
層の界面欠陥に起因する暗電流を低減することが可能
な、新規な構造の光電変換装置を提供する。【構成】少なくとも光吸収領域１０３、第１導電型領
域１０４、キャリア増倍領域１０５、第２導電型の電荷
注入阻止領域１０７から成るリーチスルー型アバランシ
ェフォトダイオードにおいて、前記キャリア増倍領域１
０５と前記電荷注入阻止領域１０７との間に、前記第２
導電型の電荷注入阻止領域１０７よりも不純物濃度が小
さく、かつ第２導電型を有する電界緩和領域１０６を設
けたことを特徴とする光電変換装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は非単結晶半導体を用
いた光電変換装置、特にアバランシェ増倍を用いた増幅
型の光電変換装置に関わるものである。

【０００２】

【従来の技術】非単結晶半導体を用いたＰＩＮ構造、ま
たはショットキ構造の光電変換素子は広く一般に知られ
ており、その中でも特にシリコンを主体とする非晶質半
導体や微結晶半導体は低温で作製可能であり、かつ大面
積化が容易であることから１次元ラインセンサや積層型
固体撮像素子の光電変換部材として用いられている。

【０００３】また、さらなる高感度化を目的として、非
単結晶半導体中のアバランシェ現象を利用した増幅型の
光電変換装置もいくつか提案されている。

【０００４】例えば、非単結晶半導体のヘテロ接合のエ
ネルギー段差による衝突イオン化を利用した増幅型の光
電変換装置、及び積層型固体撮像装置が本発明者らによ
り特開昭３−２７８４８２号公報に提案されている。

【０００５】また、ＩＥＥＥＴｒａｎｓａｃｔｉｏｎ
ｓｏｎＥｌｅｃｔｒｏｎＤｅｖｉｃｅ，ｖｏｌ．
３７，Ｎｏ．８，Ａｕｇｕｓｔ１９９０ｐｐ１８０
４には光吸収領域と増倍領域の間にｐ型半導体を設け、
かつ増倍領域を非晶質Ｓｉ／非晶質ＳｉＣの多層構成と
したリーチスルー型の非晶質アバランシェフォトダイオ
ードが提案されている（図１５）。

【０００６】同様に、Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙ
ｓ．ｖｏｌ．３２，（１９９３）ｐｐＬ３９−Ｌ４１
Ｐａｒｔ２，Ｎｏ．１Ａ／Ｂ，１５Ｊａｎ１９９３に
は非晶質Ｓｉからなる光吸収領域と増倍領域の間にｐ型
半導体を設け、かつ正孔の電荷注入を制御する目的で電
荷注入阻止層であるｎ型半導体と金属電極との間に非晶
質ＳｉＮを設けたリーチスルー型の非晶質アバランシェ
フォトダイオードが提案されている（図１６）。

【０００７】

【発明が解決しようとする課題】しかしながら、例え
ば、図１５、図１６に示した従来のリーチスルー型の光
電変換装置においては暗電流抑制が非常に困難であると
いう問題を有している。これは、従来の構成においては
キャリア増倍領域でアバランシェ増倍を引き起こすため
に、キャリア増倍領域には例えば７×１０⁵ （Ｖ／ｃ
ｍ）（Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．ｖｏｌ．３
２，（１９９３））もの強電界を印加する必要があり、
この強電界によって増倍領域／電荷注入阻止層の界面欠
陥からキャリアが生成され、暗電流の原因となっている
からである。

【０００８】従って、図１５に示した構造ではキャリア
増倍領域のｉ型ａ−Ｓｉと電荷注入阻止領域であるｎ＋
型ａ−Ｓｉとが接しており、上述した、増倍領域／電荷
注入阻止層に起因する暗電流が問題となる。

【０００９】また、図１６に示した構造においては、電
極からの正孔注入を阻止する目的で電極とｎ＋ａ−Ｓｉ
との間にａ−ＳｉＮを設けているが、この構造に関して
もキャリア増倍層とｎ＋ａ−Ｓｉとの界面に起因する暗
電流は問題となる。

【００１０】一方、界面欠陥を低減する目的で、例えば
水素プラズマ処理やアニールといった作成プロセスにお
ける手法も広く一般に知られているが、これらの手法を
用いても、キャリア増倍領域とｎ＋型ａ−Ｓｉの界面近
傍は必然的に高電界が印加されるような構成となるため
暗電流低減には不十分であった。

【００１１】この界面欠陥に起因する暗電流は電界に対
して指数関数的に増加するため、界面欠陥を低減すると
ともに、この界面欠陥が存在する部分の電界を緩和する
ことが暗電流低減に対して最も効果的であると考えられ
る。

【００１２】［発明の目的］本発明は上記事情に基づい
てなされたもので、その目的とするところは上述の非単
結晶半導体からなるリーチスルー型の光電変換装置にお
いて、キャリア増倍領域と電荷注入阻止層の界面欠陥に
起因する暗電流を低減することが可能な、新規な構造の
光電変換装置を提供することにある。

【００１３】

【課題を解決するための手段】前記の問題を解決するた
めに、本発明は、少なくとも光吸収領域、第１導電型領
域、キャリア増倍領域、第２導電型電荷注入阻止領域か
ら成るリーチスルー型アバランシェフォトダイオードに
おいて、前記キャリア増倍領域と前記電荷注入阻止領域
との間に前記第２導電型電荷注入阻止領域よりも不純物
濃度が小さい第２導電型領域を設けたことをその手段と
する。

【００１４】尚、ここでいうリーチスルー構成とは、光
吸収領域とキャリア増倍領域を有し、かつ前記光吸収領
域とキャリア増倍領域との間に電界分布をコントロール
するための不純物添加された半導体領域が存在する構成
と定義する。

【００１５】

【発明の実施の形態】

［実施形態及び作用］以下に図１、及び図２を用いて本
発明の光電変換装置の実施態様例、及びその作用につい
て説明する。

【００１６】図１は本発明の光電変換装置の断面構造の
概略図、図２は本発明の光電変換装置の逆バイアス時の
模式的なエネルギー帯図である。

【００１７】１０１は電極、１０２は電子注入阻止領
域、１０３は光吸収領域、１０４はｐ型領域、１０５は
キャリア増倍領域、１０６は電界緩和領域、１０７は正
孔電荷注入阻止領域、１０８は電極、１０９は基体であ
る。

【００１８】１０１の電極としては例えばＩＴＯ、Ｚｎ
Ｏ、ＳｎＯ₂ 、また半透明の金属電極など、光透過性を
有する一般的な電極を用いることができ、その膜厚は１
００〜１００００Ａ程度で、抵抗率や光の透過率を考慮
して決定することができる。

【００１９】１０２の電子注入阻止領域は、この実施態
様例の場合はｐ型半導体、例えばｐ型非晶質Ｓｉ、ｐ型
非晶質ＳｉＣ、ｐ型微結晶Ｓｉ等の単層膜、または多層
膜等を用いることができるが、１０３の光吸収領域と１
０１の電極とのショットキ接合において電子に対して十
分なショットキバリアを有する場合には、この電子注入
阻止領域は省略してもかまわない。この電子注入阻止領
域の膜厚は光吸収係数と光吸収領域に印加される電界と
を考慮してその膜厚が決定されるが、具体的には１００
０Ａ以下が好ましい。

【００２０】１０３は光吸収領域で、例えば非晶質Ｓ
ｉ、非晶質ＳｉＧｅ、非晶質ＳｉＣ等が好適であり、検
出される光の波長に合わせてそのバンドギャップを調整
することができる。当然のことながら、この光吸収領域
は一定のバンドギャップを有する必然性はなく、例えば
連続的にバンドギャップが変化する構成、ヘテロ接合を
有するような構成であっても構わない。この光吸収領域
において検出されるべき光の大部分が吸収されるのが好
ましい。従って、この光吸収領域の膜厚は検出されるべ
き光に対する光吸収係数を考慮して決定できるが、おお
よその目安としては１０００Ａ〜１０μ程度である。

【００２１】１０４のｐ型領域は電極間に印加された電
圧を１０３の光吸収領域と１０５の増倍領域に所望の電
圧が印加できるように印加電圧を分配する機能を有して
おり、この実施態様例の場合においてはｐ型、即ち正の
空間電荷が存在する半導体領域となっている。具体的に
はｐ型非晶質Ｓｉ、ｐ型非晶質ＳｉＣ、ｐ型微結晶Ｓ
ｉ、など、ｐ型の非単結晶半導体を用いることができ、
その不純物濃度は所望の電界分布が得られるように設計
することができる。定性的には、不純物濃度が大きいほ
ど、光吸収領域と増倍領域に印加される電界の比は大き
くなる。

【００２２】１０５のキャリア増倍領域は１０３の光吸
収領域で生成された光キャリアをアバランシェ増倍する
機能を有する。このキャリア増倍領域は、例えば非晶質
Ｓｉ、非晶質ＳｉＧｅ、非晶質ＳｉＣ等の単層膜の他
に、図１に示されるような多層膜、または連続的に組成
が変化するようなグレーデット膜、さらには本発明者ら
によって特開平３−２７８４８２号公報に提案されてい
るようなステップバック構造を有する増倍領域のいずれ
でもかまわないが、特に、増倍率制御、低ノイズ、低電
圧駆動という特性が要求される場合にはステップバック
構造を用いるのが好ましい。

【００２３】１０７の正孔注入阻止領域はこの実施態様
例の場合、高濃度にドープされたｎ型半導体、例えばｎ
型非晶質Ｓｉ、ｎ型非晶質ＳｉＣ、ｎ型非晶質ＳｉＮ、
ｎ型微結晶Ｓｉ、ｎ型単結晶Ｓｉ等が好適である。この
正孔注入阻止領域は電極からの正孔注入が十分に阻止で
きる程度の不純物濃度、及び膜厚があればよく、具体的
には不純物濃度として１０¹⁸〜１０²⁰（個／ｃｍ³ ）程
度、膜厚として５００〜１００００Ａ程度が好ましい。

【００２４】１０８の電極は例えばＡｌ、Ｃｒ、Ｔｉ、
Ｗ等の金属、及び化合物を用いることができるが、例え
ば単結晶半導体上に本発明の光電変換装置を積層して形
成される固体撮像装置などの場合には、この電極は無く
てもかまわない。

【００２５】続いて本発明の最大の特徴である１０６の
電界緩和領域について説明する。

【００２６】１０６の電界緩和領域の目的は１０５のキ
ャリア増倍領域と１０７の正孔注入阻止領域との間の電
界を緩和し暗電流を低減することにある。この実施態様
例においては、電界緩和領域は少なくともｎ型半導体を
含み、具体的にはｎ型非晶質Ｓｉ、ｎ型微結晶Ｓｉ等の
ｎ型非単結晶半導体の単層だけでなく、ｎ型非晶質Ｓｉ
／ｉ型非晶質Ｓｉ等の積層構成、多層構成を用いること
ができる。また、正孔注入阻止領域側からキャリア増倍
領域側へ連続的に不純物濃度が減少するような構成でも
よい。

【００２７】この電界緩和領域を用いることによって、
従来の構造であるキャリア増倍領域／正孔注入阻止領域
接合は、本発明によるキャリア増倍領域／電界緩和領域
／正孔注入阻止領域という接合形態となるわけである。
本発明においても当然のことながらキャリア増倍領域に
は所望の電界を印加する必要があるが、本発明の場合
は、キャリア増倍領域に用いている材料と正孔注入阻止
領域に用いている材料の中間的な材料を電界緩和領域と
して用いることができるため、キャリア増倍領域／電界
緩和領域界面は従来よりも低欠陥化が可能となる。これ
を具体的な一例を用いて説明する。例えばキャリア増倍
領域がｉ型非晶質Ｓｉ層、電界緩和領域がｎ−型非晶質
Ｓｉ層、正孔注入阻止領域がｎ＋非晶質Ｓｉ層とする。
従来形態においてはｉ型非晶質Ｓｉ／ｎ＋型非晶質Ｓｉ
界面に高電界を印加する構成であるが、ｎ＋型非晶質Ｓ
ｉは高濃度にリンをドープしているため接合界面で欠陥
を生じやすく、電界印加に伴い暗電流が増加する。

【００２８】一方、本発明においては高電界が印加され
るｉ型非晶質Ｓｉ／ｎ−型非晶質Ｓｉ界面はｎ−型非晶
質Ｓｉにドープされるリンの量はｎ＋型非晶質Ｓｉより
も少なく、従って接合界面はｉ型非晶質Ｓｉ／ｎ＋型非
晶質Ｓｉよりも低欠陥になる。そして、このｎ−非晶質
Ｓｉ中に存在する正の空間電荷によってｎ−非晶質Ｓｉ
／ｎ＋非晶質Ｓｉ界面の電界を従来よりも低減でき、結
果として暗電流低減に絶大な効果が得られるわけであ
る。

【００２９】ここで、この電界緩和領域を用いることに
より、電界緩和領域と正孔注入阻止領域との接合界面近
傍の電界がどの程度緩和できるかを具体的に示す。

【００３０】図１７はキャリア増倍領域に１０⁶ （Ｖ／
ｃｍ）の電界が印加されているとき、電界緩和領域と正
孔注入阻止領域との接合界面近傍の電界と、電界緩和領
域の不純物濃度と膜厚の積との関係を示したものであ
る。なお、ここでは電界緩和領域として一様なｎ型半導
体を想定している。

【００３１】図１７の”×”は不純物濃度がゼロ、即ち
従来の構成における電界であり、当然のことながら、キ
ャリア増倍領域と電荷注入阻止領域との界面近傍の電界
はキャリア増倍領域の電界と等しくなっている。図１７
から、本発明における電界緩和領域の不純物濃度と膜厚
の積を大きくすることで、電界緩和領域と正孔注入阻止
領域との接合界面近傍の電界を低減できることがわか
る。例えば、電界を５×１０⁵ （Ｖ／ｃｍ）程度に設定
したい場合には、不純物濃度と膜厚の積を約３．３×１
０¹²（コ／ｃｍ² ）に設定すればよいことがわかる。
尚、不純物濃度と膜厚との積が大きいほど界面の電界は
小さくなるが、不純物濃度が大きくなりすぎると当然の
ことながら膜質も低下するので、暗電流低減の効果がな
くなるので、具体的には不純物濃度と膜厚の積が５×１
０¹¹〜５×１０¹²（コ／ｃｍ² ）程度が好ましい。

【００３２】なお、ここでいう微結晶とは、数十Ａから
数百Ａの粒径を示す微少な結晶粒が単独で存在する構造
または非晶質中に混在した構造と定義する。ここで結晶
粒径は、Ｘ線回折法及びラマン分光法等により求めるこ
とができる。

【００３３】さらに、これまで述べてきた実施態様例は
本発明のほんの一例であり、本発明はこの実施態様例に
制限されるものではない。

【００３４】

【実施例】

［実施例１］以下、実施例を用いて本発明の光電変換装
置の一具体例を説明する。

【００３５】図３は本発明における実施例の光電変換装
置の断面構造図、図４は逆バイアス時の模式的なエネル
ギー帯図である。

【００３６】２０１はＩＴＯ、２０２はｐ＋型非晶質Ｓ
ｉ、２０３はｉ型非晶質Ｓｉ、２０４はｐ型非晶質Ｓ
ｉ、２０５はｉ型非晶質Ｓｉ、２０６はｎ型非晶質Ｓ
ｉ、２０７はｎ＋型非晶質Ｓｉ、２０８はＣｒ、２０９
はガラスである。

【００３７】最初にガラス基体２０９上にスパッタリン
グ法を用いてＣｒ電極２０８を形成する。続いてプラズ
マＣＶＤ法を用いてｎ＋型非晶質Ｓｉ２０７、ｎ型非晶
質Ｓｉ２０６、ｉ型非晶質Ｓｉ２０５、ｐ型非晶質Ｓｉ
２０４、ｉ型非晶質Ｓｉ２０３、ｐ型非晶質Ｓｉ２０２
を連続的に形成する。

【００３８】ここで、ｎ＋型非晶質Ｓｉ２０７は原料ガ
スとしてＳｉＨ₄ 、Ｈ₂ 、ＰＨ₃ を用い、ＳｉＨ₄ とＰ
Ｈ₃ の比は、ＰＨ₃ ／ＳｉＨ₄ ＝１０^-2である。また、
膜厚は１０００Ａとした。

【００３９】ｎ型非晶質Ｓｉ２０６はｎ＋型非晶質Ｓｉ
と同様の原料ガスを用いるが、このｎ型非晶質Ｓｉ層の
場合、ＳｉＨ₄ とＰＨ₃ の比は、ＰＨ₃ ／ＳｉＨ₄ ＝１
０^-4、膜厚は３００Ａである。キャリア増倍領域である
ｉ型非晶質Ｓｉ２０５の膜厚は１０００Ａ、光吸収領域
であるｉ型非晶質Ｓｉ２０３の膜厚は６０００Ａであ
り、これらは原料ガスとしてＳｉＨ₄ とＨ₂ を用いて形
成している。また、ｐ型領域であるｐ型非晶質Ｓｉ２０
４の膜厚は５００Ａ、電子注入阻止層であるｐ＋型非晶
質Ｓｉの膜厚は５００Ａであり、これらは、原料ガスと
してＳｉＨ₄ 、Ｈ ₂ 、Ｂ₂ Ｈ₆ を用いて形成している。

【００４０】プラズマＣＶＤ法を用いてこれらの非晶質
半導体領域を形成したのち、スパッタリング法を用いて
ＩＴＯ２０１を形成し、最後にフォトリソグラフィ法で
ＩＴＯ２０１、ｐ＋型非晶質Ｓｉをパターニングして素
子分離を行って図３に示すような本発明の光電変換装置
を得ることができる。

【００４１】ここで、比較例として、本実施例における
電界緩和領域のｎ型非晶質Ｓｉ２０６の代わりにｉ型非
晶質Ｓｉを用いたサンプル、即ち従来技術による光電変
換装置を作成し、本実施例と比較した。本実施例、及
び、従来技術において、増倍率が１０倍となる電圧を印
加したときの暗電流は本実施例の方が約１桁小さく、本
発明の有効性が実証された。尚、光応答特性、ガンマ特
性は両者とも差異はみられなかった。

【００４２】［実施例２］以下、図５、図６を用いて本
発明の他の具体例を説明する。

【００４３】本実施例は電界緩和領域として、不純物濃
度、材料組成を連続的に変化させた例である。

【００４４】図５は本発明における実施例の光電変換装
置の断面構造図、図６は逆バイアス時の模式的なエネル
ギー帯図である。

【００４５】２０１はＩＴＯ、３０２はｐ＋型非晶質Ｓ
ｉＣ、２０３はｉ型非晶質Ｓｉ、３０４はｐ型非晶質Ｓ
ｉ、２０５はｉ型非晶質Ｓｉ、３０６はｎ型非晶質Ｓｉ
Ｎ→ｉ型非晶質Ｓｉ組成変化層、３０７はｎ＋型非晶質
ＳｉＮ、２０８はＣｒ電極、２０９はガラス基体であ
る。

【００４６】最初にガラス基体２０９上にスパッタリン
グ法を用いてＣｒ電極２０８を形成する。続いてプラズ
マＣＶＤ法を用いてｎ＋型非晶質ＳｉＮ３０７、ｎ型非
晶質ＳｉＮ→ｉ型非晶質Ｓｉ組成変化層３０６、ｉ型非
晶質Ｓｉ２０５、ｐ型非晶質ＳｉＣ３０４、ｉ型非晶質
Ｓｉ２０３、ｐ型非晶質ＳｉＣ３０２を連続的に形成す
る。

【００４７】ここで、ｎ＋型非晶質Ｓｉ２０７は原料ガ
スとしてＳｉＨ₄ 、Ｈ₂ 、ＰＨ₃ 、ＮＨ₃ を用い、膜厚
は８００Ａ、禁制帯幅は２．０ｅＶである。

【００４８】ｎ型非晶質ＳｉＮ→ｉ型非晶質Ｓｉ組成変
化層３０６はｎ＋型非晶質ＳｉＮと同様の成膜条件から
原料ガスのうちＮＨ₃ とＰＨ₃ を連続的に減少させてｉ
型非晶質Ｓｉの条件まで変化させる。この実施例におい
てはｎ型非晶質ＳｉＮ→ｉ型非晶質Ｓｉ組成変化層３０
６の膜厚は５００Ａであり、禁制帯幅は２．０ｅＶから
１．７ｅＶまで変化することになる。キャリア増倍領域
であるｉ型非晶質Ｓｉ２０５の膜厚は２０００Ａ、光吸
収領域であるｉ型非晶質Ｓｉ２０３の膜厚は８０００Ａ
であり、これらの原料ガスとしてＳｉＨ₄ とＨ₂ を用い
て形成している。また、ｐ型領域であるｐ型非晶質Ｓｉ
Ｃ３０４の膜厚は６００Ａ、禁制帯幅は１．９ｅＶ、電
子注入阻止層であるｐ＋型非晶質ＳｉＣの膜厚は３００
Ａ、禁制帯幅は２．１ｅＶであり、これらは、原料ガス
としてＳｉＨ₄ 、Ｈ₂ 、Ｂ₂ Ｈ₆、ＣＨ₄ を用いて形成
している。

【００４９】プラズマＣＶＤ法によりこれらの非晶質半
導体領域を形成したのち、スパッタリング法を用いてＩ
ＴＯ２０１を形成し、最後にフォトリソグラフィ法でＩ
ＴＯ２０１、ｐ＋型非晶質ＳｉＣ３０２をパターニング
して素子分離を行い図５に示すような本発明の光電変換
装置を得ることができる。

【００５０】ここで、比較例として、本実施例における
電界緩和領域のｎ型非晶質ＳｉＮ→ｉ型非晶質Ｓｉ３０
６の代わりにｉ型非晶質Ｓｉを用いたサンプル、即ち従
来技術による光電変換装置を作成し、本実施例と比較し
た。本実施例、及び、従来技術において、増倍率が３０
倍となる電圧を印加したときの暗電流は本実施例の方が
約１／２と小さく、本発明の有効性が実証された。

【００５１】［実施例３］本実施例は本発明者らがすで
に特開平３−２７８４８２号公報で提案しているステッ
プバック構造層をキャリア増倍領域として用いた例を示
す。

【００５２】図７は本実施例の光電変換装置の断面構造
図、図８は本実施例の光電変換装置の逆バイアス印加時
のエネルギー帯図である。

【００５３】最初にｎ＋ｃ−Ｓｉ基体４０７上に容量結
合型プラズマＣＶＤ装置を用いて電界緩和領域であるｎ
型非晶質Ｓｉ２０６を３００Ａ、キャリア増倍領域４０
５を１５００Ａ、第１電界調整層であるｐ型微結晶Ｓｉ
４０４を２００Ａ、光吸収層である非晶質Ｓｉ２０３を
６０００Ａ、電子注入阻止層であるｐ＋型微結晶ＳｉＣ
４０２を５００Ａを連続的に形成する。

【００５４】ここでキャリア増倍領域４０５はグレーデ
ット層４０５１を３段積層した構造を有し、このグレー
デット層４０５１は非晶質ＳｉＣから非晶質ＳｉＧｅへ
と連続的な禁制帯幅を有するように炭素とシリコン、ま
たはゲルマニウムとシリコンの組成比を連続的に変化さ
せた構造となっており、その膜厚は５００Ａである。従
って、このキャリア増倍領域における最小禁制帯幅Ｅｇ
１は非晶質ＳｉＧｅの禁制帯幅である１．５ｅＶ、最大
禁制帯幅Ｅｇ２は非晶質ＳｉＣの禁制帯幅である２．２
ｅＶとなる。

【００５５】このキャリア増倍領域４０５は以下に示す
方法で作製する。原料ガスにはＳｉＨ₄ 、ＧｅＨ₄ 、Ｃ
Ｈ₄ 、Ｈ₂ 、Ｏ₂ を用い、おのおの独立したマスフロー
コントローラー（以下、ＭＦＣと略す）で流量制御をし
て成膜室に供給する。さらに、このＭＦＣはコンピュー
タにより制御され、所望の禁制帯幅のプロファイルを得
ることができるようにガス流量を調節することが可能で
ある。まず最初に原料ガスとして、ＳｉＨ₄ 、ＣＨ₄ 、
Ｈ₂ を用いて堆積を始め、堆積を始めると同時にＣＨ₄
の流量を、一定の割合で減少させる。ＣＨ₄ の流量が０
になったらば、今度はＧｅＨ₄ を一定の割合で増加させ
る。そして、グレーデット層４０５１が所望の膜厚に達
したら放電を停止させる。すなわち、所望の組成変化層
の膜厚に対して所望の禁制帯幅のプロファイルが得られ
るようにＧｅＨ₄ 及びＣＨ₄ の流量を制御するわけであ
る。

【００５６】上述のようにｎ型非晶質Ｓｉ２０６、キャ
リア増倍領域４０５、ｐ型微結晶Ｓｉ４０４、ｉ型非晶
質Ｓｉ２０３、ｐ＋型微結晶ＳｉＣを連続的に作製した
のち、透明電極としてＩＴＯ２０１をスパッタリング方
により形成し、最後にフォトリソグラフィー法で画素分
離を行い本実施例の構成を得ることができる。

【００５７】［実施例４］本実施例は電界緩和領域がｎ
型半導体とｉ型半導体の積層構造を有する光電変換装置
である。

【００５８】図９は本実施例の光電変換装置の断面構造
図、図１０は本実施例の光電変換装置の逆バイアス印加
時のエネルギー帯図である。

【００５９】最初にガラス基体２０９上にＣｒ電極２０
８を形成し、続いて容量結合型プラズマＣＶＤ装置を用
いて正孔注入阻止層であるｎ＋型非晶質Ｓｉ２０８を１
０００Ａ、電界緩和領域５０６となるｉ型非晶質Ｓｉ５
０６２とｎ型非晶質Ｓｉ５０６１をおのおの３００Ａづ
つ形成し、さらにキャリア増倍領域４０５を１５００
Ａ、第１電界調整層であるｐ型非晶質Ｓｉ２０４を５０
０Ａ、光吸収層である非晶質Ｓｉ２０３を６０００Ａ形
成する。プラズマＣＶＤ法で半導体領域を形成したの
ち、電子注入阻止機能を有するショットキ電極としてＰ
ｔ電極５０１を電子ビーム蒸着法で１００Ａ形成し、本
実施例の光電変換装置が実現できる。

【００６０】本実施例においては電界緩和領域をｉ型／
ｎ型の構成としているが、本発明は本実施例のように単
層の積層だけではなく、多層積層であっても構わない。

【００６１】［実施例５］本実施例はＭＯＳトランジス
タを形成した半導体回路基板上に本発明の光電変換装置
を積層した積層型固体撮像装置である。

【００６２】図１１は本実施例の光電変換装置の断面構
造図である。

【００６３】ｐ型単結晶シリコン基板６０１にチャネル
ストッパとなるｐ＋領域、及びソースとなるｎ領域６０
２、ドレインとなるｎ領域６０３を形成する。尚、６０
２のｎ領域は蓄積容量も兼ねている。続いてゲート酸化
膜、ゲート電極となるポリシリコンを形成し、層間絶縁
膜堆積後、ドレイン領域にコンタクト孔を開けて読み出
し電極６０４を形成、さらに層間絶縁膜を堆積しソース
領域にコンタクト孔を開けて第１画素電極６０５を形成
し、続いて層間絶縁膜を堆積して平坦化を行い、第１画
素電極に接続する第２画素電極６０６を形成する。その
後、プラズマＣＶＤ法を用いて正孔注入阻止層となるｎ
＋型微結晶Ｓｉ６０７、電界緩和領域となるｎ型非晶質
Ｓｉ６０８を堆積し、その後、フォトリソグラフィ法を
用いてｎ型非晶質Ｓｉ６０８、ｎ＋型微結晶Ｓｉ６０
７、第２画素電極６０６を順次パターニングすることに
より素子分離を行う。続いて再びプラズマＣＶＤ法を用
いてキャリア増倍層６０９、第１電界調整層となるｐ型
非晶質Ｓｉ６１０、光吸収層となるｉ型非晶質Ｓｉ６１
１、及び電子注入阻止層となるｐ型微結晶Ｓｉ６１２連
続的に堆積する。ここでキャリア増倍層６０９について
は、非晶質ＳｉＣから非晶質ＳｉＧｅへと連続的な禁制
帯幅を有するように炭素とシリコン、またはゲルマニウ
ムとシリコンの組成比を連続的に変化させたグレーデッ
ト層を５層積層した構造であり、詳細は実施例３と同様
である。キャリア増倍層、第１電界調整層、光吸収層、
電子注入阻止層を連続的に作製したのち、最後に透明電
極としてＩＴＯ２０１をスパッタリング法により形成
し、本発明の構成を得ることができる。

【００６４】［実施例６］本実施例は半導体回路基板と
してバイポーラ型固体撮像装置を用い、その上に本発明
の光電変換装置を光導電膜として積層した例である。

【００６５】図１２は本実施例の受光部付近の概略的断
面図、図１３は１画素の等価回路図、図１４は本装置全
体の等価回路、及びブロック等価回路図である。

【００６６】図１２においてｐ型シリコン基板７０１上
にエピタキシャル成長によりコレクタ領域となるｐ−層
７０２が形成され、その中にｎベース領域７０３、更に
ｐ＋エミッタ領域７０４が形成されバイポーラトランジ
スタを構成している。このｎベース領域は隣接画素と分
離されており、また水平方向に隣接するｎベース領域と
の間には酸化膜７０５を挟んでゲート電極７０６が形成
されている。従って隣接するｎベース領域７０３を各々
ソース・ドレイン領域としてｐチャンネルＭＯＳトラン
ジスタが構成されている。ゲート電極７０６はｎベース
領域７０３の電位を制御するためのキャパシタとしても
働いている。

【００６７】更に、絶縁層７０７を形成した後、エミッ
タ電極７０８を形成する。その後、絶縁層７０９を形成
して平坦化を行う。続いて絶縁層７０７，７０９、及び
酸化膜７０５をエッチングしてｎベース領域に接続する
画素電極７１０を形成する。

【００６８】次に、高周波プラズマＣＶＤ法により、正
孔注入阻止層となるｎ＋型非晶質Ｓｉ２０７を形成し、
さらに電界緩和領域となるｎ型非晶質Ｓｉ２０６、キャ
リア増倍層４０５、第１電界調整層となるｐ型非晶質Ｓ
ｉ２０４、光吸収層となるｉ型非晶質Ｓｉ２０３、及び
電子注入阻止層となるｐ型非晶質Ｓｉ２０２を連続的に
堆積する。ここでキャリア増倍層４０５については、非
晶質ＳｉＣから非晶質ＳｉＧｅへと連続的な禁制帯幅を
有するように炭素とシリコン、またはゲルマニウムとシ
リコンの組成比を連続的に変化させたグレーデット層を
３層積層した構造であり、詳細は実施例３と同様であ
る。そして最後に透明電極としてＩＴＯ２０１をスパッ
タリング法により形成し、本発明の構成を得ることがで
きる。また、コレクタ電極７１６は基板７０１の裏面に
オーミック接続されている。

【００６９】従って、１画素の等価回路は図１３のよう
に結晶シリコンで構成されるバイポーラトランジスタ７
３１のベースにｎチャンネルＭＯＳトランジスタ７３２
とキャパシタ７３３、及び光電変換素子７３４が接続さ
れ、ベースに電位を与えるための端子７３５とｎチャン
ネルＭＯＳトランジスタ７３２、及びキャパシタ７３３
を駆動するための端子７３６とセンサ電極７３７とエミ
ッタ電極７３８、コレクタ電極７３９とで表される。

【００７０】図１４は図１２、図１３に示した１画素セ
ル７４０を３×３の２次元マトリックス配置した回路構
成図である。同図において１画素セル７４０のコレクタ
電極７４１は全画素にそれぞれ設けられ、センサ電極７
４２も全画素にそれぞれ設けられている。また、ＮＭＯ
Ｓトランジスタのゲート電極、及びキャパシタ電極は行
ごとに駆動配線７４３，７４３’，７４３”と接続さ
れ、垂直シフトレジスタ（Ｖ．Ｓ．Ｒ）７４４と接続さ
れている。また、エミッタ電極は列ごとに信号読みだし
のための垂直配線７４６，７４６’，７４６”と接続さ
れている。垂直配線７４６，７４６’，７４６”はそれ
ぞれ垂直配線の電荷をリセットするためのスイッチ７４
７，７４７’，７４７”と読みだしスイッチ７５０，７
５０’，７５０”に接続されている。リセットスイッチ
７４７，７４７’，７４７”のゲート電極は垂直リセッ
トパルスを印加するための端子７４８に共通接続され、
また、ソース電極は垂直ラインリセット電圧を印加する
ための端子７４９に接続されている。読みだしスイッチ
７５０，７５０’，７５０”のゲート電極はそれぞれ配
線７５１，７５１’，７５１”を介して水平シフトレジ
スタ（Ｈ．Ｓ．Ｒ）７５２に接続されており、またドレ
イン電極は水平読み出し配線７５３を介して出力アンプ
７５７に接続されている。水平読みだし配線７５３は水
平読みだし配線の電荷をリセットするためのスイッチ７
５４に接続されている。

【００７１】リセットスイッチ７５４は水平配線リセッ
トパルスを印加するための端子７５５と水平配線リセッ
ト電圧を印加するための端子７５６に接続される。そし
てアンプ出力７５７の出力は端子７５８から取り出され
る。

【００７２】以下図１２、図１４を用いて動作を簡単に
説明する。

【００７３】図１２の光吸収層２０３で入射された光が
吸収され、発生したキャリアが増倍層４０５で増倍され
ベース領域７０３内に蓄積される。図１４の垂直シフト
レジスタから出力される駆動パルスが駆動配線７４３に
現れるとキャパシタを介してベース電位が上昇し１行目
の画素から光量に応じた信号電荷が垂直配線７４６，７
４６’，７４６”にそれぞれ取り出される。

【００７４】次に水平シフトレジスタ７５２から走査パ
ルスが７５１，７５１’，７５１”に順次出力される
と、スイッチ７５０，７５０’，７５０”が順にＯＮ、
ＯＦＦ制御され、信号がアンプ７５７を通して出力端子
７５８に取り出される。この際リセットスイッチ７５４
はスイッチ７５０，７５０’，７５０”が順番にＯＮ動
作する間にＯＮ状態となり、水平配線７５３の残留電荷
を除去している。

【００７５】次に垂直ラインリセットスイッチ７４７，
７４７’，７４７”がＯＮ状態となり垂直配線７４６，
７４６’，７４６”の残留電荷除去される。そして垂直
シフトレジスタ７４４から駆動配線７４３に負方向のパ
ルスが印加されると１行面の各画素のｎＭＯＳトランジ
スタがＯＮ状態となり、各画素のベース残留電荷が除去
され初期化される。

【００７６】次に垂直シフトレジスタ７４４から出力さ
れる駆動パルスが駆動配線７４３’に現れ、２行目の画
素信号が同様に取り出される。

【００７７】次に３行面の画素の信号電荷の取り出しも
同様に行われる。

【００７８】以上の動作を繰り返すことにより本装置は
動作する。

【００７９】

【発明の効果】以上述べたように、本発明によれば、電
荷注入阻止領域と同じ導電型で、かつ電荷注入阻止領域
よりも不純物濃度が小さい電界緩和領域を新たに設け、
キャリア増倍領域／電界緩和領域／電荷注入阻止領域と
いう接合形態とすることにより、キャリア増倍領域に用
いている材料と電荷注入阻止領域に用いている材料の中
間的な材料を電界緩和領域として用いることができるた
め、キャリア増倍領域／電界緩和領域界面は従来よりも
低欠陥化が可能となる。

【００８０】また、この電界緩和領域により、キャリア
増倍領域と電荷注入阻止領域との間の電界を緩和し、界
面欠陥に起因する暗電流を低減することが可能となる効
果が得られる。

【００８１】従って、本発明の光電変換装置により、低
暗電流の増倍型光電変換装置や、積層型固体撮像装置等
の供給が可能となる。

【図面の簡単な説明】

【図１】本発明の光電変換装置の実施態様例における断
面構造図である。

【図２】本発明の光電変換装置の実施態様例における逆
バイアス時の模式的なエネルギー帯図である。

【図３】本発明の光電変換装置の第１実施例における断
面構造図である。

【図４】本発明の光電変換装置の第１実施例における逆
バイアス時の模式的なエネルギー帯図である。

【図５】本発明の光電変換装置の第２実施例における断
面構造図である。

【図６】本発明の光電変換装置の第２実施例における逆
バイアス時の模式的なエネルギー帯図である。

【図７】本発明の光電変換装置の第３実施例における断
面構造図である。

【図８】本発明の光電変換装置の第３実施例における逆
バイアス時の模式的なエネルギー帯図である。

【図９】本発明の光電変換装置の第４実施例における断
面構造図である。

【図１０】本発明の光電変換装置の第４実施例における
逆バイアス時の模式的なエネルギー帯図である。

【図１１】本発明の光電変換装置の第５実施例における
断面構造図である。

【図１２】本発明の光電変換装置の第６実施例における
断面構造図である。

【図１３】本発明の光電変換装置の第６実施例における
１画素の等価回路図である。

【図１４】本発明の光電変換装置の第６実施例における
回路構成図である。

【図１５】従来の光電変換装置における断面構造図、及
び逆バイアス時のエネルギー帯図である。

【図１６】従来の光電変換装置における断面構造図、及
び逆バイアス時のエネルギー帯図である。

【図１７】本発明に用いる電界緩和領域の不純物濃度と
膜厚の積に対する、電界緩和領域／電荷注入素子領域界
面近傍の電界を示したグラフである。

【符号の説明】

１０１透明電極１０２電子注入阻止領域１０３光吸収領域１０４ｐ型領域１０５キャリア増倍領域１０６電界緩和領域１０７正孔注入阻止領域１０８電極１０９基体１１０ＩＴＯ２０２ｐ＋型非晶質Ｓｉ２０３ｉ型非晶質Ｓｉ２０４ｐ型非晶質Ｓｉ２０５ｉ型非晶質Ｓｉ２０６ｎ型非晶質Ｓｉ２０７ｎ＋型非晶質Ｓｉ２０８Ｃｒ電極２０９ガラス基体３０２ｐ＋型非晶質ＳｉＣ３０４ｐ型非晶質Ｓｉ３０６ｎ型非晶質ＳｉＮ→ｉ型非晶質Ｓｉ組成変化
層３０７ｎ＋型非晶質ＳｉＮ４０２ｐ＋型微結晶ＳｉＣ４０４ｐ型微結晶Ｓｉ４０５キャリア増倍領域４０５１グレーデット層（非晶質ＳｉＣ→非晶質Ｓ
ｉＧｅ組成変化層）４０７ｎ＋型単結晶Ｓｉ基体５０１Ｐｔ電極５０６電界緩和領域５０６１ｎ型非晶質Ｓｉ５０６２ｉ型非晶質Ｓｉ６０１ｐ型単結晶Ｓｉ基板６０２ｎ型ソース領域６０３ｎ型ドレイン領域６０４信号読みだし電極６０５第１画素電極６０６第２画素電極６０７ｎ＋型微結晶Ｓｉ６０８ｎ型非晶質Ｓｉ６０９キャリア増倍層６１０ｐ型非晶質Ｓｉ６１１ｉ型非晶質Ｓｉ６１２ｐ型微結晶Ｓｉ７０１ｐ＋型単結晶Ｓｉ基体７０２ｐ−層７０３ｎベース領域７０６ゲート電極７０７絶縁層７０８エミッタ電極７０９絶縁層７１０画素電極７１６コレクタ電極７３１バイポーラトランジスタ７３２ＮチャンネルＭＯＳトランジスタ７３３キャパシタ７３４光電変換装置７３５端子７３６端子７３７センサ電極７３８エミッタ電極７３９コレクタ電極７４０１画素セル７４１コレクタ電極７４２センサ電極７４３，７４３’，７４３” 駆動配線７４４垂直シフトレジスタ（Ｖ．Ｓ．Ｒ）７４６，７４６’，７４６” 垂直配線７４７，７４７’，７４７” リセットスイッチ７５０，７５０’，７５０” 読みだしスイッチ７４８端子７４９端子７５１，７５１’，７５１” 配線７５２水平シフトレジスタ（Ｈ．Ｓ．Ｒ）７５３水平読みだし配線７５４リセットスイッチ７５５端子７５６端子７５７アンプ７５８端子

Claims

【特許請求の範囲】

【請求項１】少なくとも光吸収領域、第１導電型領
域、キャリア増倍領域、第２導電型の電荷注入阻止領域
から成るリーチスルー型アバランシェフォトダイオード
において、前記キャリア増倍領域と前記電荷注入阻止領域との間
に、前記第２導電型の電荷注入阻止領域よりも不純物濃
度が小さく、かつ第２導電型を有する電界緩和領域を設
けたことを特徴とする光電変換装置。
【請求項２】前記第１導電型はｐ導電型、上記第２導
電型はｎ導電型であることを特徴とする請求項１に記載
の光電変換装置。
【請求項３】前記光吸収領域、第１導電型領域、キャ
リア増倍領域、第２導電型領域は非単結晶半導体から成
ることを特徴とする請求項１に記載の光電変換装置。
【請求項４】前記電界緩和領域の第２導電型領域と前
記電荷注入阻止領域との間に、ｉ型領域を設けたことを
特徴とする請求項３に記載の光電変換装置。
【請求項５】前記キャリア増倍領域は、最小禁制帯幅
Ｅｇ１及び最大禁制帯幅Ｅｇ２なる禁制帯幅を交互に備
え、かつ両禁制帯幅の間でその禁制帯幅が連続的に変化
する構造になる１層あるいは複数層で構成されることを
特徴とする請求項３又は４に記載の光電変換装置。
【請求項６】前記最小禁制帯幅Ｅｇ１は、非晶質シリ
コン、または非晶質シリコンゲルマニウムからなり、前
記最大禁制帯幅Ｅｇ２は非晶質シリコンカーバイトから
成ることを特徴とする請求項５に記載の光電変換装置。