JP3045946B2 - 半導体デバイスの製造方法 - Google Patents

半導体デバイスの製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、全般的に半導体デバイ
スに関し、さらに詳細には、独特なバリア層を有する半
導体デバイス及びその製造方法に関する。
【０００２】
【従来の技術】進んだ半導体リソグラフィ法およびエッ
チング法の使用により、半導体デバイスの寸法の大幅な
縮小が可能になり、それに付随して、半導体デバイスの
動作速度が増大してきた。このデバイス寸法の縮小は、
デバイス相互接続領域の断面積の減少をもたらす。遺憾
ながら、この相互接続領域の縮小は、材料および回路の
諸パラメータからくる相互接続時間の遅延を増大させ
て、性能速度に悪影響を及ぼす。
【０００３】相互接続時間遅延の問題に対する１つの解
決策は、多結晶シリコン相互接続の面積抵抗を下げ、し
たがって回路速度を増大させるために、ドープされた多
結晶シリコンの頂部に金属シリサイド層を配置するもの
である。１９７９年１２月２５日付けでクラウダー（Cr
owder）他に付与された米国特許第４１８０５９６号を
参照のこと。しかし、金属シリサイド層を付加すると、
面積抵抗が減少し、したがって回路速度が増加するもの
の、多結晶シリコンに導入されたドーパントが、その後
のアニール段階および酸化段階で金属シリサイド中に後
方拡散または外方拡散してしまう。このため、多結晶シ
リコンの抵抗が増加し、望ましくないデバイス特性が生
み出される。その上、この解決策では、耐熱性金属また
は金属シリサイドの金属原子が後の熱処理中に多結晶シ
リコン中を通ってゲート酸化物中に拡散することのない
ようなシリサイド構造を製作することが必要となる。
【０００４】具体的な例として、図１を参照すると、シ
リサイド化ゲート４、６を有する従来型の二重ゲート相
補型金属酸化膜半導体（ＣＭＯＳ）デバイス２、すなわ
ち従来型の二重仕事関数ＭＯＳＦＥＴが示されている。
デバイス２は、半導体基板１０上に付着されたゲート酸
化物膜８を有し、かつデバイス２の異なる諸領域を分離
する働きをする分離物１２を含む。シリサイド化ゲート
４は、Ｎ型ウェル１４とＰ＋ソース／ドレイン領域１６
の上にある。シリサイド化ゲート４は、Ｐ＋ポリシリコ
ン層１８とシリサイド層２０と誘電膜または絶縁膜２２
を備える。シリサイド化ゲート６は、Ｐ型ウェル２４と
Ｎ＋ソース／ドレイン領域２６の上にある。シリサイド
化ゲート６は、ポリシリコン層２８とシリサイド層３０
と誘電膜または絶縁膜３２を備える。シリサイド層３０
は、Ｗ、Ｔｉ、Ｔａなどの耐熱性金属または金属シリサ
イドから構成することができる。
【０００５】この従来型二重仕事関数ＭＯＳＦＥＴデバ
イス２に固有の問題は、通常は製作中にポリシリコン層
および金属シリサイド層に加えられる高速アニールのた
めに発生する。金属シリサイド材料は高融点なので、こ
のような処理中に金属シリサイド層中の金属原子が、粒
界拡散によりポリシリコン中を通ってゲート酸化物膜８
中に拡散する。このような拡散は、ゲート酸化物膜８の
破壊電圧を下げるので不利である。デバイス寸法が超大
規模集積に向けて縮小するにつれて、ポリシリコン層も
それに対応して薄くなり、したがってこの欠陥が悪化す
る。
【０００６】サブミクロン技術の場合は、埋込みチャネ
ル・デバイスは、広い処理温度によって引き起こされる
問題の影響を極めて受け易い。図１に示したデバイス２
のような、二重仕事関数ポリシリコン／シリサイド（ポ
リサイド）構造は、ＣＭＯＳ応用分野にとって魅力的な
構造を提供するものの、シリサイドはポリシリコン中の
ドーパントの拡散先として機能する。金属ドーパント形
成のための強い熱力学的駆動力は、望ましくないドーパ
ントの相互汚染をもたらし、その結果、ゲートのドーピ
ング・レベルとトランジスタの閾値電圧に望ましくない
変化をもたらす。
【０００７】金属原子がゲート酸化物中に拡散する問題
を防止するために、化学蒸着（ＣＶＤ）法を用いて、ポ
リシリコンと低抵抗のシリサイドの間に窒化シリコン、
窒化チタン、窒化ジルコニウム膜などの拡散バリアを付
着する方法が提唱されている。たとえば、Ｈ．Ｈ．チャ
オ（chao）等のIBM Technical Disclosure Bulletin,Vo
l. 27, No. 11, １９８５年４月所載論文を参照のこ
と。しかしＣＶＤによって膜厚の再現性のある極薄窒化
シリコン膜を付着することは難しく、このような付着
を、デバイスの電気的諸特性の変化を防止するのに十分
な低い温度で実施することは特に難しい。
【０００８】１９９０年１月３０日付けでコブシ他に付
与された米国特許第４８９７３６８号は、通常の窒素と
酸素のイオン注入を用いてポリシリコン内部に埋込み窒
化物／酸化物層を形成することにより、ポリシリコン中
での金属の拡散フラックスをブロックする方法を開示し
ている。しかし、このような構造は、ポリシリコン層の
厚さとイオン注入エネルギーのために限界がある。
【０００９】１９８７年２月３日付けでトマス（Ｔｈｏ
ｍａｓ）他に付与された米国特許第４６４０００４号
は、トーブされたシリコンとシリサイドの間に付着され
た耐熱性金属シリサイドを配置し、さらに窒化物とポリ
シリコンの間にチタン膜を挿入付着して、接触抵抗を下
げる方法を開示している。しかし、このような方法は、
著しく複雑であり、２つのスパッタ膜の狭いプロセス・
ウィンドウを利用するが、このプロセス・ウィンドウの
厚さは非常に特異的である。
【００１０】１９９１年６月１１日付けでシバタに発行
された米国特許第５０２３６７９号は、ポリシリコンの
側壁スペーサで、ドープされたポリシリコンのゲート導
体と低抵抗率のシリサイド層を接続し、酸化物層が拡散
バリアとして働く、ポリシリコン／シリコン、酸化物／
金属シリサイド・ゲート電極を開示している。しかし、
この方法は、ポリシリコンをシリサイドに電気的に接続
するために追加の処理が必要なので、製造工程の複雑さ
が増す。
【００１１】したがって、半導体デバイス技術におい
て、多結晶シリコン導電層からシリサイド導電層へのド
ーパントの外方拡散を阻止し、かつシリサイド導電層か
らゲート酸化物層への金属の拡散をブロックすることが
依然求められている。
【００１２】
【発明が解決しようとする課題】本発明の一目的は、改
良型半導体デバイスを提供することである。
【００１３】本発明の他の目的は、耐熱性金属または金
属シリサイド層を含むゲート電極を利用する半導体デバ
イスを高い信頼性で製造する方法を提供することであ
る。
【００１４】本発明の他の目的は、２０００Å未満の厚
さまで薄くすることのできるゲート・ポリシリコンを含
む半導体デバイス、ならびに０．５μｍ未満の幾何形状
の半導体デバイスを製造する方法を提供することであ
る。
【００１５】本発明の他の目的は、多結晶シリコン導電
層からシリサイド導電層へのドーパントの外方拡散を阻
止する半導体デバイスを提供することである。
【００１６】本発明の他の目的は、製造工程における熱
処理中に耐熱性金属または金属シリサイドの原子がポリ
シリコン層を通ってゲート酸化物膜中に拡散するのを防
止する半導体デバイスを提供することである。
【００１７】
【課題を解決するための手段】本発明は、全般的に、第
１の導電型の半導体基板と、ドーパントを用いて半導体
基板中に形成された、第２の導電型の第１導電層と、第
１導電層上に形成されたシリコン・リッチな窒化物膜
と、シリコン・リッチな窒化物膜上に形成された第２導
電層とを備える半導体デバイスに関する。シリコン・リ
ッチな窒化物膜が、第１導電層から第２導電層へのドー
パントの外方拡散を阻止し、第２導電層と第１導電層の
間での相互拡散を妨げる。
【００１８】本発明の上記その他の目的、特徴、態様お
よび利点は、以下の本発明の詳細な説明を読めば、容易
に明らかになりよりよく理解できるであろう。
【００１９】
【実施例】ここでは、二重仕事関数ＭＯＳＦＥＴに関し
て本発明を単なる具体例として説明するが、本発明の適
用範囲をこうしたデバイスのみに限定するものではな
い。本発明は、多結晶シリコン層などの第１の導電層か
らシリサイド導電層などの第２の導電層へのドーパント
の外方拡散を阻止し、かつゲート酸化物層など他の層に
欠陥を引き起こす恐れのある、第１導電層と第２導電層
の間の相互拡散を妨げる必要のある、どんな半導体デバ
イスにも広く適用できることを当業者なら理解されよ
う。
【００２０】図２を参照すると、従来の技術を使って基
板３６内に分離物３４を形成する。従来のイオン注入技
術を使って閾値電圧を制御し、次いで従来の元素分離技
術を使って基板３６内にＮ型ウェル領域３８とＰ型ウェ
ル領域４０を形成する。次に基板３６上にゲート酸化物
膜４２を通常は約８０−１００Åの厚さに成長させる。
次に図３に示すように、分離物３４とゲート酸化物膜４
２の上にポリシリコン層４４を約１０００−１２００Å
の厚さに付着する。分離した仕事関数デバイスを作成す
るため、ポリシリコン層４４をフォトレジストでマスク
し、選択的注入を行ってポリシリコン層４４を選択的に
ドープする。具体的には、Ｎ＋領域４５を作成するため
にポリシリコン層４４の１領域にヒ素またはリンを注入
し、Ｐ＋領域４６を作成するためにポリシリコン層４４
の別の領域にホウ素を注入する。ポリシリコン層４４へ
の注入は、得られる仕事関数デバイスが安定化する濃度
まで行う。
【００２１】次に図４を参照すると、続いてドープされ
たポリシリコン層４４の表面にシリコン・リッチな窒化
物拡散バリア膜４８を約３０−５０Åの厚さに形成す
る。このシリコン・リッチな窒化物拡散バリア膜４８
は、ＣＶＤ付着処理を使用せずに形成する。好ましい実
施例では、スパッタ処理を用いてシリコン・リッチな窒
化物拡散バリア膜４８を形成する。なお、スパッタ予備
洗浄工程は大量製造用の標準の金属スパッタ付着装置で
実施されるので、このような標準のスパッタ付着装置
は、シリコン・リッチな窒化物拡散バリア膜４８の作成
に使用するのに必要な諸特性を有する。他の様々な製造
業者から市販されている他の装置もシリコン・リッチな
窒化物拡散バリア膜４８の形成に使用できるが、具体例
としては、米国カリフォルニア州パロ・アルト所在のＶ
ａｒｉａｎ Ａｓｓｏｃｉａｔｅｓ社から市販のモデル
Ｍ２０００が、こうした実施に適したスパッタ付着装置
である。
【００２２】このような付着装置は、高流量の低エネル
ギー・イオンを作り出す。高周波電力を、したがってウ
ェーハにかかるバイアスを変えることにより、イオンの
エネルギーを変化させることができる。たとえばアルゴ
ン・プラズマを使用する標準の予備洗浄処理では、アル
ゴン・イオンは粘着係数が低く、スパッタ収率が比較的
高い。本発明によれば、アルゴン・プラズマの代わりに
窒素プラズマを使用する。ポリシリコン表面に衝突する
窒素イオンはスパッタ収率が低く、窒素の注入と表面材
料のスパッタ除去の間に迅速に平衡に達する。この平衡
によって窒素化された層、すなわちシリコン・リッチな
窒化物バリア膜４８が生成され、その平衡後の厚さはイ
オン・エネルギーのみによって制御される。したがっ
て、シリコン・リッチな窒化物バリア膜４８の形成中の
厚さ制御は自己制限式であり、工程管理上有利である。
【００２３】製造可能性の点から見ると、予備洗浄装置
をアルゴン・プラズマから窒素プラズマに切り換えるの
は簡単である。アルゴンの代わりに窒素を較正済みのマ
ス・フロー制御装置を通じて供給する。窒素プラズマ
は、アルゴン・プラズマと同じ条件で点火できる。その
結果形成される３０−５０Åの非付着のシリコン・リッ
チな窒化物は、２００ｍｍのウェハを横切る均質度が１
％である。アルゴン・プラズマによる均一な腐食の最適
化と同様に、適切な条件で窒素プラズマを用いて均一な
窒化が実施されることが観察されている。
【００２４】次に図５を参照すると、次の段階で、シリ
コン・リッチな窒化物拡散バリア膜４８上に金属シリサ
イド層などの導電層５０を付着する。金属シリサイド層
５０は、たとえばチタン・シリサイド層などのシリサイ
ド・ターゲットからのスパッタによって形成でき、これ
は、スパッタによって約２０００Å未満の厚さに形成さ
れる。金属シリサイド層５０の代わりに、たとえばＷ、
ＴｉまたはＴａを含む耐熱性金属層を形成できることに
留意されたい。
【００２５】シリコン・リッチな窒化物拡散バリア膜４
８は、ポリシリコン層４４から金属シリサイド層５０へ
のドーパントの外方拡散を阻止し、かつポリシリコン層
４４と金属シリサイド層５０の間での相互拡散を妨げ
て、金属シリサイド層５０からゲート酸化物膜４２への
金属の拡散を防止するので有利である。これによって、
ゲートのドーピング・レベルが変化し、それに付随して
トランジスタ閾値電圧がシフトし、ゲート酸化物膜４２
の破壊電圧が下がるという、従来技術の問題が防止され
る。また、バリア層を使って金属シリサイド層とゲート
酸化物膜を分離するというこの特定の構造は、二重仕事
関数ポリサイド構造をポリシリコン層の厚さが約１００
０−２０００Å程度ないしそれ以下であるサブミクロン
構造に拡張するのに有効であることにも留意されたい。
【００２６】次に金属シリサイド層５０上に誘電層また
は絶縁層を付着し、フォトレジストを使ってパターン付
けする。次に図６を参照すると、次で通常の異方性エッ
チング技術によって絶縁層５１、金属シリサイド層５
０、シリコン・リッチな窒化物バリア膜４８およびポリ
シリコン層４４をパターン付けして、ゲート電極構造５
２、５４を形成する。ゲート電極構造５２、５４の側壁
をスペーサで不動態化して、Ｐ＋ソース／ドレイン領域
５６とＮ＋ソース／ドレイン領域５８の注入ができるよ
うにし、かつ必要なドーパントをたたき込むための熱処
理ができるようにすると、二重仕事関数ＭＯＳＦＥＴの
製作は完了する。
【００２７】サリサイド／ポリサイド・ゲート電極は、
高性能ＣＭＯＳプロセス用のポリシリコン相互接続の抵
抗を減少させることができる。トランジスタの大きさ
が、幾何形状０．５ミクロン以下に縮小するにつれて、
ポリシリコン・ゲートおよび相互接続の抵抗がデバイス
性能におけるますます大きな要因になってくる。このよ
うな幾何形状では、二重仕事関数ＣＭＯＳプロセスは、
金属シリサイドによる２種のドープされたポリシリコン
の分岐を提供しなければならない。
【００２８】しかし、このサリサイド／ポリサイド・ゲ
ート電極の縮小可能性は、高温アニールに対するその安
定性のために限界がある。アニール中に金属シリサイド
とポリシリコンの間にバリア層がない場合、シリサイド
へのドーパントの外方拡散やゲート酸化物の保全性など
の問題によってゲート構造は制限を受ける。
【００２９】ゲート導体の面積抵抗を低くすると、サブ
ミクロンＣＭＯＳデバイスの速度が高くなる。しかし、
寄生直列キャパシタンスが存在する場合、垂直連続性
（ゲート酸化物に対する接触抵抗）によって、サリサイ
ドおよびポリサイド・ゲート電極の回路速度が制限され
る可能性がある。これは、電極中の不連続性によって生
じる。バリア層内に絶縁体が形成される場合、金属上層
とポリシリコンの間にキャパシタンスが導入される。し
かし、３０Åのシリコン・エッチなバリア層付きで製作
したポリサイド・ゲート電極では、リング発振器の平均
ゲート遅延は、寄生直列キャパシタンスの証拠を示して
いなかった。
【００３０】次に図７を参照すると、拡散バリアのない
ゲート導体構造では、Ｃinversion／Ｃoxide（Ｃ
inversionを、構造中の酸化物の計算キャパシタンスＣ
oxideで正規化したもの）とゲート電圧の関係をプロッ
トしたグラフで、ゲート・バイアスに対する反転キャパ
シタンスの依存関係が認められる。このＴｉＳｉ2／Ｎ
＋ポリシリコン・コンデンサ構造の異常な特徴を、準静
的Ｃ−Ｖと高周波Ｃ−Ｖの両方で調べた。Ｃinversion
／Ｃoxideの比は、ゲート・バイアスが３．０Ｖのとき
０．７９である。このような「ゲート・デプリーショ
ン」効果は、ドーパントの外方拡散に連係していること
が判明している。
【００３１】図８は、ゲート酸化物上のＴｉＳｉ2／Ｐ
＋ポリシリコン・コンデンサの高周波Ｃ−Ｖ曲線（Ｃ
inversion／Ｃoxideとゲート電圧の関係を示す）を示
す。高温迅速熱アニールによってアニールしたコンデン
サのＣ−Ｖ曲線が示されている。反転キャパシタンスの
測定値閾値電圧における理論値よりも小さく、Ｃ
inversionはゲート・バイアスと共に減少する。２次イ
オン質量分光分析によれば、高温アニールの場合、ポリ
シリコン中でのドーパント種の分布は均一ではなく、ド
ーパントがＴｉＳｉ2中に外方拡散して、ポリシリコン
の縮重濃度が失われることが証明されている。
【００３２】図９および図１０は、ＴｉＳｉ2層とドー
プされたポリシリコン導体層の間でのゲート・デプリー
ション効果を最小限に抑える上での薄い窒化物バリアの
有利な効果を示している。図９ではＣinversion／Ｃ
oxideの比が０．９５のとき、ＴｉＳｉ2／窒化物／Ｐ＋
ポリシリコン構造のゲート・デプリーション効果が大幅
に抑制される。図１０は、ＴｉＳｉ2／窒化物／Ｎ＋ポ
リシリコン構造について同様の効果を示している（この
グラフでは、この構造のキャパシタンスがＣoxid eで正
規化されていないことに留意されたい）。窒化物拡散バ
リアの存在は、Ｃinversion／Ｃoxideの比が０．９０と
なるようにドーパントの外方拡散を制限する働きをす
る。
【００３３】以上、本発明をその特定の実施例について
説明してきたが、以上の説明に照らせば、多くの代替
例、修正例、変形例が当業者には明らかになるであろ
う。したがって、本発明は、本発明の範囲と趣旨ならび
に添付の特許請求の範囲に含まれるすべての代替例、修
正例、変形例を包含するものである。
【００３４】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３５】（１）第１の導電型の半導体基板と、ドー
バントを用いて前記半導体基板中に形成された、第２の
導電型の第１導電層と、前記第１導電層上に形成された
シリコン・リッチな窒化物膜と、前記シリコン・リッチ
な窒化物膜上に形成された第２導電層とを備え、前記シ
リコン・リッチな窒化物膜が、前記第１導電層から前記
第２導電層へのドーパントの外方拡散を阻止し、前記第
２導電層と前記第１導電層の間での相互拡散を妨げるこ
とを特徴とする、半導体デバイス。 （２）第１の導電型の半導体基板と、それぞれ前記半導
体基板内にある、第２の導電型のソース領域およびドレ
イン領域と、前記半導体基板上の前記ソース領域とドレ
イン領域の上に形成された第１絶縁膜と、前記第１絶縁
膜上に形成されたゲート電極とを備え、前記ゲート電極
が、ドーパントを用いて前記第１絶縁膜上に形成され
た、第２の導電型の第１導電層と、前記第１導電層上に
形成されたシリコン・リッチな窒化物膜と、前記シリコ
ン・リッチな窒化物膜上に形成された、第２導電層とを
備え、前記シリコン・リッチな窒化物膜が、前記第１導
電層から前記第２導電層へのドーパントの外方拡散を阻
止し、前記第１導電層を介する前記第２導電層と前記第
１絶縁膜の間での相互拡散を妨げることを特徴とする、
半導体デバイス。 （３）前記第２導電層上に形成された第２絶縁層をさら
に備える、上記（２）に記載の半導体デバイス。 （４）前記第１絶縁膜がゲート酸化物を含むことを特徴
とする、上記（２）に記載の半導体デバイス。 （５）前記第１導電層がポリシリコンを含むことを特徴
とする、上記（２）に記載の半導体デバイス。 （６）前記第１導電層の厚さが約２０００Å未満である
ことを特徴とする、上記（５）に記載の半導体デバイ
ス。 （７）前記シリコン・リッチな窒化物膜の厚さが、約３
０Å〜５０Åであることを特徴とする、上記（２）に記
載の半導体デバイス。 （８）前記第２導電層が耐熱性金属を含むことを特徴と
する、上記（２）に記載の半導体デバイス。 （９）前記第２導電層が金属窒化物を含むことを特徴と
する、上記（８）に記載の半導体デバイス。 （１０）半導体デバイスを製造する方法であって、
（ａ）第１導電型の半導体基板を用意するステップと、
（ｂ）前記半導体基板上に第１絶縁膜を成長させるステ
ップと、（ｃ）前記第１絶縁膜上に第２の導電型の第１
導電層を付着するステップと、（ｄ）前記第１導電層上
にシリコン・リッチな窒化物膜を形成するステップと、
（ｅ）前記シリコン・リッチな膜上に第２の導電層を形
成するステップと、（ｆ）前記第２導電層上に第２絶縁
層を形成するステップと、（ｇ）前記第２絶縁層、第２
導電層、シリコン・リッチな窒化物膜、および第１導電
層をパターン付けして、ゲート電極構造を形成するステ
ップと、（ｈ）前記半導体基板中に第２の導電型のソー
ス領域およびドレイン領域を注入するステップと、を含
む方法。 （１１）シリコン・リッチな窒化物膜を形成する前記ス
テップ（ｄ）が、自己制限性プロセスを含むことを特徴
とする、上記（１０）に記載の方法。 （１２）シリコン・リッチな窒化物膜を形成する前記ス
テップ（ｄ）が、自己制限性低エネルギー衝突プロセス
を含むことを特徴とする、上記（１１）に記載の方法。 （１３）前記自己制限性低エネルギー衝突プロセスで窒
素を利用することを特徴とする、上記（１２）に記載の
方法。 （１４）シリコン・リッチな窒化物膜を形成する前記ス
テップ（ｄ）が、スパッタリングを含むことを特徴とす
る、上記（１０）に記載の方法。
【図面の簡単な説明】
【図１】シリサイド・ゲートを備える従来型の二重ゲー
ト相補型金属酸化膜半導体デバイスを示す図である。
【図２】本発明による非付着バリア層を備える半導体デ
バイスを製造するための工程の１段階を示す図である。
【図３】本発明による非付着バリア層を備える半導体デ
バイスを製造するための工程の図２に続く段階を示す図
である。
【図４】本発明による非付着バリア層を備える半導体デ
バイスを製造するための工程の図３に続く段階を示す図
である。
【図５】本発明による非付着バリア層を備える半導体デ
バイスを製造するための工程の図４に続く段階を示す図
である。
【図６】本発明による非付着バリア層を備える半導体デ
バイスを製造するための工程の図５に続く段階を示す図
である。
【図７】ＴｉＳｉ2／Ｎ＋ポリシリコン・コンデンサ構
造のＣinversion／Ｃoxideとゲート電圧の関係をプロッ
トしたグラフである。
【図８】ＴｉＳｉ2／Ｐ＋ポリシリコン・コンデンサ構
造のＣinversion／Ｃoxideとゲート電圧の関係をプロッ
トしたグラフである。
【図９】本発明によるバリア層を備えるＴｉＳｉ2／Ｐ
＋ポリシリコン・コンデンサ構造のＣinversion／Ｃ
oxideとゲート電圧の関係をプロットしたグラフであ
る。
【図１０】本発明によるバリア層を備えるＴｉＳｉ2／
Ｎ＋ポリシリコン・コンデンサ構造のＣinversion／Ｃ
oxideとゲート電圧の関係をプロットしたグラフであ
る。
【符号の説明】
３４ 分離物 ３６ 基板 ３８ Ｎ型ウェル領域 ４０ Ｐ型ウェル領域 ４２ ゲート酸化物膜 ４４ ポリシリコン層 ４５ Ｎ＋領域 ４６ Ｐ＋領域 ４８ 拡散バリア膜（シリコン・リッチな窒化物膜） ５０ 導電層（金属シリサイド層） ５１ 絶縁層 ５２ ゲート電極構造 ５４ ゲート電極構造 ５６ Ｐ＋ソース／ドレイン領域 ５８ Ｎ＋ソース／ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョーゼフ・エム・モートン アメリカ合衆国12533 ニューヨーク州 ホープウェル・ジャンクション ワン・ ハンドレッド・アンド・ナインティー ス・ルート ウェスト９ ルーム・ナン バー３ (72)発明者 スーザン・アーレリーン・ショア 中央アフリカ マラウィ リロングウェ ピース・コーズ ピー・オー・ボック ス208 (72)発明者 アンソニー・ジェイ・ユー アメリカ合衆国12570 ニューヨーク州 ポークワッグ カニンガム・レーン・エ クステリア 57 (56)参考文献 特開 昭60−195975（ＪＰ，Ａ) 特開 昭61−30076（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/283 H01L 21/285 H01L 21/8238 H01L 27/092

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体デバイスを製造する方法であって、 （ａ）第１導電型の半導体基板を用意するステップと、 （ｂ）前記半導体基板上に第１絶縁膜を成長させるステ
    ップと、 （ｃ）前記第１絶縁膜上に第２の導電型の多結晶シリコ
    ン材料の第１導電層を付着するステップと、 （ｄ）窒素プラズマ・スパッタリング雰囲気において前
    記第１導電層の表面へ窒素イオンを衝撃させることによ
    り窒素イオンのエネルギーによって決定される薄い厚さ
    のシリコン・リッチな窒化物膜を前記被衝撃表面に形成
    するステップと、 （ｅ）前記シリコン・リッチな膜上に第２の導電層を形
    成するステップと、 （ｆ）前記第２導電層上に第２絶縁層を形成するステッ
    プと、 （ｇ）前記第２絶縁層、第２導電層、シリコン・リッチ
    な窒化物膜、および第１導電層をパターン付けして、ゲ
    ート電極構造を形成するステップと、 （ｈ）前記半導体基板中に第２の導電型のソース領域お
    よびドレイン領域を注入するステップと、 を含む方法。
  2. 【請求項２】前記半導体基板に印加される高周波電力に
    より決定される膜厚さのシリコン・リッチな窒化物膜を
    形成することを特徴とする請求項１に記載の方法。
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