JP2000311871A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
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- H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
Abstract
(57)【要約】 （修正有）
【課題】 ゲート酸化膜耐圧、層抵抗耐熱性に優れた半
導体装置の製造方法を提供する。 【解決手段】 シリコン基板の表面を素子分離領域によ
り区画し、ゲート酸化膜６、多結晶シリコン膜８を形成
する。次に、多結晶シリコン上に窒化チタン膜１０を基
板温度４００℃〜６００℃で、コリメートスパッタ法に
より形成する。更に、この窒化チタン膜上にチタンシリ
サイド１２を成膜する。そして、チタンシリサイド／窒
化チタン膜／多結晶シリコンからなる積層膜をパターニ
ングして、ゲート電極を構成し、この後ＬＤＤサイドウ
ォール２２を形成することとした。このように、窒化チ
タン膜をコリメートスパッタにより高基板温度で形成し
たので、ゲート酸化膜耐圧を劣化させない、高バリア性
の窒化チタン膜を実現することができる。そしてこの窒
化チタンバリアを用いたチタンポリサイドをＤＲＡＭに
適応することにより、低抵抗のワード線を形成でき、集
積度が高いＤＲＡＭを得ることができる。
導体装置の製造方法を提供する。 【解決手段】 シリコン基板の表面を素子分離領域によ
り区画し、ゲート酸化膜６、多結晶シリコン膜８を形成
する。次に、多結晶シリコン上に窒化チタン膜１０を基
板温度４００℃〜６００℃で、コリメートスパッタ法に
より形成する。更に、この窒化チタン膜上にチタンシリ
サイド１２を成膜する。そして、チタンシリサイド／窒
化チタン膜／多結晶シリコンからなる積層膜をパターニ
ングして、ゲート電極を構成し、この後ＬＤＤサイドウ
ォール２２を形成することとした。このように、窒化チ
タン膜をコリメートスパッタにより高基板温度で形成し
たので、ゲート酸化膜耐圧を劣化させない、高バリア性
の窒化チタン膜を実現することができる。そしてこの窒
化チタンバリアを用いたチタンポリサイドをＤＲＡＭに
適応することにより、低抵抗のワード線を形成でき、集
積度が高いＤＲＡＭを得ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、低抵抗で高集積化
が図れ、しかも耐熱性が高く、かつゲート酸化膜の耐圧
性が良好なチタンポリサイドゲート電極が得られる半導
体装置の製造方法に関するものである。
が図れ、しかも耐熱性が高く、かつゲート酸化膜の耐圧
性が良好なチタンポリサイドゲート電極が得られる半導
体装置の製造方法に関するものである。
【０００２】
【従来の技術】ＬＳＩにおいては、チップサイズを縮小
することにより、歩留まりの向上、１ウェハー当たりの
チップ数の増加が見こまれ、製造コストが低下する。ま
た高集積化は、設計サイズの縮小とチップサイズの大型
化により達成されてきたが、チップサイズが１００ｍｍ
２を超える２５６Ｍ以降のＤＲＡＭでは、このチップサ
イズの大型化を抑制することが重要となってきている。
することにより、歩留まりの向上、１ウェハー当たりの
チップ数の増加が見こまれ、製造コストが低下する。ま
た高集積化は、設計サイズの縮小とチップサイズの大型
化により達成されてきたが、チップサイズが１００ｍｍ
２を超える２５６Ｍ以降のＤＲＡＭでは、このチップサ
イズの大型化を抑制することが重要となってきている。
【０００３】ＤＲＡＭにおいては、ワード線を低抵抗化
し、１個のワードドライバ当たりのセル数を増やして、
ワードドライバーの数を減らすことにより、チップサイ
ズの縮小を図ることができる。例えば、抵抗値を１／２
とし、１ワードドライバ当たりのセル数を５００個から
１０００個とした場合、１ＧＤＲＡＭではワードドライ
バの数を、５０万個減らすことができ、これによりチッ
プサイズを約５％縮小できる。
し、１個のワードドライバ当たりのセル数を増やして、
ワードドライバーの数を減らすことにより、チップサイ
ズの縮小を図ることができる。例えば、抵抗値を１／２
とし、１ワードドライバ当たりのセル数を５００個から
１０００個とした場合、１ＧＤＲＡＭではワードドライ
バの数を、５０万個減らすことができ、これによりチッ
プサイズを約５％縮小できる。
【０００４】従来ＤＲＡＭにおいては、ポリシリコンに
タングステンシリサイドを積層したタングステンポリサ
イドが広く用いられていたが、抵抗値が大きいことか
ら、より抵抗値の低いチタンシリサイドをポリシリコン
に積層したチタンポリサイドの使用が望まれている。と
ころが、チタンポリサイドをＤＲＡＭに適応した場合、
ＤＲＡＭの製造工程に高温で処理する工程があることか
ら、その高温処理工程においてチタンシリサイドにポリ
シリコンからＰ型もしくはＮ型の不純物が拡散し、この
不純物の拡散によりチタンシリサイドの耐熱性が劣化
し、抵抗値が上昇してチップサイズの縮小が図れないこ
とがある。
タングステンシリサイドを積層したタングステンポリサ
イドが広く用いられていたが、抵抗値が大きいことか
ら、より抵抗値の低いチタンシリサイドをポリシリコン
に積層したチタンポリサイドの使用が望まれている。と
ころが、チタンポリサイドをＤＲＡＭに適応した場合、
ＤＲＡＭの製造工程に高温で処理する工程があることか
ら、その高温処理工程においてチタンシリサイドにポリ
シリコンからＰ型もしくはＮ型の不純物が拡散し、この
不純物の拡散によりチタンシリサイドの耐熱性が劣化
し、抵抗値が上昇してチップサイズの縮小が図れないこ
とがある。
【０００５】そこで、ポリシリコンとチタンシリサイド
の間に窒化チタン膜等を介在させてチタンシリサイドへ
の不純物の拡散を防止することが考えられ、バリアメタ
ルを有するチタンポリサイドゲート技術が研究されてき
ている。
の間に窒化チタン膜等を介在させてチタンシリサイドへ
の不純物の拡散を防止することが考えられ、バリアメタ
ルを有するチタンポリサイドゲート技術が研究されてき
ている。
【０００６】チタンポリサイドゲートにおいては、チタ
ンシリサイド（ＴｉＳｉ）とポリシリコン（ｐｏｌｙ−
Ｓｉ）間に通常スパッタ法により例えば窒化チタン（Ｔ
ｉＮ）のようなバリアを形成し、ポリシリコンからチタ
ンシリサイドへの不純物の拡散を防止して熱処理時の耐
熱性の劣化を防止する試みがなされてきた。
ンシリサイド（ＴｉＳｉ）とポリシリコン（ｐｏｌｙ−
Ｓｉ）間に通常スパッタ法により例えば窒化チタン（Ｔ
ｉＮ）のようなバリアを形成し、ポリシリコンからチタ
ンシリサイドへの不純物の拡散を防止して熱処理時の耐
熱性の劣化を防止する試みがなされてきた。
【０００７】ところが形成された窒化チタン膜の密度が
低いと、十分な遮断効果が得られず、熱処理を行なった
際ポリシリコン中に含まれるリン等の不純物がチタンシ
リサイド中に拡散することがある。一般にスパッタ法に
よるＴｉＮ膜断面は柱状構造をとっており、低密度膜で
はこの柱と柱の間に隙がみられる（例えば、薄膜作製ハ
ンドブック 共立出版株式会社）。低密度窒化チタン膜
のバリア性が低い原因は、このＴｉＮ膜に形成される柱
と柱の間の隙を不純物が高速で通過することにあると考
えられる。そのため、ポリシリコンからチタンシリサイ
ドへの不純物の拡散を効果的に防止するためには、密度
の高い窒化チタン膜を形成する必要がある。
低いと、十分な遮断効果が得られず、熱処理を行なった
際ポリシリコン中に含まれるリン等の不純物がチタンシ
リサイド中に拡散することがある。一般にスパッタ法に
よるＴｉＮ膜断面は柱状構造をとっており、低密度膜で
はこの柱と柱の間に隙がみられる（例えば、薄膜作製ハ
ンドブック 共立出版株式会社）。低密度窒化チタン膜
のバリア性が低い原因は、このＴｉＮ膜に形成される柱
と柱の間の隙を不純物が高速で通過することにあると考
えられる。そのため、ポリシリコンからチタンシリサイ
ドへの不純物の拡散を効果的に防止するためには、密度
の高い窒化チタン膜を形成する必要がある。
【０００８】通常のスパッタ法による窒化チタンの成膜
は、従来次のような条件で行われていた。例えば、基板
温度が３００℃、ガス圧力３ｍＴｏｒｒ、Ａｒ流量対Ｎ
２流量の比が１：１、スパッタパワー３ｋＷであった。
窒化チタンの密度を高め、バリア性を向上させるために
は、窒化チタンをより高温で生成することが望ましいこ
とが知られている。
は、従来次のような条件で行われていた。例えば、基板
温度が３００℃、ガス圧力３ｍＴｏｒｒ、Ａｒ流量対Ｎ
２流量の比が１：１、スパッタパワー３ｋＷであった。
窒化チタンの密度を高め、バリア性を向上させるために
は、窒化チタンをより高温で生成することが望ましいこ
とが知られている。
【０００９】
【発明が解決しようとする課題】しかしながら、スパッ
タによるＴｉＮの膜密度は、成膜時の基板温度に依存し
て変化し、高い基板温度で生成したときは高密度とな
り、バリア性を向上できるが、このようにして形成され
た窒化チタン膜はゲート酸化膜耐圧を劣化させるという
問題があった。図８に、基板温度とゲート酸化膜耐圧の
関係を示す。図８に示すように、例えば約５００℃の基
板温度で窒化チタン膜を生成した場合には、ゲート酸化
膜耐圧が劣化する比率が高くなり、窒化チタン膜の成膜
温度が高くなるとゲート酸化膜耐圧の低下が見られるこ
とがわかる。
タによるＴｉＮの膜密度は、成膜時の基板温度に依存し
て変化し、高い基板温度で生成したときは高密度とな
り、バリア性を向上できるが、このようにして形成され
た窒化チタン膜はゲート酸化膜耐圧を劣化させるという
問題があった。図８に、基板温度とゲート酸化膜耐圧の
関係を示す。図８に示すように、例えば約５００℃の基
板温度で窒化チタン膜を生成した場合には、ゲート酸化
膜耐圧が劣化する比率が高くなり、窒化チタン膜の成膜
温度が高くなるとゲート酸化膜耐圧の低下が見られるこ
とがわかる。
【００１０】高温で窒化チタン膜を成膜した場合、成膜
された窒化チタン膜は大きな引っ張り応力を受け、作用
反作用の法則により、大きさ等しく逆向きの力が基板に
生じる。この力がゲート酸化膜に作用し、ゲート酸化膜
耐圧が低くなると考えられ、成膜時に生じる応力が小さ
く、ゲート酸化膜耐圧を低くすることのない窒化チタン
膜の成膜方法が求められている。
された窒化チタン膜は大きな引っ張り応力を受け、作用
反作用の法則により、大きさ等しく逆向きの力が基板に
生じる。この力がゲート酸化膜に作用し、ゲート酸化膜
耐圧が低くなると考えられ、成膜時に生じる応力が小さ
く、ゲート酸化膜耐圧を低くすることのない窒化チタン
膜の成膜方法が求められている。
【００１１】本発明では、上記課題を解決し、ゲート酸
化膜耐圧を劣化させることがなく、かつバリア性が高い
窒化チタン膜を備えたチタンポリサイドの製造方法を提
供することを目的とする。
化膜耐圧を劣化させることがなく、かつバリア性が高い
窒化チタン膜を備えたチタンポリサイドの製造方法を提
供することを目的とする。
【００１２】
【課題を解決するための手段】本発明では、上記課題を
解決するため、半導体装置の製造方法を次のように構成
した。
解決するため、半導体装置の製造方法を次のように構成
した。
【００１３】すなわち、ポリシリコン膜上に金属シリサ
イドを積層した構造において、前記ポリシリコン膜と前
記金属シリサイドとの間に金属ナイトライドからなるバ
リア層をコリメートスパッタにより成膜したことを特徴
とする。これにより、製造された半導体装置においてバ
リア膜の応力は成膜条件によらず小さく、ゲート酸化膜
に加わる応力が小さいため、安定した高ゲート酸化膜耐
圧が得られる。そして、ゲート耐圧を劣化させることな
くバリア膜に多結晶シリコンと金属シリサイド間の高い
遮断性を与えることも可能となる。この結果、高温熱処
理による不純物の多結晶シリコンから金属シリサイドへ
の拡散を防止し、ゲートとしての機能を失うことなく高
耐熱性を付与することも可能となる。
イドを積層した構造において、前記ポリシリコン膜と前
記金属シリサイドとの間に金属ナイトライドからなるバ
リア層をコリメートスパッタにより成膜したことを特徴
とする。これにより、製造された半導体装置においてバ
リア膜の応力は成膜条件によらず小さく、ゲート酸化膜
に加わる応力が小さいため、安定した高ゲート酸化膜耐
圧が得られる。そして、ゲート耐圧を劣化させることな
くバリア膜に多結晶シリコンと金属シリサイド間の高い
遮断性を与えることも可能となる。この結果、高温熱処
理による不純物の多結晶シリコンから金属シリサイドへ
の拡散を防止し、ゲートとしての機能を失うことなく高
耐熱性を付与することも可能となる。
【００１４】また前記ポリシリコン膜と前記金属シリサ
イドとの間の前記金属ナイトライドからなるバリア層の
コリメートスパッタによる成膜温度を４００℃〜６００
℃とすることとした。
イドとの間の前記金属ナイトライドからなるバリア層の
コリメートスパッタによる成膜温度を４００℃〜６００
℃とすることとした。
【００１５】また前記金属ナイトライドを窒化チタン、
窒化タングステン、窒化タンタルのいずれかを用いるこ
ととした。更に、金属シリサイドを、チタンシリサイド
とし、またこのチタンシリサイドを、チタンシリサイド
合金をスパッタターゲットとしたスパッタ法により形成
することとした。
窒化タングステン、窒化タンタルのいずれかを用いるこ
ととした。更に、金属シリサイドを、チタンシリサイド
とし、またこのチタンシリサイドを、チタンシリサイド
合金をスパッタターゲットとしたスパッタ法により形成
することとした。
【００１６】上記窒化チタンを、チタンをスパッタター
ゲットとして、窒素を含む雰囲気下で形成することと
し、またその際の雰囲気を、ＡｒガスとＮ２ガスの流量
比率が１：４である雰囲気とした。
ゲットとして、窒素を含む雰囲気下で形成することと
し、またその際の雰囲気を、ＡｒガスとＮ２ガスの流量
比率が１：４である雰囲気とした。
【００１７】より具体的には、シリコン基板上にゲート
酸化膜を形成する工程と、該ゲート酸化膜上に多結晶シ
リコン膜を積層する工程と、前記多結晶シリコン膜に窒
化チタン膜を４００℃〜６００℃の温度で、コリメート
スパッタ法により成膜する工程と、前記窒化チタン膜に
金属シリサイドを積層する工程から半導体装置の製造方
法を構成した。
酸化膜を形成する工程と、該ゲート酸化膜上に多結晶シ
リコン膜を積層する工程と、前記多結晶シリコン膜に窒
化チタン膜を４００℃〜６００℃の温度で、コリメート
スパッタ法により成膜する工程と、前記窒化チタン膜に
金属シリサイドを積層する工程から半導体装置の製造方
法を構成した。
【００１８】このように、金属ナイトライドによるバリ
ア層をコリメートスパッタにより形成したので、図９に
示すように高基板温度を用いた場合でもゲート酸化膜耐
圧の劣化が生じない良好な半導体装置の製造方法を提供
することができる。つまり、通常のスパッタ法を用いた
場合は、約６ＭＶ／ｃｍ以下の電界による絶縁破壊が１
０数％あるのに対し、コリメートスパッタを用いてバリ
ア層を形成した場合は、いずれの測定においても１０Ｍ
Ｖ／ｃｍ以下の電界による絶縁破壊はみられなかった。
また、成膜温度を４００℃以上とすることにより、膜密
度を上昇させ、バリア性能の高い金属ナイトライドを実
現できる。
ア層をコリメートスパッタにより形成したので、図９に
示すように高基板温度を用いた場合でもゲート酸化膜耐
圧の劣化が生じない良好な半導体装置の製造方法を提供
することができる。つまり、通常のスパッタ法を用いた
場合は、約６ＭＶ／ｃｍ以下の電界による絶縁破壊が１
０数％あるのに対し、コリメートスパッタを用いてバリ
ア層を形成した場合は、いずれの測定においても１０Ｍ
Ｖ／ｃｍ以下の電界による絶縁破壊はみられなかった。
また、成膜温度を４００℃以上とすることにより、膜密
度を上昇させ、バリア性能の高い金属ナイトライドを実
現できる。
【００１９】そして、かかる窒化チタンバリア等の金属
ナイトライドを用いたチタンポリサイドをＤＲＡＭに適
応することにより、低抵抗高耐熱性のワード線を形成で
き、ＤＲＡＭチップサイズの縮小を図ることができる。
ナイトライドを用いたチタンポリサイドをＤＲＡＭに適
応することにより、低抵抗高耐熱性のワード線を形成で
き、ＤＲＡＭチップサイズの縮小を図ることができる。
【００２０】コリメートスパッタは、例えば、特開平９
−３６２２８号公報等に記載されているように、コンタ
クトホールにＷを埋め込む前にＴｉ／ＴｉＮのバリアメ
タルを付ける等、高アスペクト比コンタクトホールにお
いてカバレッジ向上等の目的で使用される例が知られて
いる。これに対し本発明では、コリメートスパッタをゲ
ート電極やＤＲＡＭワード線として用いられる金属シリ
サイド−ポリシリコン積層膜のバリア層形成に用い、ゲ
ート酸化膜の耐圧劣化を防止している。
−３６２２８号公報等に記載されているように、コンタ
クトホールにＷを埋め込む前にＴｉ／ＴｉＮのバリアメ
タルを付ける等、高アスペクト比コンタクトホールにお
いてカバレッジ向上等の目的で使用される例が知られて
いる。これに対し本発明では、コリメートスパッタをゲ
ート電極やＤＲＡＭワード線として用いられる金属シリ
サイド−ポリシリコン積層膜のバリア層形成に用い、ゲ
ート酸化膜の耐圧劣化を防止している。
【００２１】
【発明の実施の形態】本発明にかかる半導体装置の製造
方法の一実施形態について説明する。
方法の一実施形態について説明する。
【００２２】以下図面を参照して、本発明にかかる実施
形態を説明する。
形態を説明する。
【００２３】まず図１に示すように、シリコン基板２上
に素子形成領域を区画する素子分離領域４を形成する。
次に、図２に示すように、区画された素子形成領域の上
面に、素子形成領域上面のシリコンを酸化することによ
り、例えば膜厚７ｎｍのゲート酸化膜６を形成する。こ
の後、ゲート酸化膜６上にリンをドープした例えば膜厚
７０ｎｍの多結晶シリコン膜８を形成する。
に素子形成領域を区画する素子分離領域４を形成する。
次に、図２に示すように、区画された素子形成領域の上
面に、素子形成領域上面のシリコンを酸化することによ
り、例えば膜厚７ｎｍのゲート酸化膜６を形成する。こ
の後、ゲート酸化膜６上にリンをドープした例えば膜厚
７０ｎｍの多結晶シリコン膜８を形成する。
【００２４】次に、図７に示すようなコリメートスパッ
タ装置３０を用い、チタンをスパッタターゲットとし
た、窒素雰囲気中の反応性スパッタリング法により窒化
チタン１０を多結晶シリコン膜８上に３ｎｍ〜３０ｎｍ
形成する。この膜厚より薄い場合は膜として存在せず島
状になるためバリア性が得られない。また、厚い場合は
窒化チタンが高抵抗であるため、ゲート電極全体の比抵
抗上昇が無視できなくなる。特に、窒化チタン１０の膜
厚は１０ｎｍ程度とすることが望ましい。
タ装置３０を用い、チタンをスパッタターゲットとし
た、窒素雰囲気中の反応性スパッタリング法により窒化
チタン１０を多結晶シリコン膜８上に３ｎｍ〜３０ｎｍ
形成する。この膜厚より薄い場合は膜として存在せず島
状になるためバリア性が得られない。また、厚い場合は
窒化チタンが高抵抗であるため、ゲート電極全体の比抵
抗上昇が無視できなくなる。特に、窒化チタン１０の膜
厚は１０ｎｍ程度とすることが望ましい。
【００２５】また、窒化チタン１０を形成する時のシリ
コン基板２の温度を４００℃〜６００℃とする。４００
℃以上の温度にシリコン基板２を加熱して窒化チタンを
形成した場合は、図１０に示すように、安定した高密度
窒化チタンとなり、不純物に対するバリア性が高い。ま
た６００℃以下とするのは、これより高温では通常のス
パッタ装置での安定した動作が困難であるためであり、
上限温度は特にこれに限らず６００℃以上の値でもよ
い。
コン基板２の温度を４００℃〜６００℃とする。４００
℃以上の温度にシリコン基板２を加熱して窒化チタンを
形成した場合は、図１０に示すように、安定した高密度
窒化チタンとなり、不純物に対するバリア性が高い。ま
た６００℃以下とするのは、これより高温では通常のス
パッタ装置での安定した動作が困難であるためであり、
上限温度は特にこれに限らず６００℃以上の値でもよ
い。
【００２６】その他のスパッタ条件は、例えば以下のよ
うにする。
うにする。
【００２７】 ガス圧力 ３ｍＴｏｒｒ Ａｒ流量：Ｎ２流量 １:４ スパッタパワー ９ｋＷ コリメートスパッタ装置３０は、図７に示すようにチャ
ンバ３２の内部に半導体基板（シリコン基板２）を保持
する基板ホルダ３４を備え、基板ホルダ３４の上方に金
属ターゲット３６を有している。金属ターゲット３６は
バッキングプレート３８に固定してあり、バッキングプ
レート３８の上側にはマグネット４０が設置されてい
る。バッキングプレート３８はチャンバ３２に絶縁体４
２を介して取り付けてあり、バッキングプレート３８と
チャンバ３２間には電源４４による電圧が印加されてい
る。更に金属ターゲット３６と半導体基板の間には、多
数の孔が上下方向に設けられたコリメータ４６が設置し
てある。４８はガス導入口であり、５０は排気口であ
る。
ンバ３２の内部に半導体基板（シリコン基板２）を保持
する基板ホルダ３４を備え、基板ホルダ３４の上方に金
属ターゲット３６を有している。金属ターゲット３６は
バッキングプレート３８に固定してあり、バッキングプ
レート３８の上側にはマグネット４０が設置されてい
る。バッキングプレート３８はチャンバ３２に絶縁体４
２を介して取り付けてあり、バッキングプレート３８と
チャンバ３２間には電源４４による電圧が印加されてい
る。更に金属ターゲット３６と半導体基板の間には、多
数の孔が上下方向に設けられたコリメータ４６が設置し
てある。４８はガス導入口であり、５０は排気口であ
る。
【００２８】高基板温度を用いる上記スパッタ条件は、
シリコン基板を加熱無しでスパッタする場合と比べてＮ
２の流量比が高い。高窒素分圧を用いることにより、基
板表面にガスが吸着しにくい高温においても、Ｔｉを十
分窒化し、化学量論的な窒化チタンを形成することがで
きる。また、スパッタパワーは通常スパッタによるＴｉ
Ｎ形成の場合と比べて大きく、単位パワー当たりの成膜
速度が低いコリメートスパッタ装置３０においても、高
い成膜速度を得ることができる。
シリコン基板を加熱無しでスパッタする場合と比べてＮ
２の流量比が高い。高窒素分圧を用いることにより、基
板表面にガスが吸着しにくい高温においても、Ｔｉを十
分窒化し、化学量論的な窒化チタンを形成することがで
きる。また、スパッタパワーは通常スパッタによるＴｉ
Ｎ形成の場合と比べて大きく、単位パワー当たりの成膜
速度が低いコリメートスパッタ装置３０においても、高
い成膜速度を得ることができる。
【００２９】このように高基板温度を用いコリメートス
パッタ装置３０により窒化チタン１０を多結晶シリコン
８上に形成すると、図１０に示すように窒化チタン１０
の密度が大きいため、不純物の遮断性が高く、窒化チタ
ン１０に働く応力が小さい、すなわちゲート酸化膜に作
用する力が小さいのでゲート酸化膜６の耐圧の劣化を防
止することができる。
パッタ装置３０により窒化チタン１０を多結晶シリコン
８上に形成すると、図１０に示すように窒化チタン１０
の密度が大きいため、不純物の遮断性が高く、窒化チタ
ン１０に働く応力が小さい、すなわちゲート酸化膜に作
用する力が小さいのでゲート酸化膜６の耐圧の劣化を防
止することができる。
【００３０】次に、窒化チタン１０上に、チタンシリサ
イド合金をスパッタターゲットとしたスパッタ法によ
り、図４に示すように、例えば１００ｎｍのチタンシリ
サイド１２を形成する。チタンシリサイド１２の成膜条
件は、Ａｒ圧力 ７ｍＴｏｒｒ、スパッタパワー５ｋＷ
とした。
イド合金をスパッタターゲットとしたスパッタ法によ
り、図４に示すように、例えば１００ｎｍのチタンシリ
サイド１２を形成する。チタンシリサイド１２の成膜条
件は、Ａｒ圧力 ７ｍＴｏｒｒ、スパッタパワー５ｋＷ
とした。
【００３１】スパッタ成膜時のチタンシリサイド１２
は、アモルファスである。ここで、このアモルファスの
チタンシリサイドを、例えば８５０℃、１０秒のＲＴＡ
（rapid thermal annealing）により結晶化させ、抵抗
値を低下させる。この段階で結晶化を行うのは、ワード
線等の細線に加工した後では、アモルファスチタンシリ
サイドの結晶化が難しいからである。次に、図５に示す
ように、リソグラフィー、及び異方性ドライエッチング
により、チタンシリサイド１２／窒化チタン１０／多結
晶シリコン膜８をパタ−ンニングし、ゲート電極２０と
する。そして、図６に示すようにウエハ−全面にＣＶＤ
法によりシリコン酸化膜を形成し、異方性ドライエッチ
ングでこの酸化膜をエッチバックすることにより、ゲー
ト電極２０の側壁にサイドウオール２２を形成する。
は、アモルファスである。ここで、このアモルファスの
チタンシリサイドを、例えば８５０℃、１０秒のＲＴＡ
（rapid thermal annealing）により結晶化させ、抵抗
値を低下させる。この段階で結晶化を行うのは、ワード
線等の細線に加工した後では、アモルファスチタンシリ
サイドの結晶化が難しいからである。次に、図５に示す
ように、リソグラフィー、及び異方性ドライエッチング
により、チタンシリサイド１２／窒化チタン１０／多結
晶シリコン膜８をパタ−ンニングし、ゲート電極２０と
する。そして、図６に示すようにウエハ−全面にＣＶＤ
法によりシリコン酸化膜を形成し、異方性ドライエッチ
ングでこの酸化膜をエッチバックすることにより、ゲー
ト電極２０の側壁にサイドウオール２２を形成する。
【００３２】上述の工程により、窒化チタン成膜におけ
る応力の発生を小さくできるため、ゲート酸化膜耐圧が
高く、しかもバリア性の高い窒化チタンを形成できるた
め、ＤＲＡＭ製造工程における高温熱処理によっても層
抵抗が上昇しないチタンポリサイドのゲート電極を形成
することができる。
る応力の発生を小さくできるため、ゲート酸化膜耐圧が
高く、しかもバリア性の高い窒化チタンを形成できるた
め、ＤＲＡＭ製造工程における高温熱処理によっても層
抵抗が上昇しないチタンポリサイドのゲート電極を形成
することができる。
【００３３】尚、上記実施例では、窒化チタンをチタン
シリサイドと多結晶シリコンの間に形成することとした
が、本発明はバリア層を窒化チタンに限る必要はなく、
窒化タングステンや窒化タンタル等の金属ナイトライド
を用いてもよい。
シリサイドと多結晶シリコンの間に形成することとした
が、本発明はバリア層を窒化チタンに限る必要はなく、
窒化タングステンや窒化タンタル等の金属ナイトライド
を用いてもよい。
【００３４】
【発明の効果】本発明にかかる半導体装置の製造方法に
よれば、コリメ−トスパッタ法を用い金属ナイトライド
からなるバリア膜を多結晶シリコンと金属シリサイドと
の間に形成したため、成膜条件によらず低応力のバリア
層となり、安定した高ゲート酸化膜耐圧が得られ、バリ
ア膜に高い遮断性を持たせ高耐熱チタンポリサイドゲー
トとすることも可能となる。そしてこの金属ナイトライ
ドバリアを用いた低ダメージ、高耐熱のチタンポリサイ
ドをＤＲＡＭに適用することにより、ワード線抵抗を低
下させ、ＤＲＡＭのチップサイズを小さくすることがで
きる。
よれば、コリメ−トスパッタ法を用い金属ナイトライド
からなるバリア膜を多結晶シリコンと金属シリサイドと
の間に形成したため、成膜条件によらず低応力のバリア
層となり、安定した高ゲート酸化膜耐圧が得られ、バリ
ア膜に高い遮断性を持たせ高耐熱チタンポリサイドゲー
トとすることも可能となる。そしてこの金属ナイトライ
ドバリアを用いた低ダメージ、高耐熱のチタンポリサイ
ドをＤＲＡＭに適用することにより、ワード線抵抗を低
下させ、ＤＲＡＭのチップサイズを小さくすることがで
きる。
【図１】本発明にかかる半導体装置の製造方法の実施形
態を示した断面図である。
態を示した断面図である。
【図２】本発明にかかる半導体装置の製造方法の実施形
態を示した断面図である。
態を示した断面図である。
【図３】本発明にかかる半導体装置の製造方法の実施形
態を示した断面図である。
態を示した断面図である。
【図４】本発明にかかる半導体装置の製造方法の実施形
態を示した断面図である。
態を示した断面図である。
【図５】本発明にかかる半導体装置の製造方法の実施形
態を示した断面図である。
態を示した断面図である。
【図６】本発明にかかる半導体装置の製造方法の実施形
態を示した断面図である。
態を示した断面図である。
【図７】コリメートスパッタ装置の断面図である。
【図８】通常スパッタにおけるゲート酸化膜耐圧分布の
成膜温度依存性を示すグラフである。
成膜温度依存性を示すグラフである。
【図９】高温成膜におけるゲート酸化膜耐圧分布のスパ
ッタ法依存性を示すグラフである。
ッタ法依存性を示すグラフである。
【図１０】窒化チタンの相対密度と成膜温度の関係を示
す図である。
す図である。
２ シリコン基板 ４ 素子分離領域 ６ ゲート酸化膜 ８ 多結晶シリコン膜 １０ 窒化チタン １２ チタンシリサイド ２０ ゲート電極 ２２ サイドウオール ３０ コリメートスパッタ装置 ３２ チャンバ ３４ 基板ホルダ ３６ 金属ターゲット ３８ バッキングプレート ４０ マグネット ４２ 絶縁体 ４４ 電源 ４６ コリメータ ４８ ガス導入口 ５０ 排気口
Claims (14)
- 【請求項１】 ポリシリコン膜上に金属シリサイドを積
層した構造において、前記ポリシリコン膜と前記金属シ
リサイドとの間に金属ナイトライドからなるバリア層を
コリメートスパッタにより成膜したことを特徴とする半
導体装置の製造方法。 - 【請求項２】 ポリシリコン膜上に金属シリサイドを積
層した構造において、前記ポリシリコン膜と前記金属シ
リサイドとの間に金属ナイトライドからなるバリア層を
４００℃以上で、かつコリメートスパッタにより成膜し
たことを特徴とする半導体装置の製造方法。 - 【請求項３】 前記バリア層の形成を６００℃以下とし
たことを特徴とする請求項２に記載の半導体装置の製造
方法。 - 【請求項４】 前記金属ナイトライドを窒化チタンとし
たことを特徴とする請求項１〜３のいずれか１項に記載
の半導体装置の製造方法。 - 【請求項５】 前記金属ナイトライドを窒化タングステ
ンとしたことを特徴とする請求項１〜３のいずれか１項
に記載の半導体装置の製造方法。 - 【請求項６】 前記金属ナイトライドを窒化タンタルと
したことを特徴とする請求項１〜３のいずれか１項に記
載の半導体装置の製造方法。 - 【請求項７】 前記金属シリサイドはチタンシリサイド
であることを特徴とする請求項１〜６のいずれか１項に
記載の半導体装置の製造方法。 - 【請求項８】 前記チタンシリサイドを、チタンシリサ
イド合金をスパッタターゲットとしたスパッタ法により
形成したことを特徴とする請求項７に記載の半導体装置
の製造方法。 - 【請求項９】 前記窒化チタンは、チタンをスパッタタ
ーゲットとし、窒素を含む雰囲気下で形成したことを特
徴とする請求項４に記載の半導体装置の製造方法。 - 【請求項１０】 前記窒素を含む雰囲気は成分としてＡ
ｒガスとＮ２ガスとを含み、該Ａｒガスと該Ｎ２ガスと
の流量比率が１：４であることを特徴とした請求項９に
記載の半導体装置の製造方法。 - 【請求項１１】 シリコン基板上にゲート酸化膜を形成
する工程と、該ゲート酸化膜上に多結晶シリコン膜を積
層する工程と、前記多結晶シリコン膜に窒化チタン膜を
４００℃〜６００℃の温度で、コリメートスパッタ法に
より成膜する工程と、前記窒化チタン膜に金属シリサイ
ドを積層する工程と、からなることを特徴とする半導体
装置の製造方法。 - 【請求項１２】 前記金属シリサイドとポリシリコンの
積層膜のパターニングを行なう工程と、前記チタンシリ
サイドをアニールする工程とを含み、前記金属シリサイ
ドとポリシリコンの積層膜のパターニングに先立ち、前
記チタンシリサイドのアニールを行なうことを特徴とす
る請求項８に記載の半導体装置の製造方法。 - 【請求項１３】 前記半導体装置をＤＲＡＭに適用した
ことを特徴とする請求項１〜１２のいずれか１項に記載
の半導体装置の製造方法。 - 【請求項１４】 ポリサイドゲート構造を有するＭＯＳ
トランジスタのバリアメタルの形成であることを特徴と
する請求項１〜１３のいずれか１項に記載の半導体装置
の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11119094A JP2000311871A (ja) | 1999-04-27 | 1999-04-27 | 半導体装置の製造方法 |
| US09/553,169 US6281052B1 (en) | 1999-04-27 | 2000-04-20 | Method of manufacturing semiconductor device |
| KR1020000022078A KR20010014828A (ko) | 1999-04-27 | 2000-04-26 | 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11119094A JP2000311871A (ja) | 1999-04-27 | 1999-04-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000311871A true JP2000311871A (ja) | 2000-11-07 |
Family
ID=14752762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11119094A Pending JP2000311871A (ja) | 1999-04-27 | 1999-04-27 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6281052B1 (ja) |
| JP (1) | JP2000311871A (ja) |
| KR (1) | KR20010014828A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6337274B1 (en) * | 1999-12-06 | 2002-01-08 | Micron Technology, Inc. | Methods of forming buried bit line memory circuitry |
| KR100460200B1 (ko) * | 2002-08-22 | 2004-12-08 | 동부전자 주식회사 | 반도체 소자 및 그 제조 방법 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6627525B2 (en) * | 2001-01-31 | 2003-09-30 | United Microelectronics Corp. | Method for preventing polycide gate spiking |
| JP2002208695A (ja) * | 2001-01-11 | 2002-07-26 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6461880B1 (en) * | 2001-06-28 | 2002-10-08 | Advanced Micro Devices, Inc. | Method for monitoring silicide failures |
| KR100753132B1 (ko) * | 2001-06-30 | 2007-08-30 | 주식회사 하이닉스반도체 | 듀얼 다마신 공정을 이용한 금속배선 형성 방법 |
| KR100466962B1 (ko) * | 2001-12-27 | 2005-01-24 | 엘지.필립스 엘시디 주식회사 | 폴리실리콘 박막트랜지스터의 제조방법 |
| US6537909B1 (en) * | 2002-01-03 | 2003-03-25 | United Microelectronics Corp. | Method of preventing silicide spiking |
| US20050148120A1 (en) * | 2003-12-29 | 2005-07-07 | Winbond Electronics Corporation | Polycide gate stucture and manufacturing method thereof |
| US9070784B2 (en) * | 2011-07-22 | 2015-06-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal gate structure of a CMOS semiconductor device and method of forming the same |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2995838B2 (ja) * | 1990-01-11 | 1999-12-27 | セイコーエプソン株式会社 | Ｍｉｓ型半導体装置及びその製造方法 |
| JP3045946B2 (ja) * | 1994-05-09 | 2000-05-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 半導体デバイスの製造方法 |
| JPH0936228A (ja) | 1995-07-21 | 1997-02-07 | Sony Corp | 配線形成方法 |
| JP3683336B2 (ja) | 1996-04-08 | 2005-08-17 | 沖電気工業株式会社 | 積層構造の形成方法 |
| JP3028114B2 (ja) | 1997-04-17 | 2000-04-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH11186194A (ja) * | 1997-12-19 | 1999-07-09 | Nec Corp | 半導体装置の製造方法 |
| US5998847A (en) * | 1998-08-11 | 1999-12-07 | International Business Machines Corporation | Low voltage active body semiconductor device |
-
1999
- 1999-04-27 JP JP11119094A patent/JP2000311871A/ja active Pending
-
2000
- 2000-04-20 US US09/553,169 patent/US6281052B1/en not_active Expired - Fee Related
- 2000-04-26 KR KR1020000022078A patent/KR20010014828A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6337274B1 (en) * | 1999-12-06 | 2002-01-08 | Micron Technology, Inc. | Methods of forming buried bit line memory circuitry |
| US6368962B2 (en) | 1999-12-06 | 2002-04-09 | Micron Technology, Inc. | Semiconductor processing method of forming a conductive line, and buried bit line memory circuitry |
| KR100460200B1 (ko) * | 2002-08-22 | 2004-12-08 | 동부전자 주식회사 | 반도체 소자 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010014828A (ko) | 2001-02-26 |
| US6281052B1 (en) | 2001-08-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011225 |