KR100753132B1 - 듀얼 다마신 공정을 이용한 금속배선 형성 방법 - Google Patents
듀얼 다마신 공정을 이용한 금속배선 형성 방법 Download PDFInfo
- Publication number
- KR100753132B1 KR100753132B1 KR1020010038838A KR20010038838A KR100753132B1 KR 100753132 B1 KR100753132 B1 KR 100753132B1 KR 1020010038838 A KR1020010038838 A KR 1020010038838A KR 20010038838 A KR20010038838 A KR 20010038838A KR 100753132 B1 KR100753132 B1 KR 100753132B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- forming
- tin
- dual damascene
- metal wiring
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 71
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 35
- 239000002184 metal Substances 0.000 title claims abstract description 35
- 230000009977 dual effect Effects 0.000 title claims abstract description 19
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims abstract description 9
- 238000004544 sputter deposition Methods 0.000 claims abstract description 9
- 238000000151 deposition Methods 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims abstract description 5
- 238000005498 polishing Methods 0.000 claims abstract description 5
- 238000000137 annealing Methods 0.000 claims description 6
- 230000001681 protective effect Effects 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 2
- 238000007517 polishing process Methods 0.000 claims 1
- 239000012790 adhesive layer Substances 0.000 abstract description 18
- 239000004065 semiconductor Substances 0.000 abstract description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 229910010039 TiAl3 Inorganic materials 0.000 description 7
- 239000000463 material Substances 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 239000010410 layer Substances 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000006748 scratching Methods 0.000 description 2
- 230000002393 scratching effect Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910000765 intermetallic Inorganic materials 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 콜리메이드 스퍼터링에 의해 접착층을 얇게 형성함으로써 소자의 신뢰성을 향상시킬 수 있는 듀얼 다마신 공정을 이용한 금속배선 형성 방법에 관한 것이다. 이를 위해 본 발명은, 기판 상에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 다마신 구조를 형성하는 단계; 상기 다마신 구조 상에 콜리메이트 스퍼터링에 의한 TiN막과 이온 금속 플라즈마에 의한 Ti막을 차례로 증착하는 단계; 상기 Ti막 상에 Al막을 형성하는 단계; 및 상기 Al막, 상기 Ti막 및 상기 TiN막을 화학 기계적 연마하여 상기 다마신 구조에 매립시키는 단계를 포함하여 이루어짐을 특징으로 하는 듀얼 다마신 공정에 의한 금속배선 형성 방법을 제공한다.
접착층, CMP, 긁힘, 듀얼 다마신, EM, SM.
Description
도 1의 종래기술에 따른 확산에 의한 TiAl3의 형성을 도시한 TEM 사진,
도 2는 미세구조가 주상정(Columnar)으로 PVD-TiN을 도시한 TEM 사진,
도 3은 비정질 형태의 미세구조를 갖는 MOCVD-TiN을 도시한 TEM 사진,
도 4a 내지 도 4e는 종래기술에 따른 금속배선 형성 공정을 도시한 단면도,
도 5a 내지 도 5e는 본 발명에 따른 금속배선 형성 공정을 도시한 단면도.
*도면의 주요 부분에 대한 부호의 설명
20 : 기판
21, 25 : 절연막
23, 27 : 접착층
24, 28 : Al막
29 : 보호막
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 듀얼 다마신 공정에 의한 금속배선 형성 방법에 관한 것이다.
일반적으로 반도체 소자 제조시 소자와 소자간 또는 배선과 배선간을 전기적으로 연결시키기 위해 금속배선을 사용하고 있다.
이러한 금속배선 재료로는 알루미늄(Al) 또는 텅스텐(W)이 널리 사용되고 있다. 한편, 반도체 소자의 초고집적화에 따라 비저항은 낮고 일렉트로마이그레이션(electromigration; 이하 EM이라 함) 및 스트레스마이그레이션(stressmigration; 이하 SM이라 함) 등의 신뢰성이 우수한 물질의 이용이 필요하게 되었으며, 이에 부합할 수 있는 가장 적합한 재료로 구리가 최근에 관심의 대상이 되고 있지만, 아직 상용화 단계에 이르기에는 많은 문제점들이 제기되고 있다.
즉, 구리는 녹는점이 1080℃로서 비교적 높을 뿐만 아니라(알루미늄: 660℃, 텅스텐: 3400℃), 비저항은 1.7μΩ㎝로서 알루미늄(2.7μΩ㎝), 텅스텐(5.6μΩ㎝)보다 매우 낮지만, 구리 배선은 식각이 어렵고, 부식이 확산되는 문제를 지니고 있다.
한편, 금속배선의 문제점 해결을 위한 공정 상의 진보로 인해 싱글 다마신 공정(Single damascene process) 또는 듀얼 다마신 공정(Dual Damascene process)을 적용하였는 바, 특히 듀얼 다마신 공정(Dual Damascence)을 주로 적용하고 있다.
여기서, 다마신 공정이라 함은 절연막(Dielectric layer)을 사진 공정 및 식각 공정을 실시하여 트렌치(Trench)를 형성하고, 이 트렌치에 텅스텐(W), 알루미늄(Al), 구리(Cu) 등의 도전 물질을 채워 넣고 필요한 배선 이외의 도전 물질은 에치백(Etchback)이나 화학적기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 등의 기술을 이용하여 제거하므로써 처음에 형성한 트렌치 모양으로 배선을 형성하는 기술이다.
상기한 다마신 공정은, 특히 듀얼 다마신 공정은 주로 DRAM 등의 비트 라인(bit line) 또는 워드라인(Wordline), 금속배선 형성에 이용되며, 특히 다층 금속배선에서 상층 금속배선과 하층 금속배선을 접속시키기 위한 비아홀을 동시에 형성할 수 있을뿐만 아니라, 금속배선에 의해 발생하는 단차를 제거할 수 있으므로 후속 공정을 용이하게 하는 장점이 있다.
예컨대, 0.10㎛ 소자에서의 공정 마진 확보를 위해 Al 반응성 이온 식각(Reactive Ion Etching; 이하 RIE라 함) 대신에 Al CMP 공정을 이용한 듀얼 다마신 공정의 셋업(Set-up)과 신뢰성을 검증하는데 있어서, EM 테스트를 실시해본 결과 Al RIE의 경우 최근 소자의 스케일이 미세화됨에 따라 다층금속배선 (Multi Level Metallization; 이하 MLM이라 함)애서 4G 비트급 메모리의 M1 선폭dl 0.24㎛까지 감소함에 따라 사진식각 공정의 포토레지스트 패턴의 마진니 부족하게 되어 사실상 한계에 직면하고 있다. 따라서, 차세대 공정으로 사진식각 공정이 유리한 산화막 계열을 먼저 정의(Define)하고 AL을 채운 후 AL CMP를 이용하여 금속배선을 완성하는 듀얼 다마신 공정을 고려하게 되었다.
듀얼 다마신 공정의 경우 CMP 공정의 안정화가 사실상 공정의 성패를 좌우하며, 식각 공정과 세정 공정 그리고 CMP 공정을 이용하여 종래의 RIE 공정보다 전기 저항 측면에서 우수한 공정 개발을 위한 연구가 지속되고 있다. 그러나, 신뢰성 측면에서는 종래의 Al RIE와 W 플러그를 이용한 공정보다 상당히 취약한 특성을 보이고 있다.
또한, 듀얼 다마신 공정에서는 Al 접착층(Glue layer)으로써 IMP(Ionized Metal Plasma)-Ti 300A와 MOCVD(Metal Organic Chemical Vapor Deposition)-TiN 40A를 이용하고 있는 바, 이들은 적층된 금속 접착층 구조(Metal glue layer stack)에서 Al의 (111) 방향이 가장 잘 발달되는 것으로 알려져 있다.
Al의 경우 (111) 방향으로 결정 성장이 발달할 수록 EM 특성이 향상되기 대문에 Al 공정에서 가장 중요하게 고려하는 사항이다. 하지만, 매우 얇은 CVD-TiN으로 인하여 특히 공정의 맨 마지막 단계인 어닐링(Annealing) 단계에서 리프레쉬 특성 향상을 위하여 400℃에서 450℃로 상향 조정하게 되면, 듀얼 다마신 공정의 경우에는 접착층으로 이용되는 IMP-T1300A/MOCVD-TiN40A의 적층 구조에서 IMP-Ti가 배리어로 이용된 CVD-TiN을 관통하여 Al과 반응하게 되는 바, 도 1의 TEM 사진에 도시된 바와 같이 상당량의 비정상적이고 불균일하며 전도성이 떨어지는 TiAl3 라는 금속간 화합물(Intermetallic compound)를 만들어 내게 된다. 즉, 400 ℃ 어닐의 경우 이러한 현상이 심하지 않아 Al RIE보다 우수한 EM 특성을 보이지만 450℃의 경우 상당히 취약한 EM 특성을 보인다.
반면에, RIE의 경우 Al의 적층형 금속 접착층 구조로 PVD(Physical Vapor Deposition)-Ti/PVD-TIN을 이용하여 450℃로 어닐시킬 경우 역시 PVD-Ti가 PVD-TiN을 관통하여 상당량의 TiAl3를 형성하지만, 듀얼 다마신에서 처럼 MOCVD-TiN을 이용한 경우와는 달리 균일한 TiAl3를 형성한다. 그 이유는 PVD-TiN의 경우 도 2의 TEM 사진에 도시된 바와 같이 미세구조가 주상정(Columnar)으로 자라서 상대적으로 입계 사이로 Ti 원자가 원활하게 확산을 하게 되어 균일한 TiAl3를 형성하지만, MOCVD-TiN의 경우 도 3의 TEM 사진에 도시된 바와 같이, 비정질 형태의 미세구조를 가지고 있어서 Ti 원자의 확산을 방지하는 역할을 하게 됨에 따라 불균일한 TiAl3가 형성된다. 이 경우, 불균일하고 전도성이 낮은 TiAl3가 형성된 지점에서 EM 테스트시 국부 가열(Local heating) 현상을 야기시켜 결함에 의해 신뢰성을 취약하게 만들며, 이러한 해결 방안으로서 MOCVD-TiN의 두께를 높이는 것도 고려할 수 있으나, 이럴 경우 Al의 (111) 방향이 흐트러지며, CVD-TiN의 낮은 증착 속도로 인하여 쓰루-풋(Through-put)이 감소하게 되므로 두게 증가의 방법은 사실상 어려운 것이 사실이다.
도 4a 내지 도 4e는 종래기술에 따른 듀얼 다마신 공정에 의한 금속배선 형성 공정을 도시한 단면도로서, 이하 첨부한 도면을 참조하여 종래의 금속배선 공정을 자세히 살펴 본다.
먼저 도 4a에 도시된 바와 같이, 소정 공정이 완료된 기판(10) 상에 산화막(11)을 5000Å 정도로 두텁게 증착한 다음, 산화막(11)을 선택적으로 식각하여 제1 금속배선 콘택을 위한 트렌치(12)를 형성한 후, 트렌치(12) 내부를 포함한 전체 구조 표면을 따라 접착층(13)을 형성한다.
여기서, 접착층(13)은 300Å 정도 두께의 IMP-Ti/40Å 정도 두께의 MOCVD-TiN을 차례로 형성한다.
다음으로 도 4b에 도시된 바와 같이, 전체 구조 상부에 CVD Al/PVD Al막(14)을 차례로 형성한다.
다음으로 도 4c에 도시된 바와 같이, 산화막(11)이 노출될 때가지 CMP 공정을 실시한다. 그러나, Al CMP의 경우 CMP 도중 남아 있는 접착층(13)이 CMP 슬러리(Slurry)에 대한 선택비가 없기 때문에 제거가 매우 힘든 상황이므로, 두꺼운 접착층(13) 제거를 위해 각각의 Al 배선의 격리(Isolation)시 과연마(Over CMP)를 진행하게 되면, 'A'와 같이 Al(14)의 디싱(Dishing) 또는 긁힘(Scratch) 등의 문제점이 발생하게 된다.
다음으로 도 4d에 도시된 바와 같이, 전체 구조 상부에 층간절연막(15)을 형성한 다음, 층간절연막(15)을 선택적으로 식각하여 제2 금속배선 형성을 위한 비아홀(16) 및 트렌치를 형성한다.
다음으로 도 4e에 도시된 바와 같이, 결과물 표면을 따라 300Å 정도 두께의 IMP-Ti/40Å 정도 두께의 MOCVD-TiN을 차례로 형성하여 접착층(17)을 형성한 후, 비아홀 (16) 내부에 콘택되는 CVD Al/PVD Al막(18)을 형성한다. 이어서, 층간절연막(15)이 노출될 때가지 CMP 공정을 실시하는 바, 전술한 바와 같이 'A'가 발생하게 되며, 다시 그 상부에 보호막(19)을 형성한다.
이어서, 리프레쉬 특성 향상을 위해 450℃ 정도의 온도 하에서 어닐 공정을 실시하게 된다. 그러나, 전술한 바와 같이 EM 특성이 매우 취약하게 되는 문제점이 발생하게 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위한 것으로서, 콜리메이트 스퍼터링에 의해 얇은 접착층을 형성함으로써, EM 특성을 향상시킬 수 있으며 쓰루-풋을 향상시킬 수 있는 듀얼 다마신 공정에 의한 금속배선 형성 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명은, 기판 상에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 다마신 구조를 형성하는 단계; 상기 다마신 구조 상에 콜리메이트 스퍼터링에 의한 TiN막과 이온 금속 플라즈마에 의한 Ti막을 차례로 증착하는 단계; 상기 Ti막 상에 Al막을 형성하는 단계; 및 상기 Al막, 상기 Ti막 및 상기 TiN막을 화학 기계적 연마하여 상기 다마신 구조에 매립시키는 단계를 포함하여 이루어짐을 특징으로 하는 듀얼 다마신 공정에 의한 금속배선 형성 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 5a 내지 도 5e는 본 발명의 일실시예에 따른 금속배선의 형성 공정을 도시한 단면도이다.
먼저 도 5a에 도시된 바와 같이, 소정 공정이 완료된 기판(20) 상에 산화막 등의 절연막(21)을 5000Å ∼ 6000Å 정도로 두텁게 증착한 다음, 절연막(21)을 선택적으로 식각하여 제1 금속배선 콘택을 위한 트렌치(22)를 형성한 후, 트렌치(22) 내부를 포함한 전체 구조 표면을 따라 접착층(23)을 형성한다.
여기서, 접착층(23)은 50Å ∼ 150Å정도 두께의 IMP-Ti/100Å ∼ 200Å정도 두께의 Collimate-TiN을 차례로 형성한다.
여기서, IMP-Ti의 두께를 감소시켜서 전체적으로 연마 타겟을 절감할 수 있는 효과가 발생하여 비용을 절감할 수 있으며, MOCVD-TiN의 낮은 증착 속도를 상대적으로 증착속도가 빠른 Collimate-TiN으로 대체하면서 쓰루-풋을 증가시킬 수 있다. 아울러, Collimate-TiN 챔버의 경우 현재 각각의 공정에 널리 이용되고 있기 때문에 신규 장비에 대한 투자가 필요없게 된다.
한편, Collimate는 콜리메이트 스퍼터링법(Collimate sputtering)을 나타내는 것으로, 직진입사 성분 만을 퇴적하기 위한 방법으로서 수직 입사하는 성분만을 많게 하는 스퍼터링법의 일종이다.
다음으로 도 5b에 도시된 바와 같이, 전체 구조 상부에 CVD Al/PVD Al막(24)을 차례로 형성하는 바, CVD Al의 경우 200Å ∼ 400Å의 두께가 되도록 하며, PVD Al의 경우 7600Å ∼ 7800Å의 두께가 되도록 한다.
다음으로 도 5c에 도시된 바와 같이, 절연막(21)이 노출될 때가지 CMP 공정 을 실시한다. 이 때, 접착층(23)의 두께가 종래에 비해 감소함에 따라 CMP 공정의 부담을 줄일 수 있어 디싱 및 긁힘 등의 문제점을 감소시킬 수 있다.
다음으로 도 5d에 도시된 바와 같이, 전체 구조 상부에 절연막(25)을 형성한 다음, 절연막(25)을 선택적으로 식각하여 제2 금속배선 형성을 위한 비아홀(26) 및 트렌치를 형성하는 이른바, 다마신 구조를 형성한다.
다음으로 도 5e에 도시된 바와 같이, 결과물 표면을 따라 50Å ∼ 150Å정도 두께의 IMP-Ti/100Å ∼ 200Å정도 두께의 Collimate-TiN을 차례로 형성하여 접착층(27)을 형성한 후, 비아홀 (26) 내부에 콘택되는 CVD Al/PVD Al막(28)을 형성한다. 이어서, 절연막(25)이 노출될 때가지 CMP 공정을 실시하며, 다시 그 상부에 보호막(29)을 형성한다.
이어서, 리프레쉬 특성 향상을 위해 430℃ ∼ 460℃ 정도의 온도 하에서 어닐 공정을 실시하게 된다.
상기한 바와 같이 이루어지는 본 발명의 금속배선 형성 방법은, 접착층을 콜리메이트 스퍼터링을 통해 종래에 비해 얇게 증착함으로써, EM 특성을 향상시킬 수 있으며, 빠른 증착 속도에 의한 쓰루-풋 향상과 CMP 타겟의 감소에 따른 원가절감을 동시에 이룰 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은, 콜리메이트 스퍼터링에 의해 접착층을 얇게 형성함으로써 CMP 공정에 대한 공정 마진을 확보함과 동시에 EM에 의한 소자의 특성 열화를 방지할 수 있도록 함으로써, 원가 절감과 소자의 신뢰성 향상을 동시에 이룰 수 있는 탁월한 효과를 기대할 수 있다.
Claims (4)
- 금속배선의 형성 방법에 있어서,기판 상에 절연막을 형성하는 단계;상기 절연막을 선택적으로 식각하여 다마신 구조를 형성하는 단계;상기 다마신 구조 상에 콜리메이트 스퍼터링에 의한 TiN막과 이온 금속 플라즈마에 의한 Ti막을 차례로 증착하는 단계;상기 Ti막 상에 Al막을 형성하는 단계; 및상기 Al막, 상기 Ti막 및 상기 TiN막을 화학 기계적 연마하여 상기 다마신 구조에 매립시키는 단계를 포함하여 이루어짐을 특징으로 하는 듀얼 다마신 공정에 의한 금속배선 형성 방법.
- 제 1 항에 있어서,상기 TiN막은 100Å 내지 200Å의 두께인 것을 특징으로 하는 듀얼 다마신 공정에 의한 금속배선 형성 방법.
- 제 1 항에 있어서,상기 Ti막은 50Å 내지 150Å의 두께인 것을 특징으로 하는 듀얼 다마신 공정에 의한 금속배선 형성 방법.
- 제 1 항에 있어서,상기 화학 기계적 연마 공정 후, 보호막 형성 및 430℃ 내지 460℃의 온도 하에서 어닐하는 공정을 더 포함하는 것을 특징으로 하는 듀얼 다마신 공정에 의한 금속배선 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010038838A KR100753132B1 (ko) | 2001-06-30 | 2001-06-30 | 듀얼 다마신 공정을 이용한 금속배선 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010038838A KR100753132B1 (ko) | 2001-06-30 | 2001-06-30 | 듀얼 다마신 공정을 이용한 금속배선 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030002098A KR20030002098A (ko) | 2003-01-08 |
| KR100753132B1 true KR100753132B1 (ko) | 2007-08-30 |
Family
ID=27712732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010038838A KR100753132B1 (ko) | 2001-06-30 | 2001-06-30 | 듀얼 다마신 공정을 이용한 금속배선 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100753132B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100221348B1 (ko) * | 1995-02-03 | 1999-09-15 | 가네꼬 히사시 | 콜리메이트 스퍼터링 방법과 이를 위한 장치 |
| KR20000056852A (ko) * | 1999-02-26 | 2000-09-15 | 로버트 에이치. 씨. 챠오 | 집적회로 내의 금속 상호연결 구조의 제조 방법 |
| KR20010014828A (ko) * | 1999-04-27 | 2001-02-26 | 가네꼬 히사시 | 반도체 장치의 제조 방법 |
-
2001
- 2001-06-30 KR KR1020010038838A patent/KR100753132B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100221348B1 (ko) * | 1995-02-03 | 1999-09-15 | 가네꼬 히사시 | 콜리메이트 스퍼터링 방법과 이를 위한 장치 |
| KR20000056852A (ko) * | 1999-02-26 | 2000-09-15 | 로버트 에이치. 씨. 챠오 | 집적회로 내의 금속 상호연결 구조의 제조 방법 |
| KR20010014828A (ko) * | 1999-04-27 | 2001-02-26 | 가네꼬 히사시 | 반도체 장치의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030002098A (ko) | 2003-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0134120B1 (ko) | 반도체 디바이스 | |
| US5918149A (en) | Deposition of a conductor in a via hole or trench | |
| US7399700B2 (en) | Dual damascene interconnection with metal-insulator-metal capacitor and method of fabricating | |
| KR20010109281A (ko) | 마이크로일렉트로닉 구조 | |
| US6468898B1 (en) | Method of manufacturing semiconductor device | |
| KR100459733B1 (ko) | 이중 캡핑막을 갖는 반도체 소자의 배선 및 그 형성 방법 | |
| KR20050015190A (ko) | 보이드 발생이 방지되는 금속배선구조 및 금속배선방법 | |
| US6075293A (en) | Semiconductor device having a multi-layer metal interconnect structure | |
| US6362526B1 (en) | Alloy barrier layers for semiconductors | |
| EP1330842B1 (en) | Low temperature hillock suppression method in integrated circuit interconnects | |
| US6849541B1 (en) | Method of fabricating a dual damascene copper wire | |
| US6638849B2 (en) | Method for manufacturing semiconductor devices having copper interconnect and low-K dielectric layer | |
| US8338951B2 (en) | Metal line of semiconductor device having a diffusion barrier with an amorphous TaBN layer and method for forming the same | |
| KR20050070523A (ko) | 반도체 소자의 금속배선 형성방법 | |
| US20090191706A1 (en) | Method for fabricating a semiconductor device | |
| US6200890B1 (en) | Method of fabricating copper damascene | |
| KR100924556B1 (ko) | 반도체 소자의 금속배선 및 그 형성방법 | |
| US20020127849A1 (en) | Method of manufacturing dual damascene structure | |
| KR100753132B1 (ko) | 듀얼 다마신 공정을 이용한 금속배선 형성 방법 | |
| US20090001579A1 (en) | Multi-layered metal line having an improved diffusion barrier of a semiconductor device and method for forming the same | |
| US20010048162A1 (en) | Semiconductor device having a structure of a multilayer interconnection unit and manufacturing method thereof | |
| US6841471B2 (en) | Fabrication method of semiconductor device | |
| KR100408182B1 (ko) | 구리 배선용 장벽층 형성 방법 | |
| KR100834283B1 (ko) | 금속 배선 형성 방법 | |
| US6388330B1 (en) | Low dielectric constant etch stop layers in integrated circuit interconnects |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100726 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |