KR100459733B1 - 이중 캡핑막을 갖는 반도체 소자의 배선 및 그 형성 방법 - Google Patents
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- KR100459733B1 KR100459733B1 KR10-2002-0087245A KR20020087245A KR100459733B1 KR 100459733 B1 KR100459733 B1 KR 100459733B1 KR 20020087245 A KR20020087245 A KR 20020087245A KR 100459733 B1 KR100459733 B1 KR 100459733B1
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- 238000000034 method Methods 0.000 title claims abstract description 32
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims abstract description 32
- 229910010271 silicon carbide Inorganic materials 0.000 claims abstract description 32
- 239000010949 copper Substances 0.000 claims abstract description 30
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 28
- 229910052802 copper Inorganic materials 0.000 claims abstract description 28
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 27
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 27
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 238000005530 etching Methods 0.000 claims abstract description 13
- 239000010410 layer Substances 0.000 claims description 43
- 229910052751 metal Inorganic materials 0.000 claims description 41
- 239000002184 metal Substances 0.000 claims description 41
- 239000011229 interlayer Substances 0.000 claims description 36
- 230000004888 barrier function Effects 0.000 claims description 15
- 238000007747 plating Methods 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 7
- 238000004544 sputter deposition Methods 0.000 claims description 6
- 238000009832 plasma treatment Methods 0.000 claims description 5
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 4
- 230000009467 reduction Effects 0.000 claims description 4
- 239000010936 titanium Substances 0.000 claims description 4
- 229910052739 hydrogen Inorganic materials 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 229910052715 tantalum Inorganic materials 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical group [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 2
- 239000001257 hydrogen Substances 0.000 claims description 2
- 238000011065 in-situ storage Methods 0.000 claims description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 2
- 238000005121 nitriding Methods 0.000 claims 2
- 230000001629 suppression Effects 0.000 abstract description 8
- 230000008901 benefit Effects 0.000 abstract description 4
- 238000005498 polishing Methods 0.000 abstract description 3
- 239000000126 substance Substances 0.000 abstract description 3
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- QPLDLSVMHZLSFG-UHFFFAOYSA-N Copper oxide Chemical compound [Cu]=O QPLDLSVMHZLSFG-UHFFFAOYSA-N 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 239000005751 Copper oxide Substances 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 229910000431 copper oxide Inorganic materials 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- 230000003405 preventing effect Effects 0.000 description 3
- 239000004332 silver Substances 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000001186 cumulative effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 229910052749 magnesium Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 230000008646 thermal stress Effects 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910004200 TaSiN Inorganic materials 0.000 description 1
- 229910008482 TiSiN Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910008807 WSiN Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Abstract
이중 캡핑막을 갖는 반도체 소자의 배선 및 그 형성 방법을 개시한다. 본 발명에 따른 반도체 소자의 배선은, 구리 다마신 배선으로서 CMP(Chemical Mechanical Polishing)된 구리 위에 실리콘 나이트라이드/실리콘 카바이드의 이중막이 캡핑막으로서 형성된 것이다. 본 발명에 따르면, 실리콘 카바이드의 장점인 높은 식각 선택비와 낮은 유전율을 유지하면서 실리콘 나이트라이드의 장점인 양호한 누설 억제 특성을 동시에 확보할 수 있다.
Description
본 발명은 반도체 소자 내의 도선 및/또는 비아와 같은 배선 및 그 형성 방법에 관한 것으로, 보다 상세하게는 저유전막 안에 형성되고 캡핑막으로 피복된 단일 혹은 이중 다마신 배선 및 그 형성 방법에 관한 것이다.
반도체 소자의 속도를 향상시키기 위해서 게이트 산화막의 두께를 줄이고 게이트 길이를 감소시킬 것이 요구되고 있다. 그러나, 배선의 저항과 층간절연막의 커패시턴스에 의해 야기되는 RC 지연은 향상시키려는 소자의 속도에 부정적인 영향을 미친다. 따라서, 저항이 작은 배선과 유전율이 작은 층간절연막을 사용하여 RC 지연을 감소시키기 위한 노력이 지속되고 있다.
종래에는 배선 재료로써 알루미늄(Al)을 많이 사용하였으나, 알루미늄에 비해 우수한 특성을 가진 구리(Cu)가 점차 집적 회로에 유용한 배선 재료로 여겨지고 있다. 예컨대, 구리의 비저항은 알루미늄의 1/2 수준이어서 작은 폭으로 형성하여도 신호전달 속도를 증가시킬 수 있다. 그리고, 전기 이동(electromigration)에 대한 저항이 커서 반도체 소자의 신뢰성을 향상시킬 수 있다. 뿐만 아니라, 구리는 소비전력이 작고 알루미늄에 비하여 저렴하다.
그런데 구리는 식각하기 어려운 물질이라서, 원하는 배선 모양으로 패터닝하기가 어렵다. 따라서, 층간절연막으로 배선 모양의 홈을 미리 형성한 다음에, 홈 안을 구리로 채우고 나서 CMP(Chemical Mechanical Polishing) 등으로 층간절연막과 동일한 평면이 되게 평탄화시키는 다마신 기법이 사용된다. 특히 비아 트렌치와 그 상부에 중첩되는 도선 트렌치를 형성한 다음, 한번의 구리 증착으로 두 트렌치를 모두 채우고 나서 평탄화시키는 이중 다마신(dual damascene) 기법이 널리 이용되고 있다. 이것과 비교하여, 당업계에서 통상의 지식을 가진 자에게 잘 알려져 있듯이, 다마신 기법에 의하되 비아와 도선을 각각 형성하는 경우에 그 각각의 공정을 단일 다마신(single damascene)이라고 한다.
도 1은 종래기술에 의해 단일 다마신 배선이 형성된 상태를 도시한 것이다. 도 1을 참조하면, 층간절연막(1) 안에 형성된 홈(3) 안을 채우며 배리어 메탈막(barrier metal layer)(5)으로 둘러싸인 다마신 배선(7)이 형성되어 있고, 층간절연막(1)과 다마신 배선(7) 위에는 캡핑막(capping layer)(9)이 도포되어 있다. 다마신 공정에서 구리 CMP 후 다마신 배선(7) 위에 증착하는 캡핑막(9)은 구리에 대한 확산 방지 특성이 우수하여야 하며 다마신 배선(7) 위에 형성될 다른 층간절연막 물질에 대하여 식각 선택비가 우수해야 한다. 최근에 저유전 물질(유전율이 보통 2 ~ 4)이 층간절연막으로 사용되면서 기존의 캡핑막으로 널리 이용되던 실리콘 나이트라이드는 저유전막에 대한 식각 선택비가 불량하고 유전율이 상대적으로 높아(6 ~ 8) 이에 대한 대체 물질의 개발이 요구되었다. 이러한 대체 물질로서 실리콘 카바이드는 저유전막에 대하여 식각 선택비가 우수하며 유전율이 4 ~ 5로 실리콘 나이트라이드에 비하여 낮으므로 CMP 후 캡핑막으로서 매우 적합한 특성을 가지고 있다. 그러나 실리콘 카바이드를 캡핑막으로 사용할 경우 CMP 계면과 실리콘 카바이드 사이의 계면을 통한 누설(leakage) 억제 특성이 실리콘 나이트라이드에 비하여 불량한 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 전술한 종래기술의 문제점 및 단점을 고려하여 캡핑막을 개선함으로써 식각 선택비가 확보되고 누설 억제 특성이 향상된 반도체 소자의 배선을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기와 같은 반도체 소자의 배선 형성 방법을 제공하는 것이다.
도 1은 종래기술에 따라 단일 다마신 배선이 형성된 상태를 도시한 것이다.
도 2 내지 도 5는 본 발명의 일 실시예에 따른 배선 및 그 형성 방법을 설명하기 위한 도면들이다.
도 6은 본 발명의 다른 실시예에 따른 배선 및 그 형성 방법을 설명하기 위한 도면이다.
도 7은 종래기술과 본 발명에 따른 배선의 BTS(bias thermal stress) 특성을 실험한 그래프이다.
도 8은 종래기술과 본 발명에 따른 배선의 전기 이동(electromigration)에 대한 저항을 실험한 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
100...기판 105...층간절연막
140...홈 150...배리어 메탈막
160...금속층 170...배선
175...플라즈마 처리 180...실리콘 나이트라이드
185...실리콘 카바이드 190...캡핑막
상기 기술적 과제들을 달성하기 위하여, 본 발명에서는 다마신 배선의 캡핑막으로서 실리콘 나이트라이드와 실리콘 카바이드의 이중막으로 된 캡핑막을 제시하고, 이러한 캡핑막을 가진 반도체 소자의 배선과 그 형성 방법을 제공한다.
본 발명에 따른 배선은, 내부에 배선 형태의 홈을 가지는 층간절연막, 상기 홈 내벽 상의 배리어 메탈막, 상기 배리어 메탈막 위로 상기 홈을 채우면서 상기 층간절연막 상면과 나란한 상면을 가져 배선을 이루는 금속층, 및 상기 층간절연막과 금속층 상면을 피복하는 캡핑막으로서 실리콘 나이트라이드와 실리콘 카바이드가 순차적층된 이중막으로 된 캡핑막을 포함하는 것이 특징이다.
그리고 본 발명에 따른 배선 형성 방법에서는, 기판 상에 층간절연막을 형성한 다음, 이를 식각하여 배선 형태의 홈을 형성한다. 상기 홈이 형성된 결과물 상에 배리어 메탈막을 형성한 다음, 그 위로 금속층을 형성하여 상기 홈을 매립한다. 상기 층간절연막이 노출될 때까지 상기 금속층이 형성된 결과물의 상면을 평탄화시키고 나서, 그 결과물 상에 실리콘 나이트라이드와 실리콘 카바이드를 차례로 적층하여 캡핑막을 형성한다.
이와 같이, 실리콘 나이트라이드와 실리콘 카바이드가 차례로 적층된 이중 캡핑막을 사용함으로써, 그 위에 또 다른 배선을 형성하기 위해 층간절연막을 증착하고 식각할 때에 캡핑막과 층간절연막과의 식각 선택비를 확보할 수 있다. 그리고, 누설 억제 특성이 향상된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 본 발명의 목적 및 이점은 하기 설명에 의해 보다 명확하게 나타날 것이다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
(실시예)
도 2 내지 도 5는 본 발명의 일 실시예에 따른 다마신 배선 형성 방법을 도시한 것이다. 편의상 후술되는 설명은 구리로 된 배선에 관련되지만, 알루미늄, 은(Ag), 금(Au), 구리 등과 이들의 합금을 비롯한 모든 저저항 도체에도 적용된다.
도 2를 참조하면, 기판(100) 상에 층간절연막(105)을 형성한다. 기판(100)과 층간절연막(105) 사이에는 도프트 폴리실리콘, 텅스텐(W), 알루미늄, 구리 등과 같은 전도성 물질로 형성된 층 또는 절연물질로 형성된 층이 개재되어 있을 수 있다. 층간절연막(105)은 복수개의 절연막(110, 115, 120, 125)으로 이루어진다. 절연막(115, 125)은 배선 모양의 홈들을 형성할 산화막들로서, RC 지연을 감소시킬 수 있게 저유전 물질로 형성한다. 예를 들어, 블랙 다이아몬드, FSG(Fluorine Silicate Glass), SiOC, 폴리이미드 또는 SiLKTM로 형성한다. 절연막(110, 120)은 절연막(115, 125)을 식각하여 홈들을 형성할 때에 식각저지막으로 작용하도록 실리콘 카바이드 등으로 형성한다.
다음, 층간절연막(105)의 일부를 식각하여 배선 모양의 홈(140)을 형성한다. 도면에 도시한 것은 비아 트렌치(130)와 도선 트렌치(135)가 상하 적층되어 있는 이중 다마신 배선용 홈이다. 먼저, 절연막(125, 120, 115, 110)을 차례대로 식각하여 비아 트렌치(130)를 형성한 다음, 그 위쪽 절연막(125, 120)을 식각하여 비아 트렌치(130)와 중첩된 도선 트렌치(135)를 형성한다. 물론, 도선 트렌치(135)를 먼저 형성한 다음, 비아 트렌치(130)를 형성할 수도 있다.
홈(140)이 형성된 결과물을 세정한 다음, 도 3에 도시한 것과 같이, 그 위에 배리어 메탈막(150)을 형성한다. 배리어 메탈막(150)은 홈(140)을 채울 금속 원자가 층간절연막(105)으로 확산하는 것을 방지하는 막이다. 그 두께는 200 내지 1000Å 정도로 형성할 수 있는데, 바람직하게는 450Å 정도로 형성한다. 증착할 수 막질로는 티타늄(Ti), 탄탈륨(Ta), 텅스텐 또는 그들의 질화물이 있으며, 예를들어, TiN, TaN, WN이 있으며, TaSiN, WSiN 또는 TiSiN 등도 가능하다. 이들 막은 CVD(Chemical Vapor Deposition) 또는 스퍼터링과 같은 PVD(Physical Vapor Deposition)으로 증착할 수 있다.
계속하여, 홈(140) 안을 구리 또는 구리 합금으로 된 금속층(160)으로 채운다. 구리 합금이란 구리 안에 미량의 C, Ag, Co, Ta, In, Sn, Zn, Mn, Ti, Mg, Cr, Ge, Sr, Pt, Mg, Al 또는 Zr이 일부러 또는 어쩔 수 없이 혼입된 것을 의미한다. 홈(140) 내에 구리를 채우는 데에는 스퍼터링이나 CVD가 흔히 사용되며 도금법(전기도금법과 무전해도금법을 포함)도 사용할 수 있다. 도금으로 형성할 때에는 씨드 금속막(미도시)을 먼저 배리어 메탈막(150) 상에 형성하는 것이 양호한 결과를 가져온다. 씨드 금속막은 도금층의 균일성을 증가시키며 초기 핵생성 자리 역할을 한다. 이러한 씨드 금속막의 두께는 500 내지 2500Å 정도로 형성할 수 있으며, 바람직하게는 1500Å 정도로 형성한다. 씨드 금속막의 증착은 주로 스퍼터링에 의하지만, CVD로 증착할 수도 있다. 스퍼터링 조건은 예컨대 기판 온도 0℃, 스퍼터 파워 2kW, 압력 2mTorr로 하고 타겟과 기판간의 거리를 60mm로 한다. 씨드 금속으로는 구리, 금, 은, 백금(Pt), 팔라듐(Pd) 등이 사용된다. 도금으로 형성하려는 금속막의 종류와 도금법에 따라 적절한 종류의 씨드 금속을 선택하여 증착하도록 한다. 바로 도금한 상태의 구리층은 매우 작은 크기의 입자로 구성되어 있고 드문드문한 구조이기 때문에, 재결정(recrystalization)을 통해 입성장을 시켜 비저항을 감소시키기 위한 어닐링 공정을 진행하는 것이 좋다.
한편 도금 이외에 스퍼터링 또는 CVD에 의해서도 구리로 채울 수 있다. 또,구리 외에 배선으로서 적절한 저항을 가진 금속 예를 들면, 금, 백금 또는 은을 증착할 수 있다. 구리층 전체는 후속 CMP(Chemical Mechanical Polishing) 마진을 확보해야 하므로 홈 깊이 대비 통상 0.2㎛ 정도 높게 증착한다.
도 4를 참조하면, 층간절연막(105) 중 절연막(125)의 상면이 노출될 때까지 도 3의 결과물 상면을 CMP로 평탄화시켜 다마신 배선(170)을 형성한다. 다마신 배선(170)을 제조하는 과정에서 산소를 완전히 차단하는 것은 매우 어렵고, 특히 반응로를 이용할 경우에 더욱 그러하다. 그리고, CMP에 사용되는 슬러리에는 보통 산소 성분이 포함되어 있다. 따라서, 거의 항상 구리층 표면에 얇은 CuO 혹은 Cu2O와 같이 구리 산화막이 자연적으로 존재하게 된다. 이 구리 산화막을 제거하지 않으면 그 위에 증착하는 막과의 접착성이 떨어지면서 저항이 높아지고 신뢰성 측면에서 불리하게 작용할 가능성이 높다.
따라서, 구리 산화막은 플라즈마 처리(175)를 이용한 환원에 의해 제거하도록 한다. 플라즈마로는 Ar, He, H2등을 포함한 가스에 RF를 적용한 것(즉, 수소계 플라즈마)을 이용할 수 있다. 또는, Ar, He, NH3등을 포함한 가스에 RF를 적용한 것(즉, NH3를 포함하는 플라즈마)을 이용할 수도 있다. 이 때에는 배선(170) 표면이 환원됨과 동시에 표면 질화도 가능해진다.
다음에 도 5에 도시된 것과 같이, 실리콘 나이트라이드(180)를 먼저 증착한다. 그런 다음, 그 위에 실리콘 카바이드(185)를 증착한다. 실리콘 나이트라이드(180)와 실리콘 카바이드(185)는 CVD나 PVD 방법으로 형성할 수도 있으나, 각기 PECVD(Plasma Enhanced CVD) 방법으로 형성하는 것이 바람직하며, 10 ~ 1000Å의 두께를 가지도록 형성할 수 있다. 실리콘 나이트라이드(180)와 실리콘 카바이드(185)를 형성하는 방법은 도 4에서 플라즈마 처리(175)하는 단계와 인-시튜(in-situ)로 수행할 수 있다. 이렇게 하면 공정이 간단할 뿐만 아니라, 배선(170) 위에 구리 산화막이 재차 형성되는 것을 방지할 수 있다. 이렇게 실리콘 나이트라이드(180)와 실리콘 카바이드(185)의 이중막으로 된 캡핑막(190)을 형성할 경우, 누설에 취약한 CMP 및 실리콘 카바이드 계면이 실리콘 나이트라이드 계면으로 전환되는 동시에, 식각 선택비를 가지는 부분은 동일하게 실리콘 카바이드를 사용하게 되므로, 누설 억제 특성 및 식각 선택비의 양 측면을 모두 만족시킬 수 있다.
도 5에 도시된 바와 같이 본 발명에 따른 배선의 구조는, 내부에 배선 형태의 홈(140)을 가지는 층간절연막(105), 그 내벽 상의 배리어 메탈막(150), 배리어 메탈막(150) 위로 홈(140)을 채우면서 층간절연막(105) 상면과 나란한 상면을 가지는 금속 배선(170), 및 층간절연막(105)과 배선(170) 상면을 피복하는 캡핑막(190)으로서 실리콘 나이트라이드(180)와 실리콘 카바이드(185)의 이중막으로 된 캡핑막(190)을 포함하게 된다.
한편, 본 실시예에서는 이중 다마신 배선(170)을 형성하기 위하여, 홈(140)이 비아 트렌치(130)와 그 위에 중첩된 도선 트렌치(135)가 되게 형성한 것을 설명하였으나, 본 발명은 단순한 도선 또는 비아를 형성하는 단일 다마신 배선에도 물론 적용될 수 있다. 따라서, 도 6에 도시한 것과 같은 단일 다마신 배선(178)도형성할 수 있다. 이 경우에도 실리콘 나이트라이드(180)와 실리콘 카바이드(185)의 이중막으로 된 캡핑막(190)을 형성하는 것이 특징이다.
다층 금속 배선을 채용하는 구조에서는 도 5 및 도 6과 같이 이중의 캡핑막(190) 위에 다른 층간절연막을 증착한 후, 앞에서 설명된 것과 같은 방법으로 이중 다마신 혹은 단일 다마신이 또 진행된다. 이 때, 캡핑막(190)은 절연막(110)의 기능을 담당하며, 절연막(125, 115)으로서 저유전막을 사용하더라도 본 발명에 따른 캡핑막(190)은 그 저유전막과의 식각 선택비가 우수하다. 따라서, 저유전막을 식각할 때에 이미 형성해 놓은 배선(170 또는 178)이 식각될 염려가 없고 구리에 대한 확산 방지 기능을 확실히 담당할 수 있어 누설을 감소시킬 수 있다.
(실험예)
도 1에 도시한 종래 경우와 도 6에 도시한 본 발명의 경우에 따른 샘플을 각각 16개씩 준비하여 가장 인접한 두 배선 사이의 누설 특성을 측정하였다. 샘플 준비 조건은 캡핑막(9, 190)을 제외하고는 동일하게 하였다. 종래 경우의 캡핑막(9)은 실리콘 카바이드 단일막으로 구성하였고, 본 발명의 캡핑막(190)은 실리콘 나이트라이드와 실리콘 카바이드의 이중막으로 구성하였다. 두 경우에 있어서, 일단 초기 누설 전류(initial leakage current) 레벨 기준으로 분석시, 종래기술에 의할 경우에는 ~ 300 nA에 이르던 것이, 본 발명에 따를 경우에는 ~ 10 nA까지 감소됨을 확인하였다. 따라서, 종래 대비 약 1/10 정도로 누설 전류가 감소됨을 알 수 있다.
그리고, 200℃, 5 MV/cm의 조건 하에서 가장 인접한 두 배선 사이에서의 BTS(bias thermal stress) 특성을 실험하였다. 그런데, 종래기술의 경우 16개의 샘플 중 5개가 BT-스트레스를 인가하자마자 초기 불량(initial failure)으로 발생하는 반면, 본 발명의 경우 단 하나의 초기 불량도 없었다.
도 7의 (a)와 (b)는 각각 종래기술과 본 발명을 적용한 경우의 BTS 테스트에서의 와이불(Weibull) 플롯을 나타낸다. 도 7에 나타나 있듯이, 주어진 조건 하에 파괴 시간(time to failure)은 누적된 신뢰성(cumulative reliability)이 50%일 때, 종래 (a)의 경우 1.3E6 정도이고, 본 발명 (b)의 경우 1.0E6 정도여서 양자 동일 수준 내로(~ 80 % 감소) 약간 더 감소하는 것으로 나타난다. 그러나, 형상 인자(shape factor) 측면에서 본 발명 (b)의 경우에 수십 배 이상 개선되어 수명 연장(lifetime projection) 측면으로 훨씬 더 유리한 점이 있는 것으로 분석되었다. 따라서, 본 발명 적용시 종래기술 대비 동일 식각 선택비를 가지면서도 우수한 누설 억제 특성을 가짐을 알 수 있다. 우수한 누설 억제 특성은 실리콘 나이트라이드와 층간절연막의 접착(adhesion)이 실리콘 카바이드와 층간절연막의 접착보다 우수하기 때문인 것으로 여겨진다.
한편, 도 8의 (a)와 (b)는 각각 종래기술과 본 발명을 적용한 경우의 전기 이동(electromigration)에 대한 저항 테스트에서의 와이불 플롯을 나타낸다. 동일한 평가 조건에서 파괴 시간(time to failure)은 누적된 신뢰성(cumulative reliability)이 50%일 때, 종래 (a)의 경우 100 시간 미만이며 산포(distribution)도 매우 불량하다. 반면, 본 발명 (b)의 경우 파괴 시간은 150 시간 이상이며 표준편차(σ) = 0.42 정도로 매우 양호한 산포를 보이고 있다. 따라서, 종래 대비 본 발명의 경우에 매우 양호한 결과를 보이는 것으로 분석되었다. 이러한 결과가 나타나는 원인은 종래의 경우 실리콘 카바이드와 구리 배선간의 계면이 불안하기 때문에 구리/실리콘 카바이드 계면에서 보이드(void)가 발생되어 초기 불량이 많이 나타나기 때문인 것으로 보인다. 그러나, 본 발명을 적용한 경우에는 구리/실리콘 나이트라이드/실리콘 카바이드 계면 특성이 향상되어 그 계면에서는 보이드가 관찰되지 않았다.
이상 특정 실시예에 관하여 설명하였지만, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 수정 및 변형이 가능함은 명백하다. 따라서, 본 발명의 범주는 첨부된 청구범위 및 그들의 등가물에 의해 정해져야 할 것이다.
이상 상술한 바와 같이, 본 발명에 의하면 실리콘 나이트라이드/실리콘 카바이드의 이중막을 CMP된 다마신 배선의 캡핑막으로 적용한다. 실리콘 나이트라이드는 층간절연막과의 접착이 우수하여 양호한 누설 억제 특성을 확보할 수 있다. 이러한 실리콘 나이트라이드만을 사용할 때에는 유전율이 상대적으로 높지만(6 ~ 8) 유전율이 4 ~ 5인 실리콘 카바이드를 조합하여 사용하므로 유전율을 작게 할 수 있다. 그리고, 실리콘 카바이드는 캡핑막 위에 증착되는 다른 층간절연막과의 높은 식각 선택비를 유지하게 한다.
Claims (14)
- 내부에 배선 형태의 홈을 가지는 층간절연막;상기 홈 내벽 상의 배리어 메탈막;상기 배리어 메탈막 위로 상기 홈을 채우면서 상기 층간절연막 상면과 나란한 상면을 가져 배선을 이루는 금속층; 및상기 층간절연막과 금속층 상면을 피복하는 캡핑막으로서 실리콘 나이트라이드와 실리콘 카바이드가 순차적층된 이중막으로 된 캡핑막을 포함하는 것을 특징으로 하는 반도체 소자의 배선.
- 제1항에 있어서, 상기 금속층은 구리 또는 구리 합금인 것을 특징으로 하는 반도체 소자의 배선.
- 제1항에 있어서, 상기 배리어 메탈막은 티타늄, 탄탈륨, 텅스텐 또는 그들의 질화물인 것을 특징으로 하는 반도체 소자의 배선.
- 제1항에 있어서, 상기 배선은 비아, 도선 또는 비아와 그 위에 중첩된 도선으로 이루어진 다마신 배선인 것을 특징으로 하는 반도체 소자의 배선.
- 제1항에 있어서, 상기 실리콘 나이트라이드와 실리콘 카바이드는 각각 10 ~ 1000Å의 두께를 가지는 것을 특징으로 하는 반도체 소자의 배선.
- (a) 기판 상에 층간절연막을 형성하는 단계;(b) 상기 층간절연막을 식각하여 배선 형태의 홈을 형성하는 단계;(c) 상기 홈이 형성된 결과물 상에 배리어 메탈막을 형성하는 단계;(d) 상기 배리어 메탈막 위로 금속층을 형성하여 상기 홈을 매립하는 단계;(e) 상기 층간절연막이 노출될 때까지 상기 금속층이 형성된 결과물의 상면을 평탄화시키는 단계; 및(f) 상기 평탄화된 결과물 상에 실리콘 나이트라이드와 실리콘 카바이드를 차례로 적층하여 캡핑막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제6항에 있어서, 상기 단계 (e)와 (f) 사이에 상기 평탄화된 결과물 표면을 플라즈마 처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제7항에 있어서, 상기 플라즈마 처리는 상기 금속층의 환원을 위해 수소계 플라즈마를 사용하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제7항에 있어서, 상기 플라즈마 처리는 상기 금속층의 환원 및 표면 질화를위해 NH3를 포함한 플라즈마를 사용하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제6항에 있어서, 상기 금속층으로서 구리 또는 구리 합금을 CVD, 스퍼터링 또는 도금법으로 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제6항에 있어서, 상기 실리콘 나이트라이드는 PECVD 방법으로 형성하며 10 ~ 1000Å의 두께를 가지도록 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제6항에 있어서, 상기 실리콘 카바이드는 PECVD 방법으로 형성하며 10 ~ 1000Å의 두께를 가지도록 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제6항에 있어서, 상기 홈은 비아 트렌치, 도선 트렌치 또는 비아 트렌치와 그 위에 중첩된 도선 트렌치로 이루어지게 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제6항에 있어서, 상기 단계 (e)와 (f) 사이에 상기 금속층의 환원 및 표면질화를 위해 NH3를 포함하는 플라즈마를 사용하여 플라즈마 처리하는 단계를 더 포함하고, 상기 플라즈마 처리하는 단계와 상기 단계 (f)는 인-시튜(in-situ)로 수행하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0087245A KR100459733B1 (ko) | 2002-12-30 | 2002-12-30 | 이중 캡핑막을 갖는 반도체 소자의 배선 및 그 형성 방법 |
JP2003424686A JP2004214654A (ja) | 2002-12-30 | 2003-12-22 | 二重キャッピング膜を有する半導体素子の配線及びその形成方法 |
US10/744,277 US7037835B2 (en) | 2002-12-30 | 2003-12-23 | Interconnections having double capping layer and method for forming the same |
CNB2003101247376A CN100350604C (zh) | 2002-12-30 | 2003-12-26 | 具有双覆盖层的半导体器件的互连及其制造方法 |
US11/367,790 US7205666B2 (en) | 2002-12-30 | 2006-03-03 | Interconnections having double capping layer and method for forming the same |
US11/706,885 US7605472B2 (en) | 2002-12-30 | 2007-02-15 | Interconnections having double capping layer and method for forming the same |
US12/556,094 US7951712B2 (en) | 2002-12-30 | 2009-09-09 | Interconnections having double capping layer and method for forming the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0087245A KR100459733B1 (ko) | 2002-12-30 | 2002-12-30 | 이중 캡핑막을 갖는 반도체 소자의 배선 및 그 형성 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20040060447A KR20040060447A (ko) | 2004-07-06 |
KR100459733B1 true KR100459733B1 (ko) | 2004-12-03 |
Family
ID=36695930
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2002-0087245A KR100459733B1 (ko) | 2002-12-30 | 2002-12-30 | 이중 캡핑막을 갖는 반도체 소자의 배선 및 그 형성 방법 |
Country Status (4)
Country | Link |
---|---|
US (4) | US7037835B2 (ko) |
JP (1) | JP2004214654A (ko) |
KR (1) | KR100459733B1 (ko) |
CN (1) | CN100350604C (ko) |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100459733B1 (ko) * | 2002-12-30 | 2004-12-03 | 삼성전자주식회사 | 이중 캡핑막을 갖는 반도체 소자의 배선 및 그 형성 방법 |
KR100688561B1 (ko) * | 2005-01-25 | 2007-03-02 | 삼성전자주식회사 | 반도체 소자의 금속 배선 형성 방법 |
US7446033B2 (en) | 2005-01-25 | 2008-11-04 | Samung Electronics Co., Ltd. | Method of forming a metal interconnection of a semiconductor device, and metal interconnection formed by such method |
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US7737029B2 (en) * | 2008-03-18 | 2010-06-15 | Samsung Electronics Co., Ltd. | Methods of forming metal interconnect structures on semiconductor substrates using oxygen-removing plasmas and interconnect structures formed thereby |
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US8461683B2 (en) * | 2011-04-01 | 2013-06-11 | Intel Corporation | Self-forming, self-aligned barriers for back-end interconnects and methods of making same |
CN102903665A (zh) * | 2011-07-25 | 2013-01-30 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法 |
US9269612B2 (en) * | 2011-11-22 | 2016-02-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mechanisms of forming damascene interconnect structures |
DE102012204159A1 (de) * | 2012-03-16 | 2013-03-14 | Continental Automotive Gmbh | Leistungshalbleitermodul und Verfahren zur Herstellung desselben |
US8772934B2 (en) * | 2012-08-28 | 2014-07-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Aluminum interconnection apparatus |
US11286718B2 (en) * | 2018-02-23 | 2022-03-29 | Schlumberger Technology Corporation | Rotary steerable system with cutters |
US11069526B2 (en) | 2018-06-27 | 2021-07-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Using a self-assembly layer to facilitate selective formation of an etching stop layer |
US11164776B2 (en) | 2019-09-30 | 2021-11-02 | International Business Machines Corporation | Metallic interconnect structure |
DE102020126161B4 (de) | 2020-05-29 | 2024-01-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Reduzierung der Elektromigration |
CN112018077A (zh) * | 2020-07-29 | 2020-12-01 | 复旦大学 | 一种铜互连结构及其制造方法 |
US11532549B2 (en) * | 2020-11-13 | 2022-12-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Two 2D capping layers on interconnect conductive structure to increase interconnect structure reliability |
Family Cites Families (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5252515A (en) * | 1991-08-12 | 1993-10-12 | Taiwan Semiconductor Manufacturing Company | Method for field inversion free multiple layer metallurgy VLSI processing |
JP2781706B2 (ja) * | 1991-09-25 | 1998-07-30 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
KR0128491B1 (ko) * | 1993-04-14 | 1998-04-07 | 모리시다 요이치 | 반도체 장치 및 그 제조방법 |
JP3607424B2 (ja) * | 1996-07-12 | 2005-01-05 | 株式会社東芝 | 半導体装置及びその製造方法 |
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JP2001257327A (ja) * | 2000-03-10 | 2001-09-21 | Nec Corp | 半導体装置およびその製造方法 |
JP4669108B2 (ja) * | 2000-06-02 | 2011-04-13 | ルネサスエレクトロニクス株式会社 | 半導体装置用WSi膜、半導体装置、半導体装置用WSi膜の製造方法、及び半導体装置の製造方法 |
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JP4425432B2 (ja) * | 2000-06-20 | 2010-03-03 | Necエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP2002110644A (ja) * | 2000-09-28 | 2002-04-12 | Nec Corp | エッチング方法 |
JP2002280523A (ja) * | 2001-03-16 | 2002-09-27 | Nec Corp | 半導体記憶装置とその製造方法 |
JP4050876B2 (ja) * | 2001-03-28 | 2008-02-20 | 富士通株式会社 | 半導体集積回路装置とその製造方法 |
JP2002329722A (ja) * | 2001-04-27 | 2002-11-15 | Nec Corp | 半導体装置及びその製造方法 |
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JP2003142579A (ja) * | 2001-11-07 | 2003-05-16 | Hitachi Ltd | 半導体装置の製造方法および半導体装置 |
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KR100459733B1 (ko) * | 2002-12-30 | 2004-12-03 | 삼성전자주식회사 | 이중 캡핑막을 갖는 반도체 소자의 배선 및 그 형성 방법 |
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US7534732B1 (en) * | 2006-02-17 | 2009-05-19 | Spansion Llc | Semiconductor devices with copper interconnects and composite silicon nitride capping layers |
-
2002
- 2002-12-30 KR KR10-2002-0087245A patent/KR100459733B1/ko active IP Right Grant
-
2003
- 2003-12-22 JP JP2003424686A patent/JP2004214654A/ja active Pending
- 2003-12-23 US US10/744,277 patent/US7037835B2/en not_active Expired - Lifetime
- 2003-12-26 CN CNB2003101247376A patent/CN100350604C/zh not_active Expired - Lifetime
-
2006
- 2006-03-03 US US11/367,790 patent/US7205666B2/en not_active Expired - Lifetime
-
2007
- 2007-02-15 US US11/706,885 patent/US7605472B2/en not_active Expired - Lifetime
-
2009
- 2009-09-09 US US12/556,094 patent/US7951712B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US7205666B2 (en) | 2007-04-17 |
CN1516276A (zh) | 2004-07-28 |
KR20040060447A (ko) | 2004-07-06 |
US20070138642A1 (en) | 2007-06-21 |
US20060163736A1 (en) | 2006-07-27 |
JP2004214654A (ja) | 2004-07-29 |
US20100003814A1 (en) | 2010-01-07 |
US7951712B2 (en) | 2011-05-31 |
US7605472B2 (en) | 2009-10-20 |
CN100350604C (zh) | 2007-11-21 |
US20040135261A1 (en) | 2004-07-15 |
US7037835B2 (en) | 2006-05-02 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20121031 Year of fee payment: 9 |
|
FPAY | Annual fee payment |
Payment date: 20131031 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20141031 Year of fee payment: 11 |
|
FPAY | Annual fee payment |
Payment date: 20151030 Year of fee payment: 12 |
|
FPAY | Annual fee payment |
Payment date: 20181031 Year of fee payment: 15 |