KR100789580B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로서, 반도체 기판에 유전막을 형성하고 금속 배선 패턴을 형성하는 단계; 상기 금속배선 패턴 상으로 SOG 코팅층을 형성하는 단계; 상기 SOG 코팅층 상으로 배리에 메탈, 시드막, 도금층을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법에 관한 것이다.
금속배선, SOG

Description

반도체 소자의 금속배선 형성방법{Metal Wiring Forming Method In Semiconductor Device}
도 1 및 도 6은 본 발명의 반도체 소자의 금속배선 형성에 따른 공정 단면도이다.
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로서, 더욱 상세하게는 저유전 물질인 다공성 저유전막을 이용한 다마신 방법으로 금속배선을 형성하는 경우 상기 다공성 저유전막 상에 SOG층을 형성하여 상기 다공성 저유전막의 기공으로 다른 물질이 침투되는 것을 방지하기 위한 반도체 소자의 금속배선 형성방법에 관한 것이다.
반도체 메모리를 비롯한 반도체 소자는 통상 다층 구조로 이루어지는데, 각각의 층을 이루는 전도층 간의 절연을 위하여 층간 절연막이 사용되고 있다. 층간절연막으로는 대부분 실리콘 산화막 계열의 절연막이 사용되고 있다.
한편, 반도체 소자의 고집적화가 가속되어 차세대 초고집적 반도체 소자는 그 디자인 룰(design rule)이 0.13um 이하에 이르고 있다. 이와 같은 초미세 디자 인 룰을 가지는 반도체 소자에서는 배선(또는 전극) 간의 피치(pitch)가 매우 작아짐에 따라 배선간 정전용량이 커지는 문제점이 있으며, 이러한 배선간의 정전용량의 증가는 RC 지연의 증가를 가져와 소자의 동작속도를 떨어뜨리는 요인이 되고 있다.
최근, 이러한 배선의 RC 지연을 줄이기 위한 하나의 방법으로 실리콘 산화막에 비해 유전율이 매우 낮은 저유전율 층간 절연막(20)을 사용하는 방법이 제안되었다.
반도체 재료 중에서도 유전율(k)이 3.0 이하의 저유전 재료들이 차세대 반도체 층간물질로 검토되고 있다. 이는 기존의 Al 배선공정의 USG(k=4.0~4.4)에서 Cu 배선공정이 사용되면서 FSG(k=3.4~3.8)로 대체되었고, 90nm 이하의 소자에서는 저유전 상수(k=2.7~3.0)를 갖는 물질이 각광받고 있다.
이에 상기 유전상수 k를 더 낮추기 위해 일반적인 저유전 상수 값을 갖는 물질에 인위적으로 기공(pore)을 형성시켜 진공의 유전상수(k=1)에 유사한 물질인 다공성 저유전 물질(porous Low-k(k=1.1~2.4))이 적용되고 있다.
그러나, 상기와 같은 다공성 저유전 물질은 내부에 기공이 다량 존재하므로 구리배선공정 시 배리어 메탈이 상기 다공성 저유전 물질의 내부로 침투하여 유전상수 값을 증가시키거나 구리가 상기 다공성 저유전 물질로 침투하는 현상이 발생되는 문제가 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 본 발명의 반도체 소자의 금속배선 형성방법은 SOG 코팅에 의해 다공성 저유전물질로 이루어진 유전막의 표면을 코팅하고 후열처리를 통해 상기 유전막의 표면층을 경화시켜 구리 배선공정시 배리어 메탈 물질이 상기 유전막의 내부로 침투하는 것을 방지하는 데 있다.
본 발명의 반도체 소자의 금속배선 형성방법은, 반도체 기판에 유전막을 형성하고 금속 배선 패턴을 형성하는 단계; 상기 금속배선 패턴 상으로 SOG 코팅층을 형성하는 단계; 상기 SOG 코팅층 상으로 배리에 메탈, 시드막, 도금층을 형성하는 단계를
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하도록 한다.
실시예를 설명함에 있어서 본 발명이 속하는 기술분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 보다 명확히 전달하기 위함이다.
한편, 어떤 층이나 다른 층 또는 반도체 기판의 '상' 또는 '위'에 있다라고 기재되는 경우에 상기 어떤 층은 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 층이 개재되어 질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제 크기를 전적으로 반영하 는 것이 아니다.
도 1 내지 도 6은 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 나타내는 도면들이다.
특히, 본 발명에 따른 금속배선의 형성은 다마신 공정이 사용되었다. 통상 다마신 공정은 크게 비아 퍼스트법(Via first dual damascene)과 트렌치 퍼스트법(Trench first dual damascene) 및 셀프 얼라인법(Self-align dual damascene)등이 있는 바, 본 발명의 도면은 비아 퍼스트법에 의한 듀얼 다마신 공정을 도시한 단면도로서 이를 참조하여 설명한다.
도 1을 참조하면, 소자(미도시)들이 형성된 반도체 기판(10) 상에 구리금속배선(30)이 형성된 층간 절연막(20)이 형성되어 있다.
상기 층간 절연막(20) 상에는 제1 식각정지막(40), 제1 유전막(50), 제2 식각정지막(41), 제2 유전막(51)을 순차적으로 형성한다.
여기서 상기 제1 및 제2 유전막(50, 51)은 다공성 저유전 물질(porous Low-k)로서 낮은 유전상수(k=1.1~2.4)를 갖기 때문에 저유전율의 유전막과 저항이 낮은 배선재료인 구리에 의해 배선간 기생용량을 감소시켜 소자의 동작을 증가시키게 된다.
상기 제2 유전막(51)의 상부에 포토레지스트막을 도포한 후 상기 구리금속배선(30)의 노출을 위한 제1 포토레지스트 패턴(110)을 형성한다.
상기 제1 포토레지스트 패턴(110)을 식각마스크로 하여 상기 제2 유전막(51), 제1 식각정지막(40), 제1 유전막(50), 제1 식각정지막(40)을 식각하여 비 아홀(60)을 형성한다.
그 다음, 도 2에 도시된 바와 같이, 상기 제1 포토레지스트 패턴(110)을 제거하고 비아홀(60)이 형성된 상기 제2 유전막(51) 상에 제2 포토레지스트 패턴(120)을 형성한다.
상기 제2 포토레지스트 패턴(120)을 식각마스크로 하여 상기 제2 유전막(51), 제2 식각정지막(41)을 식각하여 금속배선 패턴(61)을 형성한다.
여기서, 상기 제1 및 제2 유전막(50, 51)은 다공성 저유전 물질로서 그 표면에 다량의 기공(pore)이 형성되어 있으므로 이를 방지하기 위한 공정을 실시한다.
따라서, 도 3에 도시된 바와 같이, 상기 금속배선 패턴(61)에 의해 노출된 제1 및 제2 유전막(50, 51) 표면에 SOG(Spin On Glass) 코팅을 실시하여 상기 금속배선 패턴(61)의 단차를 따라서 그 상부와 내면에 SOG 코팅층(70)을 형성하여 상기 제1 및 제2 유전막(50, 51)의 표면을 실링(sealing)한다.
특히, 저유전 특성을 가진 SOG 코팅층(70)은 스핀코팅(spin coating) 방법에 의해서 형성되므로 좁은 비아홀(60) 내부를 용이하게 채우면서 실링하게 된다. 여기서, 상기 SOG 코팅층(70)은 그 특성상 재질 자체가 견고하지 못할 수도 있기 때문에 이를 방지하기 위한 열처리 공정을 실시한다.
따라서, 도 4에 도시된 바와 같이, 상기 SOG 코팅층(70)이 형성된 반도체 기판(10)에 열처리 공정을 실시하여 상기 SOG 코팅층(70) 자체를 경화시킨다.
이때, 열처리 공정은 150~400℃ 정도의 온도에서 일정시간 동안 실시되며 상기 SOG 코팅층(70)은 더욱 견고하게 경화된 상태로 상기 제1 및 제2 유전막(51)의 표면을 보호하게 되어 다른 물질, 예를 들어 배리어 장벽의 물질이 다공성 저유전 물질인 상기 제1 및 제2 유전막(50, 51)의 기공으로 침투할 수 없게 된다.
그 다음, 도 5에 도시된 바와 같이, 상기 SOG 코팅층(70)이 형성된 반도체 기판(10)의 금속배선 패턴(61)의 단차를 따라 배리어 메탈(80)을 형성한다. 상기 배리어 메탈(80)은 물리적 기상증착(CVD) 방법을 이용하여 Ta, TaN 또는 TaSiN을 증착하여 형성하며, 이때 상기 구리금속배선(30) 상에 형성된 SOG 코팅층(70) 배리어 메탈(80)의 스퍼터링 공정시 제거되어 진다.
그 다음, 상기 배리어 메탈(80) 상에 후속 공정인 금속물질의 증착이 용이하게 이루어지도록 상기 배리어 메탈(80)의 단차를 따라 시드막(90)을 형성한다. 상기 시드막(90)은 화학적 기상증착(PVD), 물리적 기상증착(CVD) 또는 원자층 증착(ALD) 방법을 이용하여 Cu, Au 또는 Pt을 증착하여 형성한다.
그 다음, 도 6에 도시된 바와 같이, 상기 시드막(90) 상으로 구리도금을 한 후 평탄화공정을 하여 구리 도금층(100) 형성함으로써 반도체 소자의 금속배선을 형성된다.
이상과 같이 본 발명에 따른 반도체 소자의 금속배선 형성방법을 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상 범위 내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 다공성 저유전 물질로 이루어 진 유전막에 SOG 코팅층을 형성하고 열처리를 실시함으로써 상기 SOG 코팅층에 의해 상기 유전막 내부로 배리어 메탈 물질이 상기 유전막의 기공으로 침투되는 것을 방지하여 저유전막의 고유 특성이 유지되도록 하여 이에 의해 이상 패턴이 발생되지 않아서 금속배선의 신뢰도를 증가시켰다.

Claims (6)

  1. 반도체 기판에 유전막을 형성하고 금속 배선 패턴을 형성하는 단계;
    상기 금속배선 패턴 상으로 SOG 코팅층을 형성하는 단계;
    상기 SOG 코팅층 상으로 배리에 메탈, 시드막, 도금층을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
  2. 제1항에 있어서,
    상기 유전막은 다공성 저유전 물질인 것을 포함하는 반도체 소자의 금속배선 형성방법.
  3. 제1항에 있어서,
    상기 금속배선 패턴 상으로 SOG 코팅층을 형성한 후, 상기 SOG 코팅층을 열처리하여 상기 SOG 코팅층을 경화시키는 단계를 더 포함하는 반도체 소자의 금속배선 형성방법.
  4. 제1항에 있어서,
    상기 SOG 코팅층은 스핀 코팅으로 형성되는 것을 포함하는 반도체 소자의 금속배선 형성방법.
  5. 제1항에 있어서,
    상기 금속 배선 패턴은 다마신 공정에 의하여 형성된 것을 포함하는 반도체 소자의 금속배선 형성방법.
  6. 제3항에 있어서,
    상기 열처리 공정은 150~400℃의 온도에서 진행되는 것을 포함하는 반도체 소자의 금속배선 형성방법.
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