KR100707092B1 - 반도체 장치의 박막 및 금속 배선 형성 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 장치의 박막 형성 방법 은 반도체 기판 위에 원자층증착법으로 Ta와 F가 혼합되어 있는 예비막을 형성하는 단계, 예비막을 B2H6와 반응시켜 Ta막을 형성하는 단계, 그리고 Ta막을 질소 분위기에서 열처리하여 TaN막을 형성하는 단계를 포함한다.
다마신, 금속배선, 반도체

Description

반도체 장치의 박막 및 금속 배선 형성 방법{FABRICATING METHOD OF THIN FILM AND METAL LINE IN SEMICONDUCOR DEVICE}
도 1은 본 발명의 한 실시예에 따른 반도체 장치의 금속 배선을 도시한 단면도이다.
도 2 내지 도 4는 본 발명의 한 실시예에 따른 반도체 장치의 금속 배선 형성 방법을 중간 단계부터 순서대로 도시한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치의 금속 배선을 도시한 단면도이다.
도 6 내지 도 9는 본 발명의 한 실시예에 따른 반도체 장치의 금속 배선 형성 방법을 중간 단계부터 순서대로 도시한 단면도이다.
본 발명은 반도체 장치의 금속 배선 형성 방법에 관한 것으로, 특히 구리 배선을 포함하는 반도체 장치에 관한 것이다.
반도체 장치가 점점 고속화. 고집적화 되면서 반도체 장치내에 형성되는 금속 배선의 미세화 및 다층화가 이루어지고 있다. 이러한 금속 배선의 폭이 좁아져 서 금속 배선의 저항 및 정전용량으로 인한 신호 지연이 발생한다. 따라서 이러한 신호 지연을 감소시키기 위하여 저저항 금속인 구리를 이용하고 있다.
구리는 종래 금속에 비해 식각이 잘 되지 않는 금속으로 구리 배선을 형성하기 위해서는 먼저 트렌치를 형성하고, 트렌치를 매우도록 구리층을 형성한 후 화학적 기계적 연마를 하는 다마신 공정으로 배선을 형성한다.
그러나 구리는 다른층으로의 확산이 용이하여 트렌치에 장벽층을 형성한 후 구리를 채우게 된다.
장벽층은 Ta로 형성할 수 있으나, Ta로 형성한 막은 완벽하게 구리의 확산을 막지 못한다. 따라서 TaN으로 장벽층을 형성하였으나 TaN막은 Ta막보다 구리의 확산을 방지하는 효과가 큰 반면 구리와의 접착력이 떨어진다.
따라서 현재는 TaN/Ta과 같이 이중으로 장벽층을 형성하여 소자의 신뢰성을 향상시킨다. 이러한 이중 장벽층은 PVD(physical vapor deposition) 방법 또는 ALD(atomic layer deposition) 방법으로 형성할 수 있다.
그러나 PVD 방법으로 형성하면 비아의 폭:깊이비(aspect ratio)가 커질 경우에 비아 입구를 막는 오버행잉(over hanging)이 발생하여 장벽층이 균일하게 형성되지 않고, ALD 방법으로 형성하는 경우에는 TaN과 Ta를 형성할 때 각각 다른 전구체(precursor)를 사용하여 공정이 복잡해진다.
따라서 본 발명이 이루고자 하는 기술적 과제는 오버행잉이 발생하지 않으면서 TaN/Ta막을 용이하게 형성하는 것이다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 박막 형성 방법 은 반도체 기판 위에 원자층증착법으로 Ta와 F가 혼합되어 있는 예비막을 형성하는 단계, 예비막을 B2H6와 반응시켜 Ta막을 형성하는 단계, 그리고 Ta막을 질소 분위기에서 열처리하여 TaN막을 형성하는 단계를 포함한다.
예비막은 0.5~10Å의 두께로 형성할 수 있다.
예비막은 반도체 기판의 온도를 100~500℃로 유지하고 형성할 수 있다.
상기한 다른 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 금속 배선 형성 방법은 반도체 기판 위에 층간 절연막을 형성하는 단계, 선택적 식각 공정으로 층간 절연막에 반도체 기판을 노출하는 트렌치를 형성하는 단계, 트렌치의 내부를 포함하는 기판 위에 원자층증착법으로 Ta와 F가 혼합되어 있는 제1 예비막을 형성하는 단계, 제1 예비막을 B2H6와 반응시켜 제1 Ta막을 형성하는 단계, 제1 Ta막을 질소 분위기에서 열처리하여 TaN막을 형성하는 단계, 상기 TaN막 위에 원자층증착법으로 Ta와 F가 혼합되어 있는 제2 예비막을 형성하는 단계, 제2 예비막을 B2H6와 반응시켜 제2 Ta막을 형성하는 단계, 그리고 제2 Ta막 위에 금속 배선을 형성하는 단계를 포함한다.
예비막은 0.5~10Å의 두께로 형성할 수 있다.
TaN막과 제2 Ta막은 10~300Å의 두께로 형성할 수 있다.
예비막은 반도체 기판의 온도를 100~500℃로 유지하고 형성할 수 있다.
금속 배선은 구리로 형성할 수 있다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
이제 첨부한 도면을 참조하여 본 발명에 따른 반도체 장치의 금속 배선 및 그의 제조 방법을 설명한다.
도 1은 본 발명의 한 실시예에 따른 반도체 장치의 금속 배선을 도시한 단면도이다.
도 1에 도시한 바와 같이, 기판(100) 위에 식각 정지막(104) 및 층간 절연막(106)이 적층되어 있다. 기판(100)은 개별 소자(도시하지 않음) 또는 하부 도전체(102)를 포함할 수 있다.
하부 도전체(102)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 은(Ag), 금(Au), 백금(Pt) 등으로 형성될 수 있고, 식각 정지막(104)은 SiN 등을 이용하여 형성할 수 있다. 그리고 층간 절연막(106)은 FSG(fluorine silicate glass), USG(un-doped silicate glass), TEOS(tetra ethyl ortho silicate) 따위의 무기 절연물, 유기 절연물 등을 단층 또는 복수층으로 적층하여 형성될 수 있으며, BD(black diamond) 등과 같은 유전율 3.0이하의 저유전율 물질을 사용하여 형성할 수도 있다.
식각 정지막(104) 및 층간 절연막(106)에는 하부 도전체(102)를 노출하는 트렌치(T)가 형성되어 있다.
트렌치(T)에는 하부 도전체(102)와 전기적으로 연결하는 장벽층(barrier metal)(108, 110) 및 금속 배선(112)이 형성되어 있다. 장벽층(108, 110)은 트렌치(T)의 내벽을 따라 얇게 형성되어 있고, 금속 배선(112)은 장벽층(108, 110)에 의해 정의되는 트렌치 내부를 채우는 금속층으로 이루어진다.
장벽층(108, 110)은 금속 배선(112)의 금속물질이 절연막과 같은 다른층으로 확산되는 것을 방지하고, 절연막과 금속 배선(112)의 접합성(adhension)을 강화시킨다.
장벽층(108, 110)은 제1 장벽층(108)과 제2 장벽층(110)의 이중층으로 이루어진다. 제1 장벽층(108)은 TaN으로 이루어지고, 제2 장벽층(110)은 Ta로 이루어진다. 금속 배선(112)은 저저항 금속인 구리 따위의 도전 물질로 이루어진다.
이와 같은 반도체 장치의 금속 배선을 형성하는 방법을 도 2내지 4 기 설명한 도 1을 참조하여 설명한다.
도 2 내지 도 4는 본 발명의 한 실시예에 따른 반도체 장치의 금속 배선 형성 방법을 중간 단계부터 순서대로 도시한 단면도이다.
도 2에 도시한 바와 같이, 기판(100) 위에 식각 정지막(104) 및 층간 절연막(106)을 적층한다.
그리고 층간 절연막(106)에 감광막(도시하지 않음)을 이용한 선택적 식각 공정으로 식각 정지막을 노출하는 트렌치(T)를 형성한다.
이후 노출된 식각 정지막을 제거하여 하부 도전체(102)를 노출한다. 그리고 ALD 방법으로 제1 예비막(108a)을 형성한다.
제1 예비막(108a)은 다음과 같은 방법으로 형성할 수 있다.
먼저 기판(100)의 온도를 100~500℃로 유지하고 ALD 장치에 반응 기체로 TaF를 주입한다.
그러면 비아(V)와 트렌치(T)의 내벽에 제1 예비막(108a)이 형성된다. 제1 예비막(108a)은 Ta와 F가 반응한 화합물이 아니고 Ta와 F가 혼합되어 있는 막이다. 이후 B2H6 기체를 주입하여 제1 예비막(108a)의 F와 B2H6를 반응시켜 F를 제거한다. 따라서 제1 예비막(108a)은 Ta만으로 이루어지며, 0.5~10Å의 두께로 형성한다.
다음 도 3에 도시한 바와 같이, 기판(100)을 질소 분위기에서 열처리한다. 그러면 질소와 제1 예비막(108a)의 Ta가 반응하여 TaN으로 변화된다. 따라서 TaN으로 이루어지는 제1 장벽층(108b)이 완성된다.
TaF를 이용하여 제1 예비막(108a)을 형성하고 B2H6를 이용하여 제1 장벽층(108b)을 형성하는 과정을 수회 반복하여 원하는 두께의 제1 장벽층(108b)을 형성한다. 제1 장벽층(108b)은 10~300Å의 두께로 형성한다.
다음 도 4에 도시한 바와 같이, 제1 장벽층(108b) 위에 ALD 방법으로 제2 예비막(110a) 형성한다. 제2 예비막(110a)을 형성하는 방법은 제1 예비막(108a)을 형성하는 방법과 같다.
먼저 기판(100)의 온도를 100~500℃로 유지하고 ALD 장치에 반응 기체로 TaF 를 주입한다.
그러면 비아(V)와 트렌치(T)에 제2 예비막이 형성된다. 제2 예비막은 Ta와 F가 반응한 화합물이 아니고 Ta와 F가 혼합되어 있는 막이다. 이후 B2H6 기체를 주입하여 제2 예비막의 F와 B2H6를 반응시켜 F를 제거한다. 따라서 제2 예비막은 Ta만으로 이루어지며, 0.5~10Å의 두께로 형성한다.
이후 TaF를 주입하여 제2 예비막을 형성하고 B2H6를 주입하여 제2 장벽층(110a)을 형성하는 공정을 수회 반복하여 원하는 두께의 제2 장벽층(110a)을 형성한다. 제2 장벽층(110a)은 10~300Å의 두께로 형성한다.
다음 도 1에서와 같이, 제2 장벽층(110a) 위에 구리를 증착하여 트렌치를 채우는 구리층을 형성한다. 그리고 화학적 기계적 연마로 평탄화하여 장벽층(108, 110) 및 구리 배선(112)을 완성한다.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치의 금속 배선을 도시한 단면도이다.
도 5에 도시한 바와 같이, 기판(100) 위에 식각 정지막(104) 및 층간 절연막(106)이 적층되어 있다. 기판(100)은 개별 소자(도시하지 않음) 또는 하부 도전체(102)를 포함할 수 있다.
하부 도전체(102)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 은(Ag), 금(Au), 백금(Pt) 등으로 형성될 수 있고, 식각 정지막(104)은 SiN 등을 이용하여 형성할 수 있다. 그리고 층간 절연막(106)은 FSG(fluorine silicate glass), USG(un-doped silicate glass), TEOS(tetra ethyl ortho silicate) 따위의 무기 절연물, 유기 절연물 등을 단층 또는 복수층으로 적층하여 형성될 수 있으며, BD(black diamond) 등과 같은 유전율 3.0이하의 저유전율 물질을 사용하여 형성할 수도 있다.
식각 정지막(104) 및 층간 절연막(106)에는 하부 도전체(102)를 노출하는 비아(V)가 형성되어 있으며, 층간 절연막(106)에는 비아(V)를 노출하는 트렌치(T)가 형성되어 있다.
트렌치(T)와 비아(V)에는 하부 도전체(102)와 전기적으로 연결하는 장벽층(barrier metal)(108, 110) 및 금속 배선(112)이 형성되어 있다. 장벽층(108, 110)은 비아(V)와 트렌치(T)의 내벽을 따라 얇게 형성되어 있고, 금속 배선(112)은 장벽층(108, 110)에 의해 정의되는 비아와 트렌치 내부를 채우는 금속층으로 이루어진다.
장벽층(108, 110)은 금속 배선(112)의 금속물질이 절연막과 같은 다른층으로 확산되는 것을 방지하고, 절연막과 금속 배선(112)의 접착성(adhesion)을 강화시킨다.
장벽층(108, 110)은 제1 장벽층(108)과 제2 장벽층(110)의 이중층으로 이루어진다. 제1 장벽층(108)은 TaN으로 이루어지고, 제2 장벽층(110)은 Ta로 이루어진다. 금속 배선(112)은 저저항 금속인 구리 따위의 도전 물질로 이루어진다.
이와 같은 반도체 장치의 금속 배선을 형성하는 방법을 도 5 내지 9와 기 설 명한 도 5를 참조하여 설명한다.
도 6 내지 도 9는 본 발명의 한 실시예에 따른 반도체 장치의 금속 배선 형성 방법을 중간 단계부터 순서대로 도시한 단면도이다.
도 6에 도시한 바와 같이, 기판(100) 위에 식각 정지막(104) 및 층간 절연막(106)을 적층한다.
그리고 층간 절연막(106)에 감광막(도시하지 않음)을 이용한 선택적 식각 공정으로 식각 정지막을 노출하는 비아(V)를 형성한다. 이후 감광막(도시하지 않음)을 이용한 선택적 식각 공정으로 비아(V)를 노출하는 트렌치(T)를 형성한다. 복층으로 층간 절연막(106)을 형성하는 경우에는 층간 절연막(106)의 어느 한 층을 트렌치(T)를 형성할 때 식각 정지막으로 사용할 수 있다.
다음 도 7에 도시한 바와 같이, 노출된 식각 정지막을 제거하여 하부 도전체(102)를 노출한다. 이후 ALD 방법으로 제1 예비막(108a)을 형성한다.
제1 예비막(108a)은 다음과 같은 방법으로 형성할 수 있다.
먼저 기판(100)의 온도를 100~500℃로 유지하고 ALD 장치에 반응 기체로 TaF를 주입한다.
그러면 비아(V)와 트렌치(T)의 내벽에 제1 예비막(108a)이 형성된다. 제1 예비막(108a)은 Ta와 F가 반응한 화합물이 아니고 Ta와 F가 혼합되어 있는 막이다. 이후 B2H6 기체를 주입하여 제1 예비막(108a)의 F와 B2H6를 반응시켜 F를 제거한다. 따라서 제1 예비막(108a)은 Ta만으로 이루어지며, 0.5~10Å의 두께로 형성한다.
다음 도 8에 도시한 바와 같이, 기판(100)을 질소 분위기에서 열처리한다. 그러면 질소와 제1 예비막(108a)의 Ta가 반응하여 TaN으로 변화된다. 따라서 TaN으로 이루어지는 제1 장벽층(108b)이 완성된다.
TaF를 이용하여 제1 예비막(108a)을 형성하고 B2H6를 이용하여 제1 장벽층(108b)을 형성하는 과정을 수회 반복하여 원하는 두께의 제1 장벽층(108b)을 형성한다. 제1 장벽층(108b)은 10~300Å의 두께로 형성한다.
다음 도 9에 도시한 바와 같이, 제1 장벽층(108b) 위에 ALD 방법으로 제2 예비막을 형성한다. 제2 예비막을 형성하는 방법은 제1 예비막(108a)을 형성하는 방법과 같다.
먼저 기판(100)의 온도를 100~500℃로 유지하고 ALD 장치에 반응 기체로 TaF를 주입한다.
그러면 비아(V)와 트렌치(T)에 제2 예비막이 형성된다. 제2 예비막은 Ta와 F가 반응한 화합물이 아니고 Ta와 F가 혼합되어 있는 막이다. 이후 B2H6 기체를 주입하여 제2 예비막의 F와 B2H6를 반응시켜 F를 제거한다. 따라서 제2 예비막은 Ta만으로 이루어지며, 0.5~10Å의 두께로 형성한다.
이후 TaF를 주입하여 제2 예비막을 형성하고 B2H6를 주입하여 제2 장벽층(110a)을 형성하는 공정을 수회 반복하여 원하는 두께의 제2 장벽층(110a)을 형성한다. 제2 장벽층(110a)은 10~300Å의 두께로 형성한다.
다음 도 5에서와 같이, 제2 장벽층(110a) 위에 구리를 증착하여 트렌치 및 비아를 채우는 구리층을 형성한다. 그리고 화학적 기계적 연마로 평탄화하여 장벽층(108, 110) 및 구리 배선(112)을 완성한다.
이상 기술한 바와 같이 ALD 방법을 사용하면 얇은 박막을 형성할 수 있으므로 단차에 영향을 받지 않는 장벽층을 형성할 수 있어 소자의 신뢰성이 향상된다. 그리고 TaN/Ta의 이중막을 동일한 반응 기체를 이용하여 용이하게 형성함으로서 공정이 간소화된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (8)

  1. 반도체 기판 위에 원자층증착법으로 Ta와 F가 혼합되어 있는 예비막을 형성하는 단계,
    상기 예비막을 B2H6와 반응시켜 Ta막을 형성하는 단계, 그리고
    상기 Ta막을 질소 분위기에서 열처리하여 TaN막을 형성하는 단계
    를 포함하는 반도체 장치의 박막 형성 방법.
  2. 제1항에서,
    상기 예비막은 0.5~10Å의 두께로 형성하는 반도체 장치의 박막 형성 방법.
  3. 제1항에서,
    상기 예비막은 상기 반도체 기판의 온도를 100~500℃로 유지하고 형성하는 반도체 장치의 박막 형성 방법.
  4. 반도체 기판 위에 층간 절연막을 형성하는 단계,
    선택적 식각 공정으로 상기 층간 절연막에 상기 반도체 기판을 노출하는 트렌치를 형성하는 단계,
    상기 트렌치의 내부를 포함하는 상기 기판 위에 원자층증착법으로 Ta와 F가 혼합되어 있는 제1 예비막을 형성하는 단계,
    상기 제1 예비막을 B2H6와 반응시켜 제1 Ta막을 형성하는 단계,
    상기 제1 Ta막을 질소 분위기에서 열처리하여 TaN막을 형성하는 단계,
    상기 TaN막 위에 원자층증착법으로 Ta와 F가 혼합되어 있는 제2 예비막을 형성하는 단계,
    상기 제2 예비막을 B2H6와 반응시켜 제2 Ta막을 형성하는 단계, 그리고
    상기 제2 Ta막 위에 금속 배선을 형성하는 단계
    를 포함하는 반도체 장치의 금속 배선 형성 방법.
  5. 제4항에서,
    상기 제1 예비막 및 제2 예비막은 0.5~10Å의 두께로 형성하는 반도체 장치의 금속 배선 형성 방법.
  6. 제4항에서,
    상기 TaN막과 상기 제2 Ta막은 10~300Å의 두께로 형성하는 반도체 장치의 금속 배선 형성 방법.
  7. 제4항에서,
    상기 제1 예비막 및 제2 예비막은 상기 반도체 기판의 온도를 100~500℃로 유지하고 형성하는 반도체 장치의 금속 배선 형성 방법.
  8. 제4항에서,
    상기 금속 배선은 구리로 형성하는 반도체 장치의 금속 배선 형성 방법.
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