KR20040013165A - 변형된 듀얼 다마신 공정을 이용한 반도체 소자의 금속배선 형성방법 - Google Patents

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Abstract

변형된 듀얼 다마신 공정을 이용하여 싱글 다마신 구조의 비아 콘택을 형성하는 반도체 소자의 금속 배선 형성방법에 관하여 개시한다. 본 발명의 일 실시예에 의하면 애슁 공정에서 사용되는 매체와 반응하는 물질을 포함하는 막을 층간 절연막 상에 형성한 다음에 이를 애슁 공정에서 변성시켜 듀얼 다마신 구조의 배선 패턴을 만든다. 다음에 여기에 구리 등의 도전 물질을 증착하고 이를 CMP 공정을 이용하여 평탄화함으로써 리세스가 없는 싱글 다마신 구조의 비아 콘택을 형성한다. 본 발명에 의하면 리세스 등의 결함이 없는 싱글 다마신 구조의 비아 콘택을 애슁 공정을 활용하여 용이하게 형성할 수 있다.

Description

변형된 듀얼 다마신 공정을 이용한 반도체 소자의 금속 배선 형성방법{Method for forming metal interconnection layer of semiconductor device using modified dual damascene process}
본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 보다 구체적으로는 변형된 듀얼 다마신(dual damascene) 공정을 이용함으로써 리세스(recess)의 발생을 방지할 수 있는 싱글 다마신(single damascene) 구조의 비아 콘택을 이용하는 반도체 소자의 금속 배선 형성방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 금속 배선 사이의 간격이 점차 좁아질 뿐만이 아니라, 다층 배선 구조를 가지는 금속 배선층이 필요하게 되었다. 이에 따라, 동일층상에서 서로 인접한 금속 배선층 사이 또는 상하로 인접한 각 배선층 사이에 존재하는 기생 커패시턴스(C) 성분 및 기생 저항(R) 성분들이 중요한 문제로 부각되었다.
금속 배선 시스템에서 기생 저항 및 기생 커패시턴스 성분들은 소위 기생 RC를 유도하여 소자의 스피드를 지연(delay)시키는 원인이 된다. 또한, 칩의 총 전력 소모량을 증가시키고 신호 누설량 또한 증가시킨다.
따라서, 동작 스피드가 향상되고 초고집적된 반도체 소자를 제조하는데 있어서 기생 RC가 작은 다층 배선 기술을 개발하는 것이 매우 중요한 문제이다. 기생 RC가 작은 배선을 형성하기 위해서는 비저항이 낮은 금속을 배선 물질로 사용하거나 유전율이 낮은 물질로 절연막을 형성할 필요가 있다.
예를 들면 구리(Cu), 알루미늄(Al), 은(Ag), 금(Au) 등의 물질이나 또는 이들의 합금 등이 배선 물질로 관심의 대상이 되고 있다. 이 중에서 현재는 구리를 사용하여 각종 배선을 형성하는 것에 대한 연구가 활발하게 진행되고 있다.
구리는 비저항이 작을 뿐만이 아니라 가격이 싸고 공정의 부담이 적은 장점을 가지고 있다. 또한, 알루미늄과는 달리 일렉트로 마이그레이션(electro-migration) 현상에 대한 내성이 큰 것 또한 장점이다.
상기한 장점들로 인하여 구리를 배선 물질로 널리 사용하지만, 최종 배선층의 배선을 구리로 만드는 경우에는 배선의 본딩(bonding)을 위해서 알루미늄 패드(pad)를 추가적으로 만들어야 하는 단점이 있다. 최종 배선층의 배선을 알루미늄을 사용하여 만들게 되면 알루미늄 패드를 추가적으로 만들 필요가 없기 때문에 공정상으로 간단하며 경제적으로도 유리하다.
그러나 이 경우에 최종 배선과 그 하부에 형성되어 있는 도전체를 연결하는 비아 콘택은 구리로 만들어진다. 구리로 만들어진 비아 콘택은 일반적으로 싱글 다마신 구조가 널리 사용된다.
구리를 사용하여 만들어진 싱글 다마신 구조의 비아 콘택은 상기한 경우뿐만이 아니라 상, 하부 도전체를 연결하는 구조에서 널리 이용되고 있다. 또한, 집적도의 진전으로 배선층의 수가 증가하면서 상, 하부 배선을 연결하는 콘택의 수도 많아지고 그 깊이도 증가하고 있는 추세이다.
위와 같이 구리를 비아 콘택이나 기타 배선 물질로 널리 사용하지만 구리는 다음과 같은 특성을 지니고 있다.
첫째, 구리는 여러 물질과 화학적 친화도가 크기 때문에 실리콘 기판이나 실리콘 산화막으로 쉽게 확산된다. 구리가 확산되는 것을 방지하는 한편 접착력의 향상을 위하여 티타늄이나 탄탈륨 계열의 금속 합금을 사용한 장벽층을 콘택과 실리콘 산화막 사이에 형성하는 방법이 일반적으로 이용된다.
또한, 구리는 산화성도 크기 때문에 외부에 노출되면 쉽게 산화된다. 구리가 산화하면 배선의 저항 및 스트레스를 증가시켜 칩의 전기적 특성을 열화시키는 원인이 될 수 있다. 따라서, 구리의 산화를 방지하기 위하여 구리 배선층의 외부에 산화 방지막을 추가적으로 형성하기도 한다.
그리고, 구리의 배선 패턴을 형성하는 방법으로는 다마신 공정이 일반적으로 사용된다. 구리는 식각 공정을 이용하여 배선 패턴을 형성하기 어렵기 때문이다. 다마신 공정은 그 구조에 따라서 싱글 다마신 공정 또는 듀얼 다마신 공정 등으로 나누어진다. 다마신 공정을 사용하면 불필요하게 증착된 구리막을 제거하기 위하여 평탄화 과정을 실시해야 한다. 구리를 사용하여 비아 콘택을 형성하는 경우에 평탄화 과정에서 물질간의 식각률의 차이로 비아 콘택에 리세스가 발생하는 문제점이 있다.
도 1은 인접한 비아 패턴까지의 거리의 변화에 따른 화학적 기계적 연마(Chemical Mechanical Polishing, 이하 'CMP'라 한다) 공정 후에 비아 콘택에 발생한 리세스(recess)의 깊이를 측정하여 그래프화한 것이다.
그래프를 통해 알 수 있는 바와 같이 구리를 증착한 후에 CMP 공정을 시행하고 나면 비아 콘택에는 리세스가 어느 정도는 발생하는 특징을 보여주고 있다. 그리고 이 리세스의 크기는 비아 콘택이 패턴의 밀도가 조밀하게 형성되어 있는 곳에서 가까운 위치에 있는 경우보다 인접한 패턴으로부터 상당히 멀리 떨어져 있어 비아 콘택이 고립되어 있는 경우에 더 큰 것을 알 수 있다.
비아 콘택에 상기한 바와 같이 리세스가 생기게 되면 저항이 증가하는 등 소자의 전기적 특성이 나빠진다. 특히, 도 1의 그래프에 도시된 바와 같이 인접한 패턴들로부터 고립되어 있는 비아 콘택에서와 같이 리세스가 상당히 커지게 되면 상, 하부 배선의 연결이 끊어져 불량이 발생할 수도 있다.
이와는 달리 듀얼 다마신 구조를 활용하여 싱글 다마신 구조의 비아 콘택을 만들면 여기에 리세스가 발생하는 것을 방지할 수 있다. 즉, 듀얼 다마신 구조의콘택홀 및 층간 절연막 상에 구리를 증착한 후에 평탄화 공정을 실시하여 싱글 다마신 구조의 비아 콘택을 형성한 경우에는 리세스가 발생하지 않는 것으로 나타났다.
본 발명이 이루고자 하는 기술적 과제는 간단한 방법으로 싱글 다마신 구조의 비아 콘택에 리세스가 발생하는 것을 방지하여 배선의 불량을 방지할 수 있는 반도체 소자의 금속 배선 형성방법을 제공하는데 있다.
도 1은 인접한 비아 패턴까지의 거리의 변화에 따라서 CMP 공정 후에 비아 콘택에 발생한 리세스의 깊이를 측정하여 개략적으로 작성한 그래프이고,
도 2 내지 도 8은 본 발명의 제1 실시예에 따른 반도체 소자의 금속 배선 형성방법을 공정 순서에 따라 개략적으로 도시한 단면도들이며,
도 9 내지 도 11은 본 발명의 제2 실시예에 따른 반도체 소자의 금속 배선 형성방법을 공정순서에 따라 도시한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100, 200 : 반도체 기판105, 205 : 도전층
110, 210 : 식각 방지막120, 220 : 제 1 층간 절연막
130, 230 : 제 1 물질막135, 235 : 변성된 제 1 물질막
140 : 제 2 물질막151, 251 : 포토레지스트막 패턴
160, 260 : 비아 홀170 : 개구
180 : 비아 콘택190 : 제 2 층간 절연막
195 : 배선 패턴
상기한 기술적 과제를 달성하기 위한 본 발명에 의한 반도체 소자의 금속 배선 형성방법은 애슁 공정에서 사용하는 매체와 포토레지스트막의 하부에 형성되어 있는 막에 포함되어 있는 물질이 화학 반응을 일으키게 한다. 그 다음 화학 반응으로 변성된 막을 제거함으로써 듀얼 다마신 구조의 비아 홀 및 개구를 형성한다. 다음으로 여기에 구리 등과 같은 도전 물질을 증착하여 평탄화함으로써 싱글 다마신 구조의 비아 콘택을 형성하는 공정을 포함하는 것을 특징으로 한다.
상기한 본 발명의 특징을 포함하는 바람직한 제 1 실시예는 도전층이 형성된 반도체 기판 상에 제 1 층간 절연막, 제 1 물질막 및 제 2 물질막을 순차적으로 형성하고 그 위에 포토레지스트막을 형성한 뒤 패터닝을 한다. 다음으로 제 2 물질막, 제 1 물질막 및 제 1 층간 절연막을 식각하여 비아 홀(via hole)을 형성한 다음, 포토레지스트막을 제거하는 애슁 공정을 실시하는데, 이 때 제 1 물질막의 일부는 애슁 매체와 반응하여 변성되고, 이 변성된 제 1 물질막은 제거한다. 다음으로 제 2 물질막을 제거하고 그 위에 금속 물질을 증착한 뒤 제 1 층간 절연막이 드러날 때까지 평탄화공정을 실시함으로써 리세스 없는 싱글 다마신 구조의 비아 콘택을 형성하는 공정을 포함한다.
여기에서 금속 물질은 구리를 포함하는 물질일 수 있으며, 상기한 제 1 물질막은 애슁 단계에서 사용하는 매체와 반응을 잘하는 불순물을 포함하고 있는 물질로 형성되는 것이 바람직하다.
상기한 포토레지스트막을 제거하는 방법은 산소 플라즈마 방전을 이용하는 방법 또는 오존을 이용하는 방법을 사용하여 수행할 수 있으며, 이 경우에 상기한 제 1 물질막은 탄소가 도핑된 산화막과 같이 산소와 반응을 잘하는 물질을 포함하는 것이 바람직하다.
그리고 상기한 비아 콘택을 형성한 후에는 상기 결과물 상에 비아 콘택과 연결되는 배선 및 이를 둘러싸는 제 2 층간 절연막을 포함하는 배선층을 형성하는 단계를 더 포함할 수 있다. 여기에서 배선층은 최종 배선층일 수 있으며, 이 최종 배선층의 배선은 알루미늄으로 형성할 수도 있다.
그리고 상기한 제 2 물질막은 포토레지스트막을 제거하는 단계에서 변성되지 않는 물질로 형성하는 것이 바람직한데, 예컨대 SiON을 포함하는 막, 실리콘 산화막, 실리콘 질화막, 실리콘 카바이드막, 폴리 실리콘막, 금속 산화물을 포함하는 막 또는 금속 질화물을 포함하는 물질의 막으로 형성할 수 있다.
그리고 상기한 비아 콘택은 인접한 지역의 배선의 패턴 밀도가 상대적으로 낮은 위치에 형성될 수 있다.
그리고 상기한 제 1 층간 절연막을 형성하기 이전에 반도체 기판 상에 식각 방지막(etch stopping layer)을 증착하는 단계를 더 포함하고, 상기한 제 2 물질막을 제거하는 단계에서 비아 홀에 노출된 식각 방지막을 식각하는 단계를 더 포함할 수 있다.
그리고 상기한 금속 물질을 증착하기 전에 비아 홀에 노출된 제 1 층간 절연막 상에는 장벽층을 형성하는 단계를 더 포함할 수 있다.
상기한 본 발명의 특징을 포함하는 바람직한 제 2 실시예는 도전층이 형성된 반도체 기판 상에 제1 층간 절연막 및 제 1 물질막을 형성한 뒤, 그 위에 포토레지스트막을 형성하여 패터닝을 한다. 다음으로 제 1 물질막 및 제 1 층간 절연막을 식각하여 비아 홀을 형성한 다음, 포토레지스트막을 제거하는 애슁 공정을 실시하는데 이 때 제 1 물질막의 포토레지스트막과 접촉하는 부분 및 비아 홀에 노출된 부분은 애슁 매체와 반응하여 변성된다. 다음으로 변성된 제 1 물질막을 제거하여상기한 비아 홀보다 큰 개구를 형성한다. 다음으로 비아 홀 및 개구에 금속 물질을 증착한 후에 평탄화공정을 실시하여 싱글 다마신 구조의 비아 콘택을 형성한다.
여기에서 금속 물질은 구리를 포함하는 물질일 수 있으며, 상기한 제 1 물질막은 애슁 단계에서 사용하는 매체와 반응을 잘하는 불순물을 포함하고 있는 물질로 형성되는 것이 바람직하다.
상기한 포토레지스트막을 제거하는 방법은 산소 플라즈마 방전을 이용하는 방법 또는 오존을 이용하는 방법을 사용하여 수행할 수 있으며, 이 경우에 상기한 제 1 물질막은 탄소가 도핑된 산화막과 같이 산소와 반응을 잘하는 물질을 포함하는 것이 바람직하다.
그리고 상기한 비아 콘택을 형성한 후에는 상기 결과물 상에 비아 콘택과 연결되는 배선을 포함하는 배선층(wiring layer)을 형성하는 단계를 더 포함할 수있다. 여기에서 배선층은 최종 배선층일 수 있으며, 이 최종 배선층의 배선은 알루미늄을 사용하여 형성할 수도 있다.
그리고 상기한 비아 콘택은 인접한 지역의 배선의 패턴 밀도가 상대적으로 낮은 위치에 형성될 수 있다.
그리고 상기한 제 1 층간 절연막을 형성하기 이전에 반도체 기판 상에 식각 방지막(etch stopping layer)을 증착하는 단계를 더 포함하고, 상기한 개구를 형성하는 단계 이후에 비아 홀에 노출된 식각 방지막을 식각하는 단계를 더 포함할 수 있다.
그리고 상기한 금속 물질을 증착하기 전에 비아 홀에 노출된 제 1 층간 절연막 상에는 장벽층을 형성하는 단계를 더 포함할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시될 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.
(실시예 1)
도 2 내지 도 8은 본 발명의 바람직한 제1 실시예에 따른 반도체 소자의 금속 배선 형성방법을 공정 순서에 따라 개략적으로 도시한 단면도들이다.
도 2를 참조하면, 도전층(105)을 포함하고 있는 반도체 기판(100) 상에 제 1 층간 절연막(120), 제 1 물질막(130) 및 제 2 물질막(140)을 순차적으로 증착한다.
여기서 반도체 기판(100)은 실리콘 웨이퍼 기판만이 아니라 내부에 특정한 도전층(105)을 포함하고 있는 다른 물질의 층일 수도 있다. 도전층(105)은 반도체 기판(100)에 형성된 불순물 도핑 영역이거나 구리(Cu) 배선층 또는 기타 다른 도전체 패턴일 수 있다.
제 1 층간 절연막(120)을 증착하기 전에 식각 방지막(etch stopping layer,110)을 반도체 기판(100) 상에 먼저 증착할 수도 있다. 식각 방지막(110)은 그 상부에 형성되는 제 1 층간 절연막(120)에 대하여 식각 선택비가 큰 물질, 예컨대 실리콘 질화막(Si3N4) 또는 실리콘 카바이드막(SiC) 등으로 형성하는 것이 바람직하다. 식각 방지막(110)은 예컨대 약 200Å 내지 1000Å 정도 바람직하게는 500Å 정도의 두께로 형성한다.
이어서, 식각 방지막(110) 상에 제 1 층간 절연막(120)을 증착한다. 제 1 층간 절연막(120)은 예를 들면, 다공성 실리콘 산화막, PSG(phosphorous silicate glass)막, BPSG(boron phosphorous silicate glass)막, USG(undoped silicate glass)막, FSG(fluorine doped silicate glass)막, SiOC막, HDP(high density plasma)막, PE-TEOS(plasma enhanced-tetra ethyl ortho silicate)막 또는 SOG(spin on glass)막과 같은 저유전율을 갖는 물질막으로 형성하는 것이 바람직하다. 제 1 층간 절연막(120)은 예컨대 약 1500Å 내지 15000Å 정도 바람직하게는 약 3000Å 내지 5000Å 정도의 두께로 형성한다.
이어서, 제 1 층간 절연막(120) 상에 제 1 물질막(130)을 증착한다. 제 1 물질막(130)은 후속 공정인 포토레지스트막을 제거하기 위한 애슁(ashing) 공정에서 사용하는 매체와 반응을 잘하는 물질을 포함하고 있는 것이 바람직하다. 그 이유는 후술한다. 예컨대 애슁 공정에서 산소 또는 오존을 주요한 매체로 사용하는 경우에는 제 1 물질막(130)은 탄소가 도핑된 산화막, 예를 들면 AMT사의 Black Diamond, Novellus사의 Coral, ASM사의 Aurora 등이 바람직하다. 제 1 물질막(130)은 약 500Å 내지 3000Å 정도 바람직하게는 약 1500Å 정도의 두께로 형성한다.
이어서, 제 1 물질막(130) 상에는 제 2 물질막(140)을 증착한다. 제 2 물질막(140)은 제 1 물질막(130)과는 달리 애슁 공정에서 사용하는 매체와 반응하는 물질을 포함하고 있지 않거나 반응을 하여도 그 반응속도가 매우 낮은 것을 포함하는 것이 바람직하다. 그 이유 역시 후술한다. 예컨대 전술한 바와 같이 애슁 공정에서 산소 또는 오존을 주요한 매체로 사용하는 경우에는 제 2 물질막(140)은 SiON을 포함하는 막, 실리콘 산화막, 실리콘 질화막, 실리콘 카바이드막, 폴리 실리콘막, 금속 산화물을 포함하는 막 또는 금속 질화물을 포함하는 물질의 막 등이 될 수 있다. 제 2 물질막(140)은 약 200Å 내지 1500Å 바람직하게는 약 500Å 내지 1000Å 정도의 두께로 형성한다.
도 3을 참조하면, 제 2 물질막(140) 상에 포토레지스트막(미도시)을 증착한 다음, 노광 및 현상 공정을 이용하여 비아 홀(160)이 형성될 영역의 패턴을 형성한다. 도면에는 패터닝된 포토레지스트막(151)이 도시되어 있다. 본 실시예는 비아 홀(160)에 인접한 지역에 다른 도전층의 패턴이 거의 없어서 싱글 다마신 구조의 비아 홀에 대한 평탄화 공정에서 리세스가 심하게 발생하는 경우에 특히 유용하다. 본 실시예에서도 비아 홀(160)의 주위에 아무런 패턴도 없는 경우를 도시하고 있다. 그러나 본 실시예는 비아 홀(160)의 인접한 지역에 도전체 패턴이 많이 형성되어 있어 패턴 밀도가 상대적으로 큰 경우에도 적용될 수 있다.
이어서, 포토레지스트 패턴(151)을 식각 마스크로 사용하여 제 2 물질막(140), 제 1 물질막(130) 및 제 1 층간 절연막(120)을 순차적으로 식각하여제 2 물질막 패턴(141), 제 1 물질막 패턴(131) 및 제 1 층간 절연막 패턴(121)을 형성한다. 그러면 제 1 층간 절연막(120) 사이의 예정된 위치에 비아 홀(160)이 만들어진다. 제 1 물질막 패턴(131) 및 제 2 물질막 패턴(141)으로 둘러싸인 부분은 후속 공정에서 제거되므로 비아 홀(160)은 제 1 층간 절연막(121)으로 둘러싸인 부분을 가리킨다.
여기에서 제 1 층간 절연막(120)을 식각하여 제 1 층간 절연막 패턴(121)을 형성하는 과정은 제 2 물질막 패턴(141)을 식각 마스크로 사용하여 진행할 수도 있다. 이 경우에는 제 2 물질막(140) 만을 먼저 식각하여 제 2 물질막 패턴(141)을 형성한 후에, 포토레지스트막 패턴(151)을 제거한 다음 제 1 층간 절연막(120)을 식각한다. 제 1 층간 절연막 패턴(121)의 형성 공정이 포토레지스트막 패턴(151)을 제거한 후에 진행하게 되므로 제 1 물질막 패턴(131)의 일부가 변성된 후에 식각이 진행되게 된다.
도 4를 참조하면, 포토레지스트막 패턴(151)이 제거된다. 포토레지스트막 패턴(151)을 제거하는 공정은 일반적으로 애슁 공정이라고 불리는데, 건식 공정이 통상적으로 사용된다.
건식 애슁 공정은 산소 플라즈마 방전을 이용하는 방법과 오존을 이용하는 방법으로 크게 나눌 수 있다. 산소 플라즈마 애슁 방법은 산소 플라즈마의 부산물인 산소 라디칼과 유기물인 포토레지스트가 반응하여 이산화탄소를 생성하고 이를 진공 펌프로 배출시킴으로써 포토레지스트를 제거하는 방법이다. 반면, 오존을 이용한 방법은 오존의 강력한 산화 작용을 이용하여 상압하에서 포토레지스트를 제거하는 방법이다. 본 실시예에서 사용되는 애슁 공정은 상기한 예에 한정되지 않으며 다른 애슁 공정이 사용될 수도 있다.
이렇게 애슁 공정이 진행되는 동안에 비아 홀(160)에 노출이 되어 있는 제 1 물질막 패턴(131)도 애슁 매체와 접촉하게 된다. 제 1 물질막 패턴(131)에 이 매체와 반응을 잘하는 불순물이 포함되어 있어서 애슁 공정 중에 애슁 매체와 이 불순물이 반응을 한다. 반응이 일어나면 제 1 물질막 패턴의 일부는 성질이 변한다. 그 결과 변성된 제 1 물질막(135)과 나머지 제 1 물질막 패턴(132)을 남기게 된다.
예컨대 탄소가 도핑된 실리콘 산화막으로 제 1 물질막 패턴(131)이 형성되어 있는 경우에는, 산소 플라즈마 또는 오존을 이용한 애슁 공정에서 이 탄소가 산소와 반응을 하게 된다. 그러면 이산화탄소가 생성되어 제 1 물질막 패턴(131)으로부터 빠져나간다. 탄소가 빠져나간 제 1 물질막 패턴(131)의 물성은 변화된다. 그러면 변성된 제 1 물질막(135)만을 제거하기가 쉬워진다. 이러한 화학 반응을 적절히 이용하면 기존의 싱글 다마신 구조의 패턴 형성 공정에 특별히 복잡한 공정을 추가하지 않고도 후술하는 바와 같이 듀얼 다마신 구조의 배선 패턴을 형성할 수 있다.
여기에서 제 2 물질막 패턴(141)은 제 1 물질막 패턴(131)의 전부가 애슁 매체와 반응하여 성질이 변하는 것을 막아주는 역할을 한다. 그러므로, 그러므로, 전술한 바와 같이 제 2 물질막(141)은 애슁 매체와 반응하는 물질을 포함하지 않는 것이 바람직하다.
도 5를 참조하면, 변성된 제 1 물질막 패턴(135)만을 제거한다. 변성된 제 1 물질막 패턴(135)을 제거하기 위하여 건식 식각 혹은 습식 식각, 바람직하게는 습식 식각을 사용할 수 있다. 습식 식각은 상기한 예에서는 불화 수소나 불화 암모늄과 같이 불소를 함유하고 있는 식각 용액을 일반적으로 사용한다. 그러나 상기한 변성된 제 1 물질막(135)의 물성에 따라서 다른 식각 용액을 사용할 수도 있다.
변성된 제 1 물질막(135)이 제거되면 제 1 물질막 패턴(132)으로 둘러싸인 개구(opening, 170)가 비아 홀(160)의 상부에 형성된다. 이 개구(170)는 비아 홀(160) 보다 크기가 더 크며 비아 홀(160)의 입구에 형성된다.
도 6을 참조하면, 남아 있는 제 2 물질막 패턴(141)을 제거하고 또한 비아 홀(160)에 노출되어 있는 식각 방지막(110)을 제거한다. 그러면 도전층(105)이 노출되고 식각 방지막(111) 패턴이 형성된다. 제 2 물질막 패턴(141)을 제거하는 공정과 식각 방지막(110)을 식각하는 공정은 전자를 먼저 수행하는 것이 바람직하나 제 2 물질막(140)과 식각 방지막(110)의 두께와 식각률을 고려하여 동시에 수행할 수도 있다.
제 2 물질막 패턴(141)과 식각 방지막 패턴(111)이 제거되고 나면, 도면에 도시된 바와 같이 제 1 층간 절연막 패턴(121)과 제 1 물질막 패턴(132)으로 둘러싸인 이중 다마신 구조의 패턴이 만들어진다. 이 이중 다마신 구조의 패턴은 비아 홀(160)과 개구(170)가 합쳐져서 만들어지게 된다.
도 7을 참조하면, 도 7에는 비아 콘택(180)이 형성된 결과물이 도시되어 있다. 이를 위해서는 우선, 비아 홀(160)과 개구(170)의 내부 및 제 1 물질막 패턴(132) 상에 금속 물질(미도시)을 증착한다. 금속 물질로는 비저항 값이 작은 구리(Cu), 은(Ag) 또는 금(Au) 등이나 이것들의 합금을 사용할 수 있는데, 특히 구리가 널리 사용된다. 이때 상기 금속물질의 확산을 방지하기 위하여 제1물질막 패턴(132)과 비아홀(160)과 개구(170) 상에 확산 방지막(미도시)을 형성하는 것이 바람직하다. 상기 확산 방지막은 Ta, TaN, W, WN, Ti, TiN 등의 단일막 혹은 이들 막을 조합한 복합막을 사용하는 것이 가능하며, 전체 두께가 100~1000Å 정도로 형성하는 것이 바람직하다.
금속 물질을 증착한 다음에는 평탄화 공정을 실시하여 비아 콘택(180)을 형성한다. 평탄화를 위한 공정으로는 통상적으로 CMP 공정이 사용된다. CMP 공정을 이용하여 제 1 물질막 패턴(132) 상의 금속 물질 예컨대 구리를 제거하고 나서 제 1 층간 절연막이 노출될 때까지 계속해서 제 1 물질막 패턴(132)과 금속 물질을 식각한다. 그러면 도 7에서와 같은 싱글 다마신 구조의 비아 콘택(180)이 생긴다. CMP 공정이 이중 다마신 구조에 메워진 구리에 대하여 진행되는데 이 경우에는 도면에서와 같이 비아 콘택(180)에 리세스가 거의 생기지 않는다.
이후, 필요에 따라서 비아 콘택이 완성된 결과물 상에 확산 방지막(미 도시)을 형성한다. 확산방지막은 일반적으로 SiN, SiC 등을 사용하여 형성하며, 그 두께는 500~1000Å 정도로 형성하는 것이 바람직하다.
도 8은 도 7의 결과물 상에 배선 패턴(195) 및 이를 둘러싸고 있는 제 2 층간 절연막(190)을 포함하는 배선층이 형성되어 있는 소자를 개략적으로 도시하고 있는 단면도이다. 상기 배선 패턴(195)과 제2층간 절연막(190)을 형성하는 공정은 배선 패턴을 형성한 후에 배선 패턴상에 절연막을 형성하는 방법을 사용할 수도 있으며, 절연막을 먼저 증착하고 배선 이 형성될 부분의 절연막을 식각한 후 배선 형성용 물질을 증착한 후 CMP 등의 방법을 통하여 형성하는 다마신 공정을 사용할 수도 있다. 이러한 공정은 일반적으로 배선 패턴(195)이 비아 콘택(180)을 형성하는 물질과 다른 물질 예컨대 상기한 배선층이 알루미늄으로 형성된 배선층이고 비아 콘택(180)은 구리로 형성된 경우 등에 널리 이용될 수 있다.
그러나, 본 발명의 실시예는 상기한 예에 한정되지 않고 구리 등을 이용한 싱글 다마신 구조의 비아 콘택(180)이 필요한 곳에는 어떠한 응용예에도 적용이 가능하다. 또한, 상기한 배선층의 배선 패턴(195)의 모양 및 사용되는 물질에 따라서 배선층은 도면과 다를 수 있다.
(실시예 2)
도 9 내지 도 11은 본 발명의 바람직한 제 2 실시예를 보여주기 위한 개략적인 단면도들이다. 여기서 도 9 내지 도 11은 전술한 제 1 실시예의 도 2 내지 도 5에 대응하는 그림이다. 제 1 실시예를 설명하기 위하여 도시한 도 6 및 도 7의 공정은 도 11 이후의 본 실시예에도 동일하게 적용된다(다만, 이 경우에 참조 번호는 제 2 실시예에 맞게 변경되어야 한다). 이하에서는 도 9 내지 도 11까지의 공정만 상세히 설명하기로 한다.
도 9를 참조하면, 도전층(205)이 형성되어 있는 반도체 기판(200) 상에 제 1 층간 절연막(220) 및 제 1 물질막(230)을 증착한다. 제 1 실시예와 마찬가지로 반도체 기판(200)은 실리콘 웨이퍼 기판만이 아니라 내부에 특정한 도전층(205)을 포함하고 있는 다른 층일 수도 있다. 도전층(205)은 반도체 기판(200)에 형성된 불순물 도핑 영역이거나 구리(Cu) 배선층 또는 기타 다른 도전체 패턴일 수 있다.
제 1 층간 절연막(220)을 증착하기 전에 식각 방지막(etch stopping layer, 210)을 반도체 기판(200) 상에 먼저 증착할 수도 있다. 식각 방지막(210)은 그 상부에 형성되는 제 1 층간 절연막(220)에 대하여 식각 선택비가 큰 물질, 예컨대 실리콘 질화막(Si3N4) 또는 실리콘 카바이드막(SiC)으로 형성하는 것이 바람직하다. 식각 방지막(210)은 예컨대 약 200Å 내지 1000Å 정도 바람직하게는 500Å 정도의 두께로 형성한다.
이어서, 식각 방지막(210) 상에 제 1 층간 절연막(220)을 증착한다. 제 1 층간 절연막(220)은 예를 들면, 다공성 실리콘 산화막, PSG(phosphorous silicate glass)막, BPSG(boron phosphorous silicate glass)막, USG(undoped silicate glass)막, FSG(fluorine doped silicate glass)막, SiOC막, HDP(high density plasma)막, PE-TEOS(plasma enhanced-tetra ethyl ortho silicate)막 또는 SOG(spin on glass)막과 같은 저유전율을 갖는 물질막으로 형성하는 것이 바람직하다. 제 1 층간 절연막(220)은 예컨대 약 1500Å 내지 15000Å 정도 바람직하게는 약 3000Å 내지 5000Å 정도의 두께로 형성한다.
이어서, 제 1 층간 절연막(220) 상에 제 1 물질막(230)을 증착한다. 제 1 물질막(230)은 후속 공정인 포토레지스트막을 제거하기 위한 애슁(ashing) 공정에서 사용하는 매체와 반응을 잘하는 물질을 포함하고 있는 것이 바람직하다. 이 점은 제 1 실시예와 같다. 예컨대 애슁 공정에서 산소 또는 오존을 매체로 사용하는 경우에는 제 1 물질막(230)은 탄소가 도핑된 산화막, 예를 들면 AMT사의 BlackDiamond, Novellus사의 Coral, ASM사의 Aurora 등이 바람직하다. 제 1 물질막(230)은 약 2000Å 내지 5000Å 정도의 두께로 형성하는데 제 1 실시예에서 보다는 두껍게 형성한다.
도 10을 참조하면, 제 1 물질막(230) 상에 포토레지스트막(미도시)을 증착한 다음 노광 및 현상 공정을 이용하여 비아 홀(260)이 형성될 영역의 패턴을 형성한다. 도면에는 패터닝된 포토레지스트막(251)이 도시되어 있다. 본 실시예는 비아 홀(260)에 인접한 지역에 다른 도전층의 패턴이 거의 없어서 후속 평탄화 공정에서 리세스가 심하게 발생하는 경우에 특히 유용하다. 본 실시예에서도 비아 홀(260)의 주위에 아무런 패턴도 없는 경우를 도시하고 있다. 그러나 본 실시예는 비아 홀(260)의 인접한 지역에 도전체 패턴이 형성되어 있어 패턴 밀도가 높은 경우에도 적용될 수 있다.
이어서, 포토레지스트 패턴(251)을 식각 마스크로 사용하여 제 1 물질막(230) 및 제 1 층간 절연막(220)을 순차적으로 식각하여 제 1 물질막 패턴(231) 및 제 1 층간 절연막 패턴(221)을 형성한다. 그러면 제 1 층간 절연막(120) 사이의 예정된 위치에 비아 홀(260)이 만들어진다. 그 결과 비아 홀(260)은 식각 방지막(210)이 형성되어 있는 경우에는 식각 방지막(210)을 노출시키고 그렇지 않은 경우에는 도전층(205)을 노출시킨다.
도 11을 참조하면, 포토레지스트막 패턴(251)이 제거된다. 포토레지스트막 패턴(251)을 제거하는 애슁 공정은 건식 공정이 통상적으로 사용된다. 본 실시예에서는 애슁 공정으로 예컨대 산소 플라즈마 방전을 이용하는 방법과 오존을 이용하는 방법 등이 사용될 수 있다.
이렇게 애슁 공정이 진행되는 동안에 포토레지스트막 패턴(251)과 접촉하고 있는 제 1 물질막 패턴(231) 및 비아 홀(260)에 노출이 되어 있는 제 1 물질막 패턴(231)도 애슁 매체와 접촉하게 된다. 애슁 공정 중에 이 제 1 물질막 패턴(231)의 일부에 포함된 불순물과 애슁 매체도 반응을 한다. 그 결과 제 1 물질막 패턴(231)의 일부는 성질이 변하여 변성된 제 1 물질막(235)이 되고 나머지 제 1 물질막 패턴(232)을 남기게 된다. 도시된 바와 같이, 포토레지스트막 패턴(251)과 접촉하고 있던 제 1 물질막 패턴(231)의 상부 및 비아 홀(260)에 노출된 제 1 물질막 패턴(231)의 측면이 변성이 된다.
예컨대 탄소가 도핑된 실리콘 산화막으로 제 1 물질막 패턴(231)이 형성되어 있는 경우에는 산소 플라즈마 또는 오존을 이용한 애슁 공정 중에 탄소가 산소와 반응을 하게 된다. 그러면 이산화탄소가 생성되어 제 1 물질막 패턴(231)으로부터 빠져나간다. 제 1 물질막 패턴의 성질은 변화하고 이 변성된 제 1 물질막(235)만을 제거하기가 쉬워진다.
본 실시예에서는 상기한 애슁 공정의 공정 조건을 적절히 조절하는 것이 중요하다. 즉, 변성된 제 1 물질막(235)이 깊이 방향으로 제 1 층간 절연막 패턴(221)의 상부까지 형성되도록 반응이 너무 많이 일어나게 해서는 안된다. 이러한 경우에는 듀얼 다마신 구조의 패턴을 형성할 수 없기 때문이다.
이와 같이 공정 조건을 적절히 조절하여 화학 반응이 일어나는 범위를 조정하면 제 1 실시예와는 달리 제 2 물질막을 형성할 필요가 없다. 그러면 기존의 공정에 특별히 복잡한 공정을 추가하지 않고도 듀얼 다마신 구조의 배선 패턴을 형성하는 것이 가능하다.
다음으로, 변성된 제 1 물질막(235)을 제거하고 구리 등의 금속 물질을 매립한 뒤에 CMP 공정을 이용하여 싱글 다마신 구조의 비아 콘택을 형성하는 방법은 제 1 실시예와 동일하게 적용된다.
본 발명에 의한 반도체 소자의 금속 배선 형성방법에 의하면, 듀얼 다마신 구조의 배선 패턴을 포함하는 층을 애슁 공정을 활용함으로써 용이하게 만들 수 있다. 이러한 듀얼 다마신 구조의 배선 패턴을 평탄화 공정을 이용하여 식각함으로써 싱글 다마신 구조의 비아 콘택을 형성하게 되면 이 비아 콘택에는 리세스가 거의 발생하지 않는다. 따라서 금속 배선의 전기적 특성이 향상되고 불량이 없는 반도체 소자를 용이하게 형성하는 것이 가능하다.

Claims (21)

  1. 도전층이 형성된 반도체 기판 상에 제 1 층간 절연막, 포토레지스트를 제거하는 단계에서 사용하는 매체와 반응을 하는 물질이 포함된 제 1 물질막 및 제 2 물질막을 순차적으로 형성하는 단계;
    상기 제 2 물질막 상에 상기 제 2 물질막의 상면을 일부 노출시키는 패턴을 가진 포토레지스트막을 형성하는 단계;
    상기 포토레지스트막을 식각 방지막으로 하여 상기 제 2 물질막, 제 1 물질막 및 제 1 층간 절연막을 식각하여 비아 홀(via hole)을 형성하는 단계;
    상기 제 1 물질막에 포함된 물질과 반응하여 상기 제 1 물질막의 상기 비아 홀에 노출된 부분을 변성시킴과 동시에 상기 포토레지스트막을 제거하는 단계;
    상기 변성된 제 1 물질막을 제거하여 상기 제 1 물질막에 상기 비아 홀보다 큰 개구를 형성하는 단계;
    남아 있는 상기 제 2 물질막을 제거하는 단계;
    상기 비아 홀 및 개구를 채우도록 금속 물질을 증착하는 단계; 및
    상기 제 1 층간 절연막이 드러날 때까지 평탄화공정을 실시하여 비아 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  2. 제1항에 있어서, 상기 금속 물질은 구리를 포함하는 물질인 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  3. 제1항에 있어서, 상기 포토레지스트막을 제거하는 단계는 산소 플라즈마 방전을 이용하는 방법 또는 오존을 이용하는 방법을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  4. 제1항에 있어서, 상기 제 1 물질막에 포함된 물질은 산소 또는 산소 이온과 반응을 잘하는 물질인 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  5. 제4항에 있어서, 상기 제 1 물질막은 탄소가 도핑된 산화막인 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  6. 제1항에 있어서, 상기 비아 콘택을 형성하는 단계 이후에 상기 결과물 상에 상기 비아 콘택과 연결되는 배선 패턴 및 상기 배선 패턴을 둘러싸는 제 2 층간 절연막을 포함하는 배선층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  7. 제6항에 있어서, 상기 배선층의 상기 배선 패턴은 알루미늄을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  8. 제1항에 있어서, 상기 제 2 물질막은 상기 포토레지스트막을 제거하는 단계에서 변성되지 않는 물질로 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  9. 제8항에 있어서, 상기 제 2 물질막은 SiON을 포함하는 막, 실리콘 산화막, 실리콘 질화막, 실리콘 카바이드막, 폴리 실리콘막, 금속 산화물을 포함하는 막 또는 금속 질화물을 포함하는 물질로 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  10. 제1항에 있어서, 상기 제 1 층간 절연막을 형성하기 이전에 상기 반도체 기판 상에 식각 방지막(etch stopping layer)을 형성하는 단계를 더 포함하고, 상기 제 2 물질막을 제거하는 단계에서 상기 비아 홀에 노출된 상기 식각 방지막을 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  11. 제1항에 있어서, 상기 금속 물질을 증착하는 단계 이전에 상기 비아 홀에 노출된 상기 제 1 층간 절연막 상에 확산 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  12. 제1항에 있어서, 상기 비아 콘택을 형성하는 단계 이후에 상기 결과물 상에 확산 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  13. 도전층이 형성된 반도체 기판 상에 제1 층간 절연막 및 포토레지스트를 제거하는 단계에서 사용하는 매체와 반응을 하는 물질을 포함하는 제 1 물질막을 순차적으로 형성하는 단계;
    상기 제1 물질막 상에 상기 제 1 물질막의 상면을 일부 노출시키는 패턴을 가진 포토레지스트막을 형성하는 단계;
    상기 제 1 물질막 및 제 1 층간 절연막을 식각하여 비아 홀을 형성하는 단계;
    상기 제 1 물질막에 포함된 물질과 반응하여 상기 제 1 물질막의 상기 포토레지스트막과 접촉하는 부분 및 상기 비아 홀에 노출된 부분을 변성시킴과 동시에 상기 포토레지스트막을 제거하는 단계;
    상기 변성된 제 1 물질막을 제거하여 상기 제 1 물질막에 상기 비아 홀보다 큰 개구를 형성하는 단계;
    상기 비아 홀 및 개구를 채우도록 금속 물질을 증착하는 단계; 및
    상기 제 1 층간 절연막이 드러날 때까지 평탄화공정을 실시하여 비아 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  14. 제13항에 있어서, 상기 금속 물질은 구리를 포함하는 물질인 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  15. 제13항에 있어서, 상기 개구를 형성하는 단계 이후에 상기 결과물 상에 확산 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  16. 제13항에 있어서, 상기 제 1 물질막에 포함된 불순물은 산소 또는 산소 이온과 반응을 잘하는 물질을 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  17. 제13항에 있어서, 상기 제 1 물질막은 탄소가 도핑된 산화막인 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  18. 제13항에 있어서, 상기 비아 콘택을 형성하는 단계 이후에 상기 결과물 상에 상기 비아 콘택과 연결되는 배선 패턴 및 상기 배선 패턴을 둘러싸는 제 2 층간 절연막을 포함하는 배선층(wiring layer)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  19. 제18항에 있어서, 상기 배선층의 배선 패턴은 알루미늄을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  20. 제13항에 있어서, 상기 제 1 층간 절연막을 형성하기 이전에 상기 반도체 기판 상에 식각 방지막을 증착하는 단계를 더 포함하고, 상기 개구를 형성하는 단계 이후에 상기 비아 홀에 노출된 상기 식각 방지막을 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  21. 제13항에 있어서, 상기 금속 물질을 증착하는 단계 이전에 상기 비아 홀에 노출된 층간 절연막 상에 확산방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
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