KR101098920B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은, 소정의 도전층이 형성된 반도체 기판 상에 제1 식각정지막과 제1 금속배선을 형성하고, 상기 제1 금속배선 상부 표면에 무전해 도금법을 이용하여 금속성 물질의 캡핑막을 형성하는 단계와, 상기 캡핑막과 연결되는 제2 금속배선을 형성하며, 상기 제2 금속배선이 형성된 반도체 기판 상에 제2 식각정지막 및 패시베이션막을 순차적으로 형성하고, 상기 패시베이션막 및 제2 식각정지막을 패터닝하여 상기 제2 금속배선과 연결되는 패드를 형성하는 단계와, 상기 제1 및 제2 금속배선을 차폐하도록 상기 패시베이션막을 패터닝하는 단계와, 상기 패드 및 상기 패시베이션막 측벽에 스페이서를 형성하고, 노출된 상기 제2 식각정지막을 제거하는 단계와, 상기 제1 식각정지막이 노출되도록 습식 식각하여 제1 및 제2 금속배선 사이에 에어-갭을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 관한 것이다.
다층 금속배선, 에어-갭(air-gap), RC 딜레이(RC delay)

Description

반도체 소자의 제조방법{Method for manufacturing semicondoctor device}
도 1 내지 도 9는 본 발명의 바람직한 제1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 10 내지 도 12는 본 발명의 바람직한 제2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 13 내지 도 15는 본 발명의 바람직한 제3 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
110, 210, 310: 반도체 기판 112, 212, 312: 하부 도전층
114, 214, 314: 제1 식각정지막 116, 216, 316: 제1 층간절연막
122, 222, 322: 듀얼 다마신 패턴 124, 224, 324: 제1 금속배선
126, 226, 326: 캡핑막 128, 228, 328: 제2 층간절연막
130, 230, 330: 제2 금속배선 132, 232, 332: 제2 식각정지막
138, 238, 338: 패시베이션막 144, 244, 344: 패드
152, 252, 352: 스페이서
본 발명은 반도체 장치의 제조방법에 관한 것으로, 더욱 상세하게는 다층 금속 배선 사이에 에어-갭을 형성하여 RC 딜레이를 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 메모리 장치는 일반적으로 이중 상감 방식(dual damascene)을 적용하여 다층 금속배선을 형성하고 있다. 이중 상감 방식은 비아(via) 또는 트렌치(trench)를 형성하기 위하여 실리콘 질화막으로 식각 정지층을 이용하고 있다. 또한, 금속배선용 물질인 구리의 확산을 방지하기 위하여 확산방지막을 사용하고 있다. 그러나, 확산방지막 및 식각정지막의 유전 상수(dielectric constant)가 층간절연막으로 사용되는 산화막에 비해 상대적으로 높아 전체적으로 유효 유전 상수가 증가하게 되므로 RC 딜레이(delay) 측면에서 불리하다.
본 발명이 이루고자 하는 기술적 과제는 다층 금속 배선 사이에 에어-갭을 형성하여 RC 딜레이를 개선할 수 있는 반도체 소자의 제조방법을 제공함에 있다.
본 발명은, 소정의 도전층이 형성된 반도체 기판 상에 제1 식각정지막 및 제1 층간절연막을 순차적으로 형성하고, 상기 제1 층간절연막 내에 다마신 공정을 이용하여 상기 도전층과 연결되는 제1 금속배선을 형성하는 단계와, 상기 제1 금속배선 상부 표면에 무전해 도금법을 이용하여 금속성 물질의 캡핑막을 형성하는 단계와, 상기 캡핑막이 형성된 반도체 기판 상에 제2 층간절연막을 형성하고, 상기 제2 층간절연막 내에 다마신 공정을 이용하여 상기 캡핑막과 연결되는 제2 금속배선을 형성하는 단계와, 상기 제2 금속배선이 형성된 반도체 기판 상에 제2 식각정지막 및 패시베이션막을 순차적으로 형성하고, 상기 패시베이션막 및 제2 식각정지막을 패터닝하여 상기 제2 금속배선과 연결되는 패드를 형성하는 단계와, 상기 제1 및 제2 금속배선을 차폐하도록 상기 패시베이션막을 패터닝하는 단계와, 상기 패드 및 상기 패시베이션막 측벽에 스페이서를 형성하고, 노출된 상기 제2 식각정지막을 제거하는 단계와, 상기 제1 식각정지막이 노출되도록 상기 제1 및 제2 층간절연막을 습식 식각하여 제1 및 제2 금속배선 사이에 에어-갭을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은, 소정의 도전층이 형성된 반도체 기판 상에 제1 식각정지막 및 제1 층간절연막을 순차적으로 형성하고, 상기 제1 층간절연막 내에 다마신 공정을 이용하여 상기 도전층과 연결되는 제1 금속배선을 형성하는 단계와, 상기 제1 금속배선 및 상기 제1 층간절연막 상에 캡핑막을 형성하는 단계와, 상기 캡핑막이 형성된 반도체 기판 상에 제2 층간절연막을 형성하고, 상기 제2 층간절연막 내에 다마신 공정을 이용하여 상기 제1 금속배선과 연결되는 제2 금속배선을 형성하는 단계와, 상기 제2 금속배선이 형성된 반도체 기판 상에 제2 식각정지막 및 패시베이션막을 순차적으로 형성하고, 상기 패시베이션막 및 제2 식각정지막을 패터닝하여 상기 제2 금속배선과 연결되는 패드를 형성하는 단계와, 상기 제1 및 제2 금속배선을 차폐하도록 상기 패시베이션막을 패터닝하는 단계와, 상기 패드 및 상기 패시베이션막 측벽에 스페이서를 형성하고, 노출된 상기 제2 식각정지막을 제거하는 단계와, 상기 캡핑막이 노출되도록 상기 제2 층간절연막을 습식 식각하여 제2 금속배선 사이에 에어-갭을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
<제1 실시예>
도 1 내지 도 9는 본 발명의 바람직한 제1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 반도체 소자를 형성하기 위한 여러 공정을 거친 반도체 기판(110)에 하부 도전층(112)을 형성한다. 하부 도전층(112)은 트랜지스터의 소오스/드레인 영역 또는 금속배선 등일 수 있다. 본 발명의 실시예에서는 하부 도전층(112)이 콘택 플러그를 포함하는 금속배선인 경우를 예를 들어 설명한다.
하부 도전층(112)이 형성된 반도체 기판(110) 상에 제1 식각정지막(114)을 형성한다. 제1 식각정지막(114)은 열처리 공정이나 포토레지스트 스트립 공정과 같은 산소 플라즈마 공정에 의하여 하부 도전층(112)이 확산하거나 산화되는 것을 방지하는 역할을 하고, 실리콘 질화막 또는 실리콘 산화 질화막과 같은 절연막으로 형성할 수 있다.
제1 식각정지막(112)이 형성된 반도체 기판(110) 상에 제1 층간절연막(116)을 형성한다. 제1 층간절연막(116)은 실리콘 산화막(SiO2), 저유전율을 갖는 SiOC 계열의 절연막, SiOH 계열의 절연막, SiOF 계열의 절연막 또는 다공성 실리카 절연막 등으로 형성할 수 있다.
이어서, 제1 층간절연막(116)에 하부 도전층(112)과 연결하기 위한 듀얼 다마신(dual damascene) 패턴(122)을 형성한다. 듀어 다마신 패턴(122)을 형성하는 방법은 설명하면, 먼저 비아홀(118)을 정의하는 포토레지스트 패턴(미도시)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 층간절연막(116)을 식각하여 비아홀(118)을 형성하고, 회전 도포 방식을 이용하여 유기 바텀반사방지코팅막(Organic Bottom Anti-Reflective Coating)(미도시)을 도포하여 비아홀(118)을 매립한 다음, 트렌치(120)를 정의하는 포토레지스트 패턴(미도시)을 형성하여 이를 식각 마스크로 사용하여 층간절연막(116)의 일부를 식각하여 트렌치(120)를 형성한 후, 상기 포토레지스트 패턴과 층간절연막(116)에 잔류하는 상기 유기 바텀반사방지코팅막을 제거하고, 하부 도전층(112)과의 연결을 위해 비아홀(118)을 통해 노출된 제1 식각정지막(114)을 제거하여 듀얼 다마신 패턴(122)을 형성할 수 있다. 듀얼 다마신 패턴(122)을 형성하는 방법은 반도체 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 기술로서 여러 가지 다양한 형태로 이루어질 수 있으며, 여기서는 그 일예만을 들어 설명한 것이다.
듀얼 다마신 패턴(122)이 형성된 반도체 기판(110) 상에 단차를 따라 확산방지막(미도시)을 형성한다. 상기 확산방지막은 Ti막, TiN막, Ta막, TaN막, WN막, TiAlN막, TiSiN막, TaSiN막 중 적어도 하나의 막을 이용하여 형성할 수 있다.
이어서, 상기 확산방지 상에 단차를 따라 금속 씨드층(미도시)을 형성한다. 상기 금속 씨드층은 PVD, CVD 또는 원자층 증착(Atomic Layer Deposition; ALD) 방법을 이용하여 구리(Cu), 니켈(Ni), 몰리브덴(Mo), 백금(Pt), 티타늄(Ti), 알루미늄(Al) 등으로 형성할 수 있다.
상기 금속 씨드층 상에 전기도금법으로 금속막을 증착하여 듀얼 다마신 패턴(122)을 매립한 후, 화학기계적 연마(Chemical Mechanical Polishing)하여 제1 금속배선(124)을 형성한다. 상기 금속막은 구리(Cu)막일 수 있다. 상기 화학기계적 연마는 층간절연막(116)이 노출될 때까지 실시한다.
도 2를 참조하면, 제1 금속배선(124)이 형성된 반도체 기판(110) 상에 캡핑 막(126)을 형성한다. 캡핑막(126)은 열처리 공정이나 포토레지스트 스트립 공정과 같은 산소 플라즈마 공정에 의하여 제1 금속배선(124) 물질인 금속막이 확산하거나 산화되는 것을 방지하는 역할을 하며, 금속성 물질로 형성할 수 있다. 캡핑막(126)이 층간절연막에 비하여 상대적으로 높은 유전 상수(dielectric constant)를 갖는 질화막으로 형성하는 경우, 커플링 커패시턴스(coupling capaitance)를 증가시키는 원인이 된다. 따라서, 커패시턴스 증가를 방지하기 위해서는 상대적으로 낮은 유전 상수를 갖는 물질을 캡핑막으로 사용하거나 금속성 물질로 캐핑막을 형성할 수 있다. 금속성 물질로 캡핑막을 형성하는 방법은 구리의 전자이동(electromigration) 활성화 에너지(activation energy)가 높아 전자이동 저항을 향상시킬 수 있는 장점을 가지고 있다. 캡핑막(126)은 무전해 합금 도금(electroless alloy plating) 방법을 이용하여 금속성 물질로 형성할 수 있다. 무전해 합금 도금 방법을 이용할 경우 주위의 제1 층절절연막(116) 상에는 금속 합금이 형성되지 않고 제1 금속배선(124) 위에만 금속 합금이 형성된다. 무전해 합금 도금 방법으로 형성할 수 있는 캡핑막(126)으로는 Ni, Co, CoWP, CoWB 등이 있으며, CVD(Chemical Vapor Deposition) W을 이용할 수도 있다. 이 가운데 CoWB를 제외한 나머지 금속 합금들은 제1 금속배선(124) 표면에서 무전해 도금이 일어나기 위해서는 촉매(catalyst)로 Pd가 필요하다.
도 3을 참조하면, 캡핑막(126)이 형성된 반도체 기판(110) 상에 제2 층간절연막(128)을 형성한다. 이어서, 제2 층간절연막(128)에 제1 금속배선(124)과 연결하기 위한 듀얼 다마신(dual damascene) 패턴을 형성한 후, 도 1을 참조하여 설명 한 동일한 공정을 이용하여 제2 금속배선(130)을 형성한다.
제2 금속배선(130)이 형성된 반도체 기판(110) 상에 제2 식각정지막(132)을 형성한다. 제2 식각정지막(132)은 열처리 공정이나 포토레지스트 스트립 공정과 같은 산소 플라즈마 공정에 의하여 제2 금속배선(130) 물질이 확산하거나 산화되는 것을 방지하며, 실리콘 질화막 또는 실리콘 산화 질화막과 같은 절연막으로 형성할 수 있다. 제2 식각정지막(132)으로 절연막을 사용하는 이유는 후속 에어-갭(air-gap) 공정에 의하여 패시베이션막이 디래미네이션(delamination)되는 것을 방지하기 위함이다.
제2 식각정지막(132) 상에 산화막(134) 및 질화막(136)을 순차적으로 적층하여 패시베이션막(138)을 형성한다. 패시베이션막(138)은 5000Å∼13000Å 정도의 두께로 형성할 수 있다.
패시베이션막(138) 상에 포토레지스트를 도포하고, 패터닝하여 패드와 제2 금속배선(130)을 전기적으로 연결하기 위한 개구부(142)를 정의하는 포토레지스트 패턴(140)을 형성한다. 포토레지스트 패턴(140)을 식각 마스크로 사용하여 패시베이션막(138)을 식각하여 패드와 제2 금속배선(130)을 전기적으로 연결하기 위한 개구부(142)를 형성한다. 이때, 후속 포토레지스트 스트립 공정에 의하여 제2 금속배선(130)의 산화가 발생하지 않도록 제2 식각정지막(132)이 펀치-쓰루(punch-through)되지 않도록 하는 것이 바람직하다.
도 4를 참조하면, 포토레지스트 패턴(140)을 스트립하여 제거한다. 포토레지스트 패턴(140)의 스트립은 10℃∼40℃ 정도의 온도, 5mTorr∼50mTorr 정도의 압력 하에서 애슁(ashing) 공정을 이용하여 실시할 수 있다. 이때 산소는 20∼50sccm 정도의 유량으로 흘려준다.
개구부(142)를 통해 노출된 제2 식각정지막(132)을 제거한 후, 개구부(142)를 매립하면서 개구부(142) 상부를 덮도록 알루미늄막(144)을 증착한다. 알루미늄막(144)을 증착하기 전에 배리어 메탈(barrier metal)(미도시)을 증착할 수도 있다. 또한, 알루미늄막(144) 증착 후 배리어 메탈(미도시)을 형성함으로서 후속의 에어-갭(air-gap) 형성을 위한 식각 공정에서 알루미늄막(144)을 보호하도록 할 수 있다
도 5를 참조하면, 포토레지스트를 도포하고, 패터닝하여 패드 영역을 정의하는 포토레지스트 패턴(146)을 형성한다. 포토레지스트 패턴(146)을 식각 마스크로 사용하여 알루미늄막을 패터닝하여 패드(144)를 형성한다.
도 6을 참조하면, 포토레지스트 패턴(146)을 스트립하여 제거한다. 에어-갭 공정을 위한 포토레지스트 패턴(148)을 형성한다. 이때, 에어-갭 공정을 위한 포토레지스트 패턴(148)은 하부의 제1 및 제2 금속배선(130, 124)과 오버랩(overlap)되지 않고 차폐되도록 형성한다. 또한, 포토레지스트 패턴(148)은 개구부(142)와 패드(144)가 차폐되도록 형성한다.
포토레지스트 패턴(148)을 식각 마스크로 사용하여 패시베이션막(138)을 식각한다. 이때, 제2 식각정지막(132)에서 식각이 정지되도록 한다.
도 7을 참조하면, 포토레지스트 패턴(148)을 스트립하여 제거한다. 에어-갭 공정 전에 패시베이션막(138)의 디래미네이션(delamination)을 방지하기 위하여 질 화막 라이너(nitride liner)(150)를 단차를 따라 형성한다. 질화막 라이너(150)는 500∼1500Å 정도의 두께로 실리콘 질화막(Si3N4) 또는 실리콘 산화 질화막(SiON)으로 형성할 수 있다.
도 8을 참조하면, 질화막 라이너(150)를 이방성 건식 식각하여 패드(144) 및 패시베이션막(138) 측벽에 스페이서(152)를 형성한다. 스페이서(152) 형성시에 노출된 제2 식각정지막(132)도 동시에 제거되게 된다. 상기 이방성 식각은 CHF3 가스, 산소(O2) 가스 및 아르곤(Ar) 가스를 조합하여 사용할 수 있다.
도 9를 참조하면, 노출된 제2 층간절연막(128) 및 제1 층간절연막(116)을 습식 식각을 통하여 제거하여 제1 및 제2 금속배선(124, 130) 사이에 에어-갭을 형성한다. 이때, 제1 및 제2 금속배선(124, 130)은 확산방지막에 의해 보호되고, 패시베이션막(138)은 스페이서(152)에 의해 보호되며, 제1 금속배선(124) 하부는 제1 식각정지막(114)에 의해 보호되고, 패드(144)는 알루미늄막 증착 후 배리어 메탈을 형성함으로서 보호할 수 있다. 상기 습식 식각은 스페이서(152) 및 제1 식각정지막(114)에 대한 층간절연막(128, 116)의 식각선택비가 큰 식각액(층간절연막의 식각속도가 스페이서 및 제1 식각정지막의 식각속도보다 상대적으로 큰 식각액)을 사용하는데, 예컨대 HF 용액 또는 BOE(Buffer Oxide Etchant) 용액(HF와 NH4F가 소정 비율(예컨대, 100:1, 300:1 등)로 혼합된 용액)을 식각액으로 사용할 수 있다.
<제2 실시예>
도 10 내지 도 12는 본 발명의 바람직한 제2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 10을 참조하면, 제1 금속배선(224)을 형성하기 위한 공정까지는 제1 실시예와 동일하게 진행한다. 제1 금속배선(224)이 형성된 반도체 기판(210) 상에 캡핑막(226)을 형성한다. 캡핑막(226)은 실리콘 질화막 또는 실리콘 산화 질화막과 같은 절연막으로 형성한다.
도 11을 참조하면, 캡핑막(226)이 형성된 반도체 기판(210) 상에 제2 층간절연막(228)을 형성한 후, 에어-갭 형성을 위한 습식 식각 공정을 진행하기 전까지는 제1 실시예와 동일하게 진행한다.
도 12를 참조하면, 노출된 제2 층간절연막(228)을 습식 식각을 통하여 제거하여 제2 금속배선(230) 사이에 에어-갭을 형성한다. 상기 습식 식각은 스페이서(252) 및 캡핑막(226)에 대한 층간절연막(228, 216)의 식각선택비가 큰 식각액을 사용하는데, 예컨대 HF 용액 또는 BOE(Buffer Oxide Etchant) 용액(HF와 NH4F가 소정 비율(예컨대, 100:1, 300:1 등)로 혼합된 용액)을 식각액으로 사용할 수 있다.
<제3 실시예>
도 13 내지 도 15는 본 발명의 바람직한 제3 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 13을 참조하면, 반도체 소자를 형성하기 위한 여러 공정을 거친 반도체 기판(310)에 콘택 플러그(311)를 형성한다. 콘택 플러그(311)와 연결되는 알루미늄막을 증착한 다음, 패터닝하여 하부 배선(312)을 형성한다. 하부 배선(312)이 형성 된 반도체 기판(310) 상에 하부 절연막(313), 제1 식각 정지막(314), 제1 층간절연막(316)을 형성한 후, 듀얼 다마신 패턴(322)을 형성한다. 제1 실시예에서는 제1 층간절연막(116) 내에 비아홀(118) 및 트렌치(120)를 이루는 듀어 다마신 패턴(122)을 형성하였으나, 본 실시예에서는 하부 절연막(313)에 비아홀(318)을 형성하고, 제1 층간절연막(316)에 트렌치(320)를 형성한 형태의 듀얼 다마신 패턴(322) 형태를 갖는다.
도 14를 참조하면, 캡핑막(326)을 형성하는 공정 단계부터, 에어-갭 형성을 위한 습식 식각 공정을 진행하기 전까지는 제1 실시예와 동일하게 진행한다.
도 15를 참조하면, 노출된 제2 층간절연막(328) 및 제1 층간절연막(315)을 습식 식각을 통하여 제거하여 제2 금속배선(230) 및 제1 금속배선(324) 사이에 에어-갭을 형성한다. 상기 습식 식각은 HF 용액 또는 BOE(Buffer Oxide Etchant) 용액(HF와 NH4F가 소정 비율(예컨대, 100:1, 300:1 등)로 혼합된 용액)을 식각액으로 사용할 수 있다.
본 발명에 의한 반도체 소자의 제조방법에 의하면, 배선 사이에 에어-갭을 형성하여 RC 딜레이를 현저히 개선할 수 있다. 또한, CMOS 이미지 센서(image sensor)과 같이 광투과 특성에 영향을 많이 받는 소자의 경우 입사되는 빛의 산란, 회절, 흡수 등이 발생하지 않으므로 광특성을 현저히 개선시킬 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (9)

  1. 소정의 도전층이 형성된 반도체 기판 상에 제1 식각정지막 및 제1 층간절연막을 순차적으로 형성하고, 상기 제1 층간절연막 내에 다마신 공정을 이용하여 상기 도전층과 연결되는 제1 금속배선을 형성하는 단계;
    상기 제1 금속배선 상부 표면에 무전해 도금법을 이용하여 금속성 물질의 캡핑막을 형성하는 단계;
    상기 캡핑막이 형성된 반도체 기판 상에 제2 층간절연막을 형성하고, 상기 제2 층간절연막 내에 다마신 공정을 이용하여 상기 캡핑막과 연결되는 제2 금속배선을 형성하는 단계;
    상기 제2 금속배선이 형성된 반도체 기판 상에 제2 식각정지막 및 패시베이션막을 순차적으로 형성하고, 상기 패시베이션막 및 제2 식각정지막을 패터닝하여 상기 제2 금속배선과 연결되는 패드를 형성하는 단계;
    상기 제1 및 제2 금속배선을 차폐하도록 상기 패시베이션막을 패터닝하는 단계;
    상기 패드 및 상기 패시베이션막 측벽에 스페이서를 형성하고, 노출된 상기 제2 식각정지막을 제거하는 단계; 및
    상기 제1 식각정지막이 노출되도록 상기 제1 및 제2 층간절연막을 습식 식각하여 제1 및 제2 금속배선 사이에 에어-갭을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 제1 식각정지막, 상기 제2 식각정지막 및 상기 스페이서는 상기 제1 및 제2 층간절연막에 대하여 식각선택비를 갖는 물질인 실리콘 질화막 또는 실리콘 산화 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 습식 식각은 상기 스페이서 및 상기 제1 식각정지막에 대한 제1 및 제2 층간절연막의 식각 선택비가 큰 식각액을 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 캡핑막은 Ni, Co, CoWP 또는 CoWB로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 소정의 도전층이 형성된 반도체 기판 상에 제1 식각정지막 및 제1 층간절연막을 순차적으로 형성하고, 상기 제1 층간절연막 내에 다마신 공정을 이용하여 상기 도전층과 연결되는 제1 금속배선을 형성하는 단계;
    상기 제1 금속배선 및 상기 제1 층간절연막 상에 캡핑막을 형성하는 단계;
    상기 캡핑막이 형성된 반도체 기판 상에 제2 층간절연막을 형성하고, 상기 제2 층간절연막 내에 다마신 공정을 이용하여 상기 제1 금속배선과 연결되는 제2 금속배선을 형성하는 단계;
    상기 제2 금속배선이 형성된 반도체 기판 상에 제2 식각정지막 및 패시베이션막을 순차적으로 형성하고, 상기 패시베이션막 및 제2 식각정지막을 패터닝하여 상기 제2 금속배선과 연결되는 패드를 형성하는 단계;
    상기 제1 및 제2 금속배선을 차폐하도록 상기 패시베이션막을 패터닝하는 단계;
    상기 패드 및 상기 패시베이션막 측벽에 스페이서를 형성하고, 노출된 상기 제2 식각정지막을 제거하는 단계; 및
    상기 캡핑막이 노출되도록 상기 제2 층간절연막을 습식 식각하여 제2 금속배선 사이에 에어-갭을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  6. 제5항에 있어서, 상기 캡핑막, 상기 제2 식각정지막 및 상기 스페이서는 상기 제2 층간절연막에 대하여 식각선택비를 갖는 물질인 실리콘 질화막 또는 실리콘 산화 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제5항에 있어서, 상기 습식 식각은 상기 스페이서 및 상기 캡핑막에 대한 제1 및 제2 층간절연막의 식각 선택비가 큰 식각액을 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제1항에 있어서, 상기 제1 금속배선과 접촉하는 상기 제1 층간절연막 상부 및 상기 제2 금속배선과 접촉하는 상기 제2 층간절연막 상부 각각에 확산방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제5항에 있어서, 상기 제1 금속배선과 접촉하는 상기 제1 층간절연막 상부 및 상기 제2 금속배선과 접촉하는 상기 제2 층간절연막 상부 각각에 확산방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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