KR100519169B1 - 반도체 소자의 금속배선 형성방법 - Google Patents
반도체 소자의 금속배선 형성방법 Download PDFInfo
- Publication number
- KR100519169B1 KR100519169B1 KR10-2003-0029258A KR20030029258A KR100519169B1 KR 100519169 B1 KR100519169 B1 KR 100519169B1 KR 20030029258 A KR20030029258 A KR 20030029258A KR 100519169 B1 KR100519169 B1 KR 100519169B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- metal
- copper
- interlayer insulating
- forming
- Prior art date
Links
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 73
- 239000002184 metal Substances 0.000 title claims abstract description 73
- 238000000034 method Methods 0.000 title claims abstract description 33
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 239000010949 copper Substances 0.000 claims abstract description 79
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 50
- 229910052802 copper Inorganic materials 0.000 claims abstract description 50
- 239000010410 layer Substances 0.000 claims abstract description 38
- 239000011229 interlayer Substances 0.000 claims abstract description 36
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims abstract description 30
- 238000009792 diffusion process Methods 0.000 claims abstract description 27
- 230000004888 barrier function Effects 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims abstract description 10
- 238000005498 polishing Methods 0.000 claims abstract description 9
- 238000000137 annealing Methods 0.000 claims abstract description 7
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 8
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 8
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 6
- YBCAZPLXEGKKFM-UHFFFAOYSA-K ruthenium(iii) chloride Chemical compound [Cl-].[Cl-].[Cl-].[Ru+3] YBCAZPLXEGKKFM-UHFFFAOYSA-K 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 3
- 229910052786 argon Inorganic materials 0.000 claims description 3
- 239000007789 gas Substances 0.000 claims description 3
- 239000001257 hydrogen Substances 0.000 claims description 3
- 229910052739 hydrogen Inorganic materials 0.000 claims description 3
- 125000004435 hydrogen atom Chemical class [H]* 0.000 claims description 3
- 229910052707 ruthenium Inorganic materials 0.000 description 20
- 239000005368 silicate glass Substances 0.000 description 12
- 239000000126 substance Substances 0.000 description 10
- 238000009713 electroplating Methods 0.000 description 8
- 239000000463 material Substances 0.000 description 7
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 6
- 230000027756 respiratory electron transport chain Effects 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 238000007517 polishing process Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 229910052731 fluorine Inorganic materials 0.000 description 3
- 239000011737 fluorine Substances 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 238000000454 electroless metal deposition Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
- H01L21/76864—Thermal treatment
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 반도체 기판 상에 층간절연막을 형성하는 단계와, 상기 층간절연막을 식각하여 금속배선 모양의 패턴을 형성하는 단계와, 상기 금속배선 모양의 패턴이 형성된 결과물 상에 단차를 따라 확산방지막을 형성하는 단계와, 상기 확산방지막 상에 구리막을 형성하는 단계와, 상기 층간절연막 상부의 상기 구리막 및 상기 확산방지막을 화학 기계적 연마하여 구리 금속배선을 형성하는 단계와, 상기 구리 금속배선 상에만 선택적으로루테늄 금속을 흡착하는 단계 및 상기 흡착된 루테늄 금속에 대하여 어닐링을 실시하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 금속배선 형성방법에 관한 것이다.
소자의 집적도 증가와 배선 구조가 다층화됨에 따라 금속배선으로 알루미늄(Al)보다는 구리(Cu)를 많이 사용하고 있으며, 금속배선은 다마신(damascene) 공정을 주로 적용하고 있다.
다마신 공정이라 함은 절연막을 사진 공정 및 식각 공정을 실시하여 트렌치(trench)를 형성하고, 이 트렌치에 구리(Cu) 등의 도전 물질을 채워 넣고 필요한 배선 이외의 도전 물질은 화학 기계적 연마(Chemical Mechanical Polishing) 등의 기술을 이용하여 제거함으로써 처음에 형성한 트렌치 모양으로 배선을 형성하는 기술이다.
일반적으로 다마신 공정은 다음과 같은 과정으로 이루어진다. 먼저, 반도체 기판 상에 제1 층간절연막을 형성하고, 상기 제1 층간절연막에 하부의 도전 영역을 개구하는 콘택홀을 형성한 후 텅스텐(W)을 증착한 다음, 화학 기계적 연마하여 상기 콘택홀 내에 텅스텐(W)이 매립된 형태의 콘택 플러그를 형성한다. 이어서, 콘택 플러그가 형성된 결과물 상에 제2 층간절연막을 형성하고, 금속 배선을 형성하기 위하여 상기 콘택 플러그를 개구하는 트렌치를 형성한다. 다음에, 확산방지막으로 TaN막을 증착한 후, 구리 씨드층을 형성한다. 이어서, 전기도금법으로 구리(Cu)막을 트렌치 내에 매립한 다음, 화학 기계적 연마하여 제2 층간절연막 상부의 배리어막 및 구리(Cu)막을 제거하여 금속배선을 형성한다. 이어서, 금속배선 상에 캡핑막으로 실리콘 질화막을 형성한다.
그러나, 구리(Cu)와 캡핑막의 계면이 전자이동(electromigration)에 취약한 것으로 알려져 있다. 구리와 캡핑막과의 계면은 구리(Cu)와 확산방지막으로 되어 있는 계면보다 접착력(adhesion) 등이 좋지 않으며, 따라서 구리(Cu)의 확산도(diffusivity)가 상부 표면, 즉 캡핑막쪽이 빠른 것으로 알려졌다.
본 발명이 이루고자 하는 기술적 과제는 전자이동에 취약한 구리(Cu) 금속배선과 캡핑막의 계면에 선택적으로 구리의 확산을 방지할 수 있는 루테늄 금속을 선택적으로 형성하여 금속배선의 신뢰성을 확보할 수 있는 금속배선 형성방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판 상에 층간절연막을 형성하는 단계와, 상기 층간절연막을 식각하여 금속배선 모양의 패턴을 형성하는 단계와, 상기 금속배선 모양의 패턴이 형성된 결과물 상에 단차를 따라 확산방지막을 형성하는 단계와, 상기 확산방지막 상에 구리막을 형성하는 단계와, 상기 층간절연막 상부의 상기 구리막 및 상기 확산방지막을 화학 기계적 연마하여 구리 금속배선을 형성하는 단계와, 상기 구리 금속배선 상에만 선택적으로 루테늄 금속을 흡착하는 단계 및 상기 흡착된 루테늄 금속에 대하여 어닐링을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
루테늄(Ru)을 층간절연막 위에는 흡착되지 않고 노출된 구리(Cu) 표면에만 흡착되도록 하여 전자이동을 줄일 수 있는 방법을 설명한다.
먼저, 무전해 금속 증착(electroless metal deposition)을 이용하여 구리 표면 상에만 선택적으로 루테늄 금속을 형성하는 방법을 설명한다. 루테늄 클로라이드(RuCl3) 용액에 구리(Cu) 금속막을 담가두면 아래 반응식 1과 같이 구리(Cu) 표면에 루테늄(Ru) 금속이 선택적으로 형성된다.
루테늄(Ru) 클러스터 또는 루테늄(Ru) 나노금속 입자(nanometallic particle)가 구리(Cu) 표면에만 쌓이게 되며, 층간절연막 상에는 흡착되지 않는다.
삭제
삭제
삭제
이하에서, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 더욱 상세하게 설명한다.
<실시예 1>
도 1 내지 도 4는 본 발명의 바람직한 제1 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 소정의 도전층(미도시)이 형성된 반도체 기판(100) 상에 제1 층간절연막(102)을 형성한다. 상기 도전층은 반도체 기판(100)에 형성된 불순물 도핑 영역이거나 금속배선층일 수 있다. 제1 층간절연막(102)은 예를 들면, SiOC막, PSG(phosphorous silicate glass)막, BPSG(boron phosphorous silicate glass)막, USG(undoped silicate glass)막, FSG(fluorine doped silicate glass)막, HDP(high density plasma)막, PE-TEOS(plasma enhanced-tetra ethyl ortho silicate)막 또는 SOG(spin on glass)막과 같은 저유전율을 갖는 물질막으로 형성하는 것이 바람직하다.
이어서, 사진식각 공정 및 식각 공정을 이용하여 제1 층간절연막(102)을 식각하여 콘택홀을 형성한 후, 도전 물질로 매립하여 콘택 플러그(104)를 형성한다. 상기 도전 물질은 알루미늄(Al)막, 텅스텐(W)막, 구리(Cu)막 등일 수 있다.
콘택 플러그(104)가 형성된 결과물 상에 식각 정지막(106)을 형성한다. 식각 정지막(106)은 그 상부에 형성되는 제2 층간절연막(104)과의 식각 선택비가 큰 물질, 예컨대 실리콘 질화막(Si3N4) 또는 실리콘 카바이드막(SiC)으로 형성하는 것이 바람직하다.
다음에, 식각 정지막(106) 상에 제2 층간절연막(108)을 형성한다. 제2 층간절연막(108)은 예를 들면, SiOC막, PSG(phosphorous silicate glass)막, BPSG(boron phosphorous silicate glass)막, USG(undoped silicate glass)막, FSG(fluorine doped silicate glass)막, HDP(high density plasma)막, PE-TEOS(plasma enhanced-tetra ethyl ortho silicate)막 또는 SOG(spin on glass)막과 같은 저유전율을 갖는 물질막으로 형성하는 것이 바람직하다.
이어서, 사진식각 공정 및 식각 공정을 이용하여 제2 층간절연막(108) 및 식각 정지막(106)을 식각하여 금속배선이 형성될 영역인 트렌치(110)를 형성한다.
도 2를 참조하면, 트렌치(110)가 형성된 결과물 상에 단차를 따라 확산방지막(112)을 증착한다. 확산방지막(112)은 제1 층간절연막(102) 및 금속막(114)에 대하여 접착성이 좋고 금속막(114)의 확산을 방지할 수 있는 물질막, 예컨대 Ti막, TiN막 등으로 형성할 수 있다. 확산방지막(112)은 CVD(Chemical Vapor Deposition) 방법으로 100∼300Å 정도의 두께로 증착하는 것이 바람직하다.
확산방지막(112) 상에 금속 씨드층(미도시)을 형성한 후, 전기도금법(electroplating)을 이용하여 금속막(114)을 형성한다. 상기 금속막(114)은 구리(Cu)막 등일 수 있다.
도 3을 참조하면, 금속막(114)을 화학 기계적 연마하여 금속 배선(114a)을 형성한다. 상기 화학 기계적 연마 공정은 제2 층간절연막(108)이 노출될 때까지 실시하는 것이 바람직하며, 상기 화학 기계적 연마 공정에 의하여 제2 층간절연막(108) 상부의 확산방지막(112) 및 금속막(114)이 제거된다.
이어서, 앞에서 설명한 바와 같이 루테늄 클로라이드(RuCl3; ruthenium chloride) 용액을 사용하여 무전해 전기도금(116)을 실시한다. 즉, 루테늄 클로라이드(RuCl3) 용액에 구리(Cu) 금속배선을 담가서 구리(Cu) 금속배선(114a) 표면에 루테늄(Ru) 금속을 선택적으로 형성한다.
도 4를 참조하면, 상기 무전해 전기도금에 의하여 루테늄(Ru) 금속이 선택적으로 금속막, 예컨대 구리(Cu) 표면에만 선택적으로 증착된다. 이와 같이 화학 기계적 연마 후 노출된 구리(Cu) 표면에만 루테늄(Ru)을 선택적으로 흡착시켜 전자이동을 줄여서 구리 배선의 신뢰성을 향상시킬 수 있다. 구리(Cu) 표면을 루테늄(Ru) 등으로 코팅함에 의해 루테늄(Ru)/구리(Cu) 층이 형성되어 전자이동의 내성을 증가시킬 수 있다.
루테늄(Ru) 금속(118)을 금속막(114a) 상에만 선택적으로 흡착한 후, 질소(N2), 수소(H2) 또는 아르곤(Ar) 가스 분위기에서 200∼400℃ 정도의 온도에서 1∼3시간 정도 어닐링을 실시한다.
루테늄(Ru) 금속이 선택적으로 형성된 결과물 상에 캡핑막(120)을 형성한다. 캡핑막(120)은 실리콘 질화막(Si3N4) 또는 실리콘 카바이드막(SiC)으로 형성한다.
<실시예 2>
도 5 내지 도 8은 본 발명의 바람직한 제2 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 5를 참조하면, 반도체 기판(200)에 도전층(202)을 형성한다. 도전층(202)은 반도체 기판(200) 상에 형성된 금속 배선일 수도 있고, 반도체 기판(200) 내에 형성된 소오스/드레인과 같은 활성영역일 수도 있다.
도전층(202)이 형성된 반도체 기판(200) 상에 층간절연막(204)을 형성한다. 층간절연막(204)은 예를 들면, SiOC막, PSG(phosphorous silicate glass)막, BPSG(boron phosphorous silicate glass)막, USG(undoped silicate glass)막, FSG(fluorine doped silicate glass)막, HDP(high density plasma)막, PE-TEOS(plasma enhanced-tetra ethyl ortho silicate)막 또는 SOG(spin on glass)막과 같은 저유전율을 갖는 물질막으로 형성하는 것이 바람직하다.
층간 절연막(204) 상에 비아 홀(via hole)(205)을 정의하는 제1 감광막 패턴(미도시)을 형성한다. 상기 제1 감광막 패턴을 식각 마스크로 사용하여 층간 절연막(204)을 식각하여 비아 홀(205)을 형성한다. 다음에, 회전 도포 방식을 이용하여 유기 반사방지막(Organic Bottom Anti-Reflective Coating)(미도시)을 도포하여 비아 홀(205)을 매립한다. 이어서, 반도체 기판(200) 상에 트렌치(210)를 정의하는 제2 감광막 패턴(미도시)을 형성한다. 이어서, 상기 제2 감광막 패턴을 식각 마스크로 사용하여 층간 절연막(204)의 일부를 식각하여 트렌치(210)를 형성한다. 다음에, 상기 제2 감광막 패턴과 잔류하는 상기 반사 방지막을 제거하여 듀얼 다마신 패턴을 형성한다.
이어서, 비아 홀(205)과 트렌치(210)로 구성된 듀얼 다마신 패턴이 형성된 반도체 기판(200) 상에 단차를 따라 구리의 확산을 방지하기 위한 확산방지막(212)을 증착한다. 확산방지막(212)은 층간절연막(204) 및 금속막(214)에 대하여 접착성이 좋고 금속막(214)의 확산을 방지할 수 있는 물질막, 예컨대 Ti막, TiN막 등으로 형성할 수 있다. 확산방지막(212)은 CVD(Chemical Vapor Deposition) 방법으로 100∼300Å 정도의 두께로 증착하는 것이 바람직하다.
확산방지막(212) 상에 금속 씨드층(미도시)을 형성한 후, 전기도금법(electroplating)을 이용하여 금속막(214)을 형성한다. 상기 금속막(214)은 구리(Cu)막 등일 수 있다.
도 6을 참조하면, 금속막(214)을 화학 기계적 연마하여 금속 배선(214a)을 형성한다. 상기 화학 기계적 연마 공정은 층간절연막(204)이 노출될 때까지 실시하는 것이 바람직하며, 상기 화학 기계적 연마 공정에 의하여 층간절연막(204) 상부의 확산방지막(212) 및 금속막(214)이 제거된다.
이어서, 앞에서 설명한 바와 같이 루테늄 클로라이드(RuCl3; ruthenium chloride) 용액을 사용하여 무전해 전기도금(216)을 실시한다. 즉, 루테늄 클로라이드(RuCl3) 용액에 구리(Cu) 금속배선을 담가서 구리(Cu) 금속배선(214a) 표면에 루테늄(Ru) 금속 을 선택적으로 형성한다.
도 7을 참조하면, 상기 무전해 전기도금에 의하여 루테늄(Ru) 금속(218)이 선택적으로 금속막, 예컨대 구리(Cu) 표면에만 선택적으로 증착된다. 이와 같이 화학 기계적 연마 후 노출된 구리(Cu) 표면에만 루테늄(Ru)을 선택적으로 흡착시켜 전자이동을 줄여서 구리 배선의 신뢰성을 향상시킬 수 있다. 구리(Cu) 표면을 또는 루테늄(Ru) 등으로 코팅함에 의해 루테늄(Ru)/구리(Cu) 층이 형성되어 전자이동의 내성을 증가시킬 수 있다.
이어서, 루테늄(Ru) 금속(218)을 금속막(214a) 상에만 선택적으로 흡착한 후, 질소(N2), 수소(H2) 또는 아르곤(Ar) 가스 분위기에서 200∼400℃ 정도의 온도에서 1∼3시간 정도 어닐링을 실시한다.
도 8을 참조하면, 루테늄(Ru) 금속이 선택적으로 형성된 결과물 상에 캡핑막(220)을 형성한다. 캡핑막(220)은 실리콘 질화막(Si3N4) 또는 실리콘 카바이드막(SiC)으로 형성한다.
상술한 제2 실시예의 경우 듀얼 다마신 패턴을 형성하는 방법 중에서 일 예를 들어 설명한 것에 불과하며, 본 발명은 상기의 실시예에만 한정되는 것은 아니며, 듀얼 다마신 패턴을 형성하여 트렌치 모양의 금속배선을 형성한 후 금속배선 상에 선택적으로 루테늄(Ru) 금속을 형성하는 다양한 방법들에 적용이 가능함은 물론이다.
본 발명에 의한 반도체 소자의 금속배선 형성방법에 의하면, 화학 기계적 연마 후 노출된 구리 금속배선 표면에만 루테늄(Ru) 금속을 선택적으로 형성함으로써 구리의 확산을 방지할 수 있으므로 구리 금속배선의 신뢰성을 확보할 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
도 1 내지 도 4는 본 발명의 바람직한 제1 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 5 내지 도 8은 본 발명의 바람직한 제2 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위하여 도시한 단면도들이다.
<도면의 주요 부분에 부호의 설명>
100, 200: 반도체 기판 102: 제1 층간절연막
104: 콘택 플러그 106: 식각 정지막
108: 제2 층간절연막 110, 210: 트렌치
112, 212: 확산방지막 114, 214: 금속막
114a, 214a: 금속배선 116, 216: 무전해 전기도금
118, 218: 루테늄 금속
120, 220: 캡핑막 204: 층간절연막
205: 비아 홀
Claims (6)
- 반도체 기판 상에 층간절연막을 형성하는 단계;상기 층간절연막을 식각하여 금속배선 모양의 패턴을 형성하는 단계;상기 금속배선 모양의 패턴이 형성된 결과물 상에 단차를 따라 확산방지막을 형성하는 단계;상기 확산방지막 상에 구리막을 형성하는 단계;상기 층간절연막 상부의 상기 구리막 및 상기 확산방지막을 화학 기계적 연마하여 구리 금속배선을 형성하는 단계;상기 구리 금속배선 상에만 선택적으로 루테늄 금속을 흡착하는 단계; 및상기 흡착된 루테늄 금속에 대하여 200~400℃에서 어닐링을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제1항에 있어서, 상기 루테늄 금속의 흡착 단계는 루테늄 클로라이드(RuCl3) 용액에 상기 구리 금속배선을 담가서 실시하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 삭제
- 제 1항에 있어서, 상기 어닐링은 질소(N2), 수소(H2) 또는 아르곤(Ar) 가스 분위기에서 1~3시간 동안 실시하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제1항에 있어서, 상기 어닐링 단계 후, 캡핑막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제1항에 있어서, 상기 캡핑막은 실리콘 질화막(Si3N4) 또는 실리콘 카바이드막(SiC)으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0029258A KR100519169B1 (ko) | 2003-05-09 | 2003-05-09 | 반도체 소자의 금속배선 형성방법 |
| JP2003411984A JP2004335998A (ja) | 2003-05-09 | 2003-12-10 | 半導体素子の金属配線形成方法 |
| US10/748,721 US20040224500A1 (en) | 2003-05-09 | 2003-12-30 | Method of forming metal line of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0029258A KR100519169B1 (ko) | 2003-05-09 | 2003-05-09 | 반도체 소자의 금속배선 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040096322A KR20040096322A (ko) | 2004-11-16 |
| KR100519169B1 true KR100519169B1 (ko) | 2005-10-06 |
Family
ID=33411658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0029258A KR100519169B1 (ko) | 2003-05-09 | 2003-05-09 | 반도체 소자의 금속배선 형성방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20040224500A1 (ko) |
| JP (1) | JP2004335998A (ko) |
| KR (1) | KR100519169B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101006522B1 (ko) | 2008-08-08 | 2011-01-07 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 및 그의 형성방법 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4041785B2 (ja) * | 2003-09-26 | 2008-01-30 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| US7265048B2 (en) | 2005-03-01 | 2007-09-04 | Applied Materials, Inc. | Reduction of copper dewetting by transition metal deposition |
| KR100652317B1 (ko) * | 2005-08-11 | 2006-11-29 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속 패드 제조 방법 |
| KR20070071020A (ko) * | 2005-12-29 | 2007-07-04 | 동부일렉트로닉스 주식회사 | 캐핑 금속층에 의해 보호된 구리 금속 배선 및 그 제조방법 |
| KR100778855B1 (ko) * | 2005-12-29 | 2007-11-22 | 동부일렉트로닉스 주식회사 | 구리 금속 배선의 힐락 방지 방법 |
| KR100832704B1 (ko) * | 2006-12-21 | 2008-05-28 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| KR100850076B1 (ko) * | 2006-12-21 | 2008-08-04 | 동부일렉트로닉스 주식회사 | 부식 방지를 위한 구리배선 구조 |
| KR100853798B1 (ko) * | 2007-07-23 | 2008-08-25 | 주식회사 동부하이텍 | 반도체 소자의 금속배선 형성방법 |
| KR100875656B1 (ko) * | 2007-08-14 | 2008-12-26 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| US7998864B2 (en) * | 2008-01-29 | 2011-08-16 | International Business Machines Corporation | Noble metal cap for interconnect structures |
| US8823176B2 (en) * | 2008-10-08 | 2014-09-02 | International Business Machines Corporation | Discontinuous/non-uniform metal cap structure and process for interconnect integration |
| US20110045171A1 (en) * | 2009-08-19 | 2011-02-24 | International Business Machines Corporation | Multi-Step Method to Selectively Deposit Ruthenium Layers of Arbitrary Thickness on Copper |
| JP5384269B2 (ja) * | 2009-09-18 | 2014-01-08 | 東京エレクトロン株式会社 | Ｃｕ配線の形成方法 |
| JP2011216867A (ja) * | 2010-03-17 | 2011-10-27 | Tokyo Electron Ltd | 薄膜の形成方法 |
| KR101588524B1 (ko) * | 2014-06-10 | 2016-01-26 | 매그나칩 반도체 유한회사 | 배선 사이에 형성된 중공을 포함하는 반도체 소자 및 그 제조 방법 |
| US10157781B2 (en) * | 2016-12-14 | 2018-12-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming semiconductor structure using polishing process |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990059087A (ko) * | 1997-12-30 | 1999-07-26 | 김영환 | 반도체 소자의 금속배선 형성 방법 |
| KR20000027291A (ko) * | 1998-10-27 | 2000-05-15 | 김영환 | 반도체 소자의 금속 배선 형성 방법 |
| KR20020034373A (ko) * | 2000-11-01 | 2002-05-09 | 박종섭 | 반도체소자의 금속배선 형성방법 |
| KR20020055316A (ko) * | 2000-12-28 | 2002-07-08 | 박종섭 | 반도체 소자의 구리 배선 형성 방법 |
| KR20030003331A (ko) * | 2001-06-30 | 2003-01-10 | 주식회사 하이닉스반도체 | 반도체 소자의 구리 배선 형성 방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6416822B1 (en) * | 2000-12-06 | 2002-07-09 | Angstrom Systems, Inc. | Continuous method for depositing a film by modulated ion-induced atomic layer deposition (MII-ALD) |
| US6428859B1 (en) * | 2000-12-06 | 2002-08-06 | Angstron Systems, Inc. | Sequential method for depositing a film by modulated ion-induced atomic layer deposition (MII-ALD) |
| US20020197402A1 (en) * | 2000-12-06 | 2002-12-26 | Chiang Tony P. | System for depositing a film by modulated ion-induced atomic layer deposition (MII-ALD) |
| US7348042B2 (en) * | 2001-03-19 | 2008-03-25 | Novellus Systems, Inc. | Continuous method for depositing a film by modulated ion-induced atomic layer deposition (MII-ALD) |
| US7279423B2 (en) * | 2002-10-31 | 2007-10-09 | Intel Corporation | Forming a copper diffusion barrier |
| KR100603311B1 (ko) * | 2003-11-22 | 2006-07-20 | 삼성에스디아이 주식회사 | 패널구동방법 및 장치 |
-
2003
- 2003-05-09 KR KR10-2003-0029258A patent/KR100519169B1/ko active IP Right Grant
- 2003-12-10 JP JP2003411984A patent/JP2004335998A/ja active Pending
- 2003-12-30 US US10/748,721 patent/US20040224500A1/en not_active Abandoned
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990059087A (ko) * | 1997-12-30 | 1999-07-26 | 김영환 | 반도체 소자의 금속배선 형성 방법 |
| KR20000027291A (ko) * | 1998-10-27 | 2000-05-15 | 김영환 | 반도체 소자의 금속 배선 형성 방법 |
| KR20020034373A (ko) * | 2000-11-01 | 2002-05-09 | 박종섭 | 반도체소자의 금속배선 형성방법 |
| KR20020055316A (ko) * | 2000-12-28 | 2002-07-08 | 박종섭 | 반도체 소자의 구리 배선 형성 방법 |
| KR20030003331A (ko) * | 2001-06-30 | 2003-01-10 | 주식회사 하이닉스반도체 | 반도체 소자의 구리 배선 형성 방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101006522B1 (ko) | 2008-08-08 | 2011-01-07 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 및 그의 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040096322A (ko) | 2004-11-16 |
| US20040224500A1 (en) | 2004-11-11 |
| JP2004335998A (ja) | 2004-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101859727B (zh) | 内连线结构 | |
| KR100519169B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| US9219036B2 (en) | Interconnect structure for semiconductor devices | |
| US7871923B2 (en) | Self-aligned air-gap in interconnect structures | |
| US20040232552A1 (en) | Air gap dual damascene process and structure | |
| US6472231B1 (en) | Dielectric layer with treated top surface forming an etch stop layer and method of making the same | |
| KR20050044734A (ko) | 개선된 장벽층접착을 가진 배선들 | |
| US7056826B2 (en) | Method of forming copper interconnects | |
| WO2005022628A1 (en) | Sealed pores in low-k material damascene structures | |
| US20080188074A1 (en) | Peeling-free porous capping material | |
| JP2004505447A (ja) | 界面および接着性が改良された銅配線キャップ層を形成する方法 | |
| US7199043B2 (en) | Method of forming copper wiring in semiconductor device | |
| US6713874B1 (en) | Semiconductor devices with dual nature capping/arc layers on organic-doped silica glass inter-layer dielectrics | |
| US6576545B1 (en) | Semiconductor devices with dual nature capping/ARC layers on fluorine doped silica glass inter-layer dielectrics and method of forming capping/ARC layers | |
| US8110498B2 (en) | Method for passivating exposed copper surfaces in a metallization layer of a semiconductor device | |
| KR100476710B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR20050114784A (ko) | 반도체 소자의 구리배선 형성방법 | |
| JP5200436B2 (ja) | 半導体装置の製造方法 | |
| JPH10256372A (ja) | 半導体装置の製造方法 | |
| KR100945503B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| US8742587B1 (en) | Metal interconnection structure | |
| KR100617046B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| US7662714B2 (en) | Method for forming metal line of semiconductor device | |
| KR100935193B1 (ko) | 반도체 소자의 금속배선 및 그의 형성방법 | |
| KR101098920B1 (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120823 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20130821 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20140820 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20150818 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20160817 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20170818 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20180820 Year of fee payment: 14 |