JP4041785B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP4041785B2
JP4041785B2 JP2003335185A JP2003335185A JP4041785B2 JP 4041785 B2 JP4041785 B2 JP 4041785B2 JP 2003335185 A JP2003335185 A JP 2003335185A JP 2003335185 A JP2003335185 A JP 2003335185A JP 4041785 B2 JP4041785 B2 JP 4041785B2
Authority
JP
Japan
Prior art keywords
insulating film
film
metal wiring
wiring
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003335185A
Other languages
English (en)
Other versions
JP2005101433A (ja
Inventor
俊介 磯野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2003335185A priority Critical patent/JP4041785B2/ja
Priority to US10/945,920 priority patent/US7215028B2/en
Priority to CN2008100919970A priority patent/CN101257001B/zh
Priority to CNB2004100118423A priority patent/CN100431145C/zh
Publication of JP2005101433A publication Critical patent/JP2005101433A/ja
Priority to US11/716,704 priority patent/US7400045B2/en
Application granted granted Critical
Publication of JP4041785B2 publication Critical patent/JP4041785B2/ja
Priority to US12/153,028 priority patent/US7935623B2/en
Priority to US13/051,415 priority patent/US8329572B2/en
Priority to US13/674,749 priority patent/US8648472B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76867—Barrier, adhesion or liner layers characterized by methods of formation other than PVD, CVD or deposition from a liquids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76888—By rendering at least a portion of the conductor non conductive, e.g. oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本発明は半導体装置とその製造方法に関するものであり、特に、配線層上にコンタクト導体部を有する半導体装置とその製造方法に関するものである。
近年、半導体集積回路の微細化、高集積化が著しく進んでいる。微細化を進めていくにしたがって、トランジスタの動作による遅延時間は短縮できるが、配線抵抗や寄生容量が増加するため、配線遅延時間の短縮は困難になる。配線遅延時間を短縮するための対策として、配線抵抗を低減させるために、従来のアルミニウムに代わる配線の材料として、より抵抗率の低い銅が採用されている。また、寄生容量を低減するために、層間絶縁膜等の材料として低誘電率絶縁膜が採用されている。
銅に対してエッチングを行うのは困難である。そのため、銅を用いて配線を形成する際には、象嵌法によって絶縁膜にホールパターンやトレンチパターンを形成した後に銅を埋め込む方法が用いられている。
ところで、半導体装置のチップには、チップ内に設けられたトランジスタや配線などを外部の湿気から保護するために、シールリングというトレンチパターンが形成される。シールリングは、トランジスタや配線の周囲を囲むように形成される。シールリングは、ホールパターン（ビア）を形成するためのエッチング時に同時に形成される。
ホールパターンおよびシールリングのためのトレンチパターンは、以下の方法により形成される。
まず、ホールパターンおよびトレンチパターンを形成するために、フォトレジストをマスクとして、層間絶縁膜を途中の深さまで除去する。ここで、工程を途中で止めるのは、もしこの時点でホールパターンおよびトレンチパターンの下に位置する配線層が露出してしまうと、その後にフォトレジストを除去するアッシングやポリマー除去を行う際に、配線層が腐食するからである。そのため、層間絶縁膜を一部の厚みだけ残した状態でアッシングやポリマー除去を行い、その後に、層間絶縁膜自体をマスクとして、ホールパターンおよびトレンチパターンを配線層に到達させるのである。
特開２００２−１１８０７８号公報
しかしながら、従来の半導体装置では、以下のような不具合が生じていた。
一般的に、エッチングを行う際のエッチングレートは、開口面積が大きくなるにつれて大きくなる。ここで、トレンチパターンの開口面積は、ホールパターンの開口面積よりも大きい。そのため、トレンチパターンとホールパターンとをエッチングにより同時に形成すると、トレンチパターンの方が深く形成されてしまう。そのため、トレンチパターンの深さを層間絶縁膜の途中までで止めることができず、下に位置する配線層の金属が露出してしまうおそれがある。この段階で金属が露出すると、後にアッシングによるレジスト除去、ポリマー洗浄の工程を経ることによって金属が腐食するという不具合があった。
このような不具合は、層間絶縁膜に複数のホールパターンを形成する際にも生じる。つまり、各ホールパターンのパターン密度などが異なることから、ホールパターンを形成する際には均一な深さで絶縁膜を除去することができない。そのため、ホールパターンの下に位置する配線層が露出するという不具合が起こってしまう。
本発明の目的は、ホールパターンやトレンチパターンを形成する際に、配線層を露出させないための手段を講ずることにより、配線層における金属の腐食の起こりにくい半導体装置の製造方法を提供することにある。
本発明の第１の半導体装置は、半導体基板と、上記半導体基板の上方に設けられた第１の絶縁膜と、上記第１の絶縁膜の少なくとも上部に設けられた配線層と、上記第１の絶縁膜および上記配線層の上に設けられた第２の絶縁膜と、上記第２の絶縁膜の上に設けられた第３の絶縁膜と、上記第３の絶縁膜および上記第２の絶縁膜を貫通し、上記配線層に到達する、少なくとも１つのコンタクト導体部とを備える半導体装置であって、上記配線層の上部には凹部が設けられており、上記第２の絶縁膜のうち上記配線層の上に位置する部分の膜厚は、上記第２の絶縁膜のうち上記第１の絶縁膜の上に位置する部分の膜厚よりも厚い。
このように、第２の絶縁膜のうち配線層の上に位置する部分が厚く形成されているので、コンタクト導体部を形成するために第３の絶縁膜と第２の絶縁膜とを除去する工程において、配線層上に第２の絶縁膜の一部を残存させることが容易となり、配線層が露出しにくくなる。この状態で、アッシングやポリマー除去等の金属を腐食させるおそれのある処理を行い、その後に、第３の絶縁膜と第２の絶縁膜とをさらに除去して配線層を露出させ、コンタクト導体部用の導体を埋めることができる。つまり、配線層が露出しない状態で金属を腐食させるおそれのある処理を行うことができるので、配線層の腐食を防止することができる。
一方、第２の絶縁膜のうち配線層の上に位置する部分以外の膜厚は厚くならないので、層間の誘電率を一定に保つことができる。
上記配線層は、第１の配線層であって、上記コンタクト導体部は、第１のコンタクト導体部であって、上記第１の絶縁膜の少なくとも上部に設けられた第２の配線層と、上記第３の絶縁膜および上記第２の絶縁膜を貫通し、上記第２の配線層に到達する第２のコンタクト導体部とをさらに備え、上記第２の絶縁膜のうち上記第１の配線層の上に位置する部分の膜厚は、上記第２の絶縁膜のうち上記第２の配線層の上に位置する部分の膜厚よりも厚くてもよい。この場合には、コンタクト導体部を形成するために第３の絶縁膜および第２の絶縁膜を除去しても、第２の絶縁膜のうち第１のコンタクト導体部が形成される領域は厚く形成されているので、第１の配線層を露出しにくくすることができる。したがって、第１のコンタクト導体部の形成される面積が第２のコンタクト導体部よりも大きいときのように、コンタクト導体部を形成するために第３の絶縁膜および第２の絶縁膜を除去すると第１のコンタクト導体部の形成される領域の方が深く除去されてしまう場合であっても、第１の配線層を露出しにくくすることができる。
上記第１の配線層の幅は、上記第２の配線層の幅より大きく形成してもよい。この場合には、第１の配線層の形成される領域のほうが、第２の配線層の形成される領域よりも、導体（金属）の占める割合が大きくなる。したがって、第１の配線層および第２の配線層の上方から化学的機械研磨等の処理を行うと、ディッシングの金属占有率依存性により、第１の配線層の上部に形成される凹部の深さを深くすることができる。
上記第１の配線層の側方にはダミー配線層が形成されていてもよい。この場合には、第１の配線層の形成される領域の周囲のほうが、第２の配線層の形成される領域の周囲よりも、導体（金属）の占める割合が大きくなる。したがって、第１の配線層および第２の配線層の上方から化学的機械研磨等の処理を行うと、ディッシングの金属占有率依存性により、第１の配線層の上部に形成される凹部の深さを深くすることができる。
上記第１のコンタクト導体部は、矩形あるいは帯状の平面形状を有し、上記第２のコンタクト導体部は、円形あるいは正方形の平面形状を有していてもよい。
上記第１の配線層及び上記第１のコンタクト導体部は、リング状に設けられたシールリングであってもよい。この場合には、シールリングである第１のコンタクト導体部と第２のコンタクト導体部とでは面積が大きく相違するが、上述の構造を有することにより、第１の配線層が露出するのを防止することができる。
上記半導体基板内には素子が設けられており、上記配線層は、上記素子と電気的に接続されていてもよい。この場合には、配線層を形成する際に第３の絶縁膜および第２の絶縁膜を除去する際に、除去する深さに誤差が生じても、配線層を露出しにくくすることができる。
上記第２の絶縁膜は、炭素を含むシリコン絶縁膜であることが好ましい。
本発明の第２の半導体装置は、半導体基板と、上記半導体基板の上方に設けられた第１の絶縁膜と、上記第１の絶縁膜の少なくとも上部に設けられた配線層と、上記配線層の上を覆う耐酸化性導体膜と、上記第１の絶縁膜および上記耐酸化性導体膜の上に設けられた第２の絶縁膜と、上記第２の絶縁膜の上に設けられた第３の絶縁膜と、上記第３の絶縁膜および上記第２の絶縁膜を貫通し、上記耐酸化性導体膜に到達する、少なくとも１つのコンタクト導体部とを備える。
これにより、コンタクト導体部を形成するために第３の絶縁膜と第２の絶縁膜とを除去する工程において、耐酸化性導体膜が露出した状態で、アッシングやポリマー除去等の金属を腐食させるおそれのある処理を行った場合にも、配線層の腐食を防止することができる。 一方、第２の絶縁膜のうち配線層の上に位置する部分以外の膜厚は厚くならないので、層間の誘電率を一定に保つことができる。
上記耐酸化性導体膜は、上記配線層の上部領域に窒素が導入された窒素導入層であってもよい。
上記耐酸化性導体膜は、チタンナイトライドであってもよい。
上記配線層は、第１の配線層であって、上記耐酸化性導体膜は、上記第１の配線層の上に設けられた第１の耐酸化性導体膜であって、上記コンタクト導体部は、第１のコンタクト導体部であって、上記第１の絶縁膜の少なくとも上部に設けられた第２の配線層と、上記第２の配線層の上を覆う第２の耐酸化性導体膜と、上記第３の絶縁膜および上記第２の絶縁膜を貫通し、上記第２の耐酸化性導体膜に到達する第２のコンタクト導体部とをさらに備え、上記第１のコンタクト導体部は、上記第２のコンタクト導体部に比べて上面の面積が大きい。この場合には、これらのコンタクト導体部を形成する際に第３の絶縁膜および第２の絶縁膜を除去すると、第１のコンタクト導体部の形成される領域の方が深く除去されてしまう。しかし、第１の配線層の上は耐酸化性膜によって覆われているので、たとえ耐酸化性膜が露出しても、第１の配線層の腐食を防止することができる。
上記第１のコンタクト導体部は、矩形あるいは帯状の平面形状を有し、上記第２のコンタクト導体部は、円形あるいは正方形の平面形状を有していてもよい。
上記第１の配線層及び上記第１のコンタクト導体部は、リング状に設けられたシールリングであってもよい。この場合には、シールリングである第１のコンタクト導体部と第２のコンタクト導体部とでは面積が大きく相違するが、上述の構造を有することにより、第１の配線層が露出するのを防止することができる。
上記半導体基板内には素子が設けられており、上記配線層は、上記素子と電気的に接続されていてもよい。この場合には、配線層を形成する際に第３の絶縁膜および第２の絶縁膜を除去する際に、除去する深さに誤差が生じても、配線層を腐食しにくくすることができる。
上記第２の絶縁膜は、炭素を含むシリコン絶縁膜であることが好ましい。
本発明の第１の半導体装置の製造方法は、半導体基板の上方に、第１の絶縁膜を形成する工程（ａ）と、上記第１の絶縁膜の少なくとも上部に、配線層を形成する工程（ｂ）と、上記配線層の上部に凹部を形成する工程（ｃ）と、上記第１の絶縁膜および上記配線層の上に、上記凹部を埋める第２の絶縁膜を形成する工程（ｄ）と、上記第２の絶縁膜の上面を平坦化する工程（ｅ）と、上記工程（ｅ）の後に、上記第２の絶縁膜の上に第３の絶縁膜を形成する工程（ｆ）と、上記第３の絶縁膜および上記第２の絶縁膜のうち上記配線層の上方に位置する部分を、フォトレジストをマスクにして上記配線層に到達しない深さまで除去し、上記配線層上に上記第２の絶縁膜の一部を残存させる工程（ｇ）と、上記フォトレジストを除去する工程（ｈ）とを備える。
これにより、第２の絶縁膜のうち配線層の上に位置する部分を厚く形成することができるので、工程（ｇ）において、より確実に、配線層を露出しない状態に保つことができる。したがって、工程工程（ｇ）の後に、アッシング等の金属を腐食するおそれのある処理を行っても、配線層が腐食するのを防止することができる。一方、第２の絶縁膜のうち配線層の上に位置する部分以外の膜厚は厚くならないので、この方法により製造した半導体装置においては、層間の誘電率を一定に保つことができる。
上記工程（ｃ）では、化学的機械研磨、ドライエッチングまたはウエットエッチングによって、上記配線層の上記上部をリセスさせることにより、上記凹部を形成してもよい。
なお、この場合には、上述の効果に加えて、第１の絶縁膜と第２の絶縁膜との密着性を向上させることができるという効果を得ることができる。
上記工程（ｂ）では、上記配線層として、シールリング用の第１の配線層と、上記第１の配線層に囲まれる領域内に位置する第２の配線層とを形成し、上記工程（ｃ）では、少なくとも上記第１の配線層の上部に上記凹部を形成し、上記工程（ｇ）では、上記第３の絶縁膜および上記第２の絶縁膜のうち上記第１の配線層の上方に位置する部分の一部を除去することにより、シールリング用のトレンチパターンを形成し、上記第３の絶縁膜および上記第２の絶縁膜のうち上記第２の配線層の上方に位置する部分の一部を除去することにより、ホールパターンを形成してもよい。この場合には、トレンチパターンの開口面積は、ホールパターンの開口面積よりも広いので、工程（ｇ）では、ホールパターンよりもトレンチパターンの方が深く形成されてしまう。しかし、第２の絶縁膜のうちトレンチパターンが形成される領域は厚く形成されているので、第１の配線層を露出しにくくすることができる。
上記工程（ｂ）では、上記第１の配線層の幅を、上記第２の配線層の幅よりも大きく形成してもよい。この場合には、第１の配線層の形成される領域のほうが、第２の配線層の形成される領域よりも、導体（金属）の占める割合が大きくなる。したがって、工程（ｃ）において、第１の配線層および第２の配線層の上方から化学的機械研磨等の処理を行うと、ディッシングの金属占有率依存性により、第１の配線層の上部に形成される凹部の深さを深くすることができる。
上記工程（ｂ）では、上記第１の配線層の側方に、ダミー配線層を形成してもよい。この場合には、第１の配線層の形成される領域の周囲のほうが、第２の配線層の形成される領域の周囲よりも、導体（金属）の占める割合が大きくなる。したがって、工程（ｃ）において、第１の配線層および第２の配線層の上方から化学的機械研磨等の処理を行うと、ディッシングの金属占有率依存性により、第１の配線層の上部に形成される凹部の深さを深くすることができる。
上記工程（ａ）の前に、上記半導体基板内に素子を形成する工程（ｈ）をさらに備え、上記工程（ｂ）では、上記素子と電気的に接続される上記配線層を形成してもよい。この場合には、工程（ｇ）において、除去する深さに誤差が生じても、配線層を露出しにくくすることができる。
本発明の第２の半導体装置の製造方法は、半導体基板の上方に、第１の絶縁膜を形成する工程（ａ）と、上記第１の絶縁膜の少なくとも上部に、配線層を形成する工程（ｂ）と、上記配線層の上を覆う耐酸化性導体膜を形成する工程（ｃ）と、上記第１の絶縁膜および上記耐酸化性導体膜の上に、第２の絶縁膜を形成する工程（ｄ）と、上記第２の絶縁膜の上に、第３の絶縁膜を形成する工程（ｅ）と、上記第３の絶縁膜および上記第２の絶縁膜のうち上記配線層の上方に位置する部分を、フォトレジストをマスクにして除去する工程（ｆ）と、上記フォトレジストを除去する工程（ｇ）とを備える。
これにより、配線層の上を耐酸化性導体膜で覆うことができるので、工程（ｆ）において、耐酸化性導体膜が露出させた後に、アッシング等の金属を腐食するおそれのある処理を行っても、配線層が腐食するのを防止することができる。一方、第２の絶縁膜のうち配線層の上に位置する部分以外の膜厚は厚くならないので、この方法により製造した半導体装置においては、層間の誘電率を一定に保つことができる。
上記工程（ｃ）では、上記配線層の上部に、プラズマ処理、ウエット処理またはイオン注入を行って窒素を導入することにより、上記耐酸化性導体膜を形成してもよい。
上記工程（ｃ）では、上記耐酸化性導体膜として、窒素を含む膜を上記配線層の上に堆積してもよい。
上記工程（ｂ）では、上記配線層として、シールリング用の第１の配線層と、上記第１の配線層に囲まれる領域内に位置する第２の配線層とを形成し、上記工程（ｃ）では、上記第１の配線層および上記第２の配線層の上に耐酸化性導体膜を形成し、上記工程（ｆ）では、上記第３の絶縁膜および上記第２の絶縁膜のうち上記第１の配線層の上方に位置する部分の一部を除去することにより、シールリング用のトレンチパターンを形成し、上記第３の絶縁膜および上記第２の絶縁膜のうち上記第２の配線層の上方に位置する部分の一部を除去することにより、ホールパターンを形成してもよい。この場合には、トレンチパターンの開口面積は、ホールパターンの開口面積よりも広いので、工程（ｆ）では、ホールパターンよりもトレンチパターンの方が深く形成されてしまう。しかし、第２の絶縁膜のうちトレンチパターンが形成される領域は厚く形成されているので、第１の配線層を露出しにくくすることができる。
上記工程（ａ）の前に、上記半導体基板内に素子を形成する工程（ｇ）をさらに備え、
上記工程（ｂ）では、上記素子と電気的に接続される上記配線層を形成してもよい。この場合には、工程（ｆ）において、除去する深さに誤差が生じても、配線層を露出しにくくすることができる。
本発明の半導体装置およびその製造方法においては、配線層の腐食を防止することができる。
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図１（ａ）〜（ｆ）を参照しながら説明する。図１（ａ）〜（ｆ）は、第１の実施形態の半導体装置の製造方法を示す断面図である。なお、図１（ａ）〜（ｆ）には、配線形成領域Ｒ１と、配線形成領域Ｒ１を外部の湿気から保護するためのシールリング領域Ｒ２とを示している。シールリング領域Ｒ２は配線形成領域Ｒ１の側方を囲んでいる。
まず、図１（ａ）に示す工程で、シリコン基板（図示せず）上にシリコン酸化膜からなる、厚さ５００ｎｍの第１の絶縁膜１０１を形成する。そして、第１の絶縁膜１０１の上に、フォトリソグラフィにより、配線パターン形成位置に開口を有するフォトレジスト（図示せず）を形成する。そのフォトレジストをマスクとしてドライエッチングを行うことにより、第１の絶縁膜１０１の一部を除去して、深さ２５０ｎｍの配線溝１０８, １０９を形成する。その後、フォトレジストを除去した後、基板上に、タンタルナイトライドとタンタルとからなる厚さ３０ｎｍの積層膜（図示せず）と、厚さ１０００ｎｍの銅膜（図示せず）とを形成する。その後、化学的機械研磨法を用いて銅膜と積層膜とを研磨することにより、配線形成領域Ｒ１に、配線溝１０８の内表面を覆う表面導体膜１０２ａと、表面導体膜１０２ａを介して配線溝１０８を埋める金属配線膜１０２ｂとからなる第１の金属配線１０２を形成する。このとき、シールリング領域Ｒ２には、表面導体膜１０３ａと金属配線膜１０３ｂとからなる第２の金属配線１０３を形成する。
次に、図１（ｂ）に示す工程で、化学的機械研磨法か、または硝酸などを用いた金属の選択的なエッチングによって、第１の金属配線１０２および第２の金属配線１０３の上部をリセスさせることにより、深さ２０ｎｍ〜４０ｎｍ程度のリセス形状（凹部１１０）を形成する。
次に、図１（ｃ）に示す工程で、基板上に、凹部１１０を埋め、厚さ１００ｎｍ〜１５０ｎｍのシリコン窒化炭化膜からなる第２の絶縁膜１０４を堆積する。このとき、第２の絶縁膜１０４の材料としては、シリコン窒化膜、シリコン炭化膜、シリコン酸化炭化膜などを用いてもよい。また、これらの膜の積層体を形成してもよい。
この時点では、第１の金属配線１０２および第２の金属配線１０３のリセス形状を反映して、第２の絶縁膜１０４の上面には段差が形成されている。
次に、図１（ｄ）に示す工程で、化学的機械研磨、硫酸や硝酸等を用いたウエットエッチング、またはエッチバックを行うことにより、第２の絶縁膜１０４の上面の平坦化を行う。これにより、第２の絶縁膜１０４のうち第１の金属配線１０２および第２の金属配線１０３の上に位置する部分の膜厚は７０ｎｍ〜９０ｎｍ程度になり、それ以外の部分の厚さは５０ｎｍになる。
次に、図１（ｅ）に示す工程で、基板上に、炭素含有シリコン酸化膜からなる第３の絶縁膜１０５を堆積する。このとき、第３の絶縁膜１０５としては、ＦＳＧ（Fluorinated Silicate Glass）膜、ＢＰＳＧ（Boron Phospho Silicate Glass）膜または多孔質膜を用いてもよい。また、これらの膜の積層膜を用いてもよい。
その後、フォトリソグラフィーによって、第３の絶縁膜１０５の上に、ホールパターン形成領域およびトレンチパターン形成領域に開口を有するフォトレジスト（図示せず）を形成する。その後、フォトレジストをマスクとしてドライエッチングを行うことにより、配線形成領域Ｒ１にはホールパターン（スルーホール）１０６を形成し、シールリング領域Ｒ２にはトレンチパターン１０７を形成する。このドライエッチングは、ホールパターン１０６およびトレンチパターン１０７が第２の絶縁膜１０４の途中の深さになるまで行う。このとき、トレンチパターン１０７の開口面積はホールパターン１０６の開口面積よりも広いので、トレンチパターン１０７の方が深く除去される。その後、アッシングによりフォトレジストを除去し、ウエットエッチング時およびドライエッチング時のポリマーを除去する。
次に、図１（ｆ）に示す工程で、パターン内に残存する第２の絶縁膜１０４をエッチングしてホールパターン１０６とトレンチパターン１０７とを第１の金属配線１０２および第２の金属配線１０３に到達させ、それを導体で埋めることにより、平面形状が円形あるいは正方形のホールコンタクト導体部１０６'、および、リング状のトレンチコンタクト導体部１０７'を形成する。なお、この工程は、アッシング、ポリマー除去等の金属を腐食させるおそれのある処理を終了した後に行う。
次に、本実施形態の半導体装置のうち配線およびシールリングの構造について、図１（ｆ）を再度参照しながら説明する。
図１（ｆ）に示すように、本実施形態の半導体装置は、配線形成領域Ｒ１と、配線形成領域Ｒ１の側方を囲むシールリング領域Ｒ２とを有している。そして、配線形成領域Ｒ１には第１の金属配線１０２が設けられ、シールリング領域Ｒ２には第２の金属配線１０３が設けられている。第１の金属配線１０２は、配線溝１０８の表面を覆う表面導体膜１０２ａと、その上を覆う金属配線膜１０２ｂとを有している。第２の金属配線１０３も、配線溝１０９の表面を覆う表面導体膜１０３ａと、その上に設けられた金属配線膜１０３ｂとを有している。第１の金属配線１０２および第２の金属配線１０３の上部はリセスされており、凹部１１０が形成されている。
第１の絶縁膜１０１、第１の金属配線１０２および第２の金属配線１０３の上には、第２の絶縁膜１０４が設けられている。第２の絶縁膜１０４は凹部１１０を埋めているので、第２の絶縁膜１０４は、第１の金属配線１０２および第２の金属配線１０３の上に位置する部分が他の部分よりも厚く形成されている。第２の絶縁膜１０４の上面は平坦化されている。
第２の絶縁膜１０４の上には第３の絶縁膜１０５が設けられている。そして、配線形成領域Ｒ１には、第３の絶縁膜１０５と第２の絶縁膜１０４とを貫通するホールコンタクト導体部１０６'が設けられている。同様に、シールリング領域Ｒ２には、トレンチコンタクト導体部１０７'が形成されている。従って、シールリング領域Ｒ２には、配線形成領域Ｒ１の第１の金属配線１０２およびホールコンタクト導体部１０６’を取り囲むように、第２の金属配線１０３及びトレンチコンタクト導体部１０７’からなるリング状のシールリングが設けられる。
以下に、本実施形態で得られる効果について、従来と比較しながら説明する。
従来では、第１の金属配線および第２の金属配線の上面は平坦なままであり、第１の金属配線および第２の金属配線の上には、均一な厚さの第２の絶縁膜が形成されていた。そのため、ホールパターンおよびトレンチパターンを形成すると、トレンチパターンが第２の絶縁膜を貫通してしまい、第２の金属配線を露出させてしまうおそれがあった。
これに対し、本実施形態では、第２の絶縁膜１０４のうち第１の金属配線１０２および第２の金属配線１０３の上に位置する部分のみを厚く形成することができる。そのため、トレンチパターン１０７が第２の金属配線１０３に到達するのを防止することができる。そのため、アッシングやポリマー洗浄を行っても、第１の金属配線１０２の腐食が起こらない。ここで、第２の絶縁膜１０４のうち第１の絶縁膜１０１の上に位置する部分は厚くならないため、層間の誘電率を一定に保つことができる。
さらに、第１の金属配線１０２および第２の金属配線１０３の上部をリセスさせるために化学的機械研磨法あるいは選択エッチングを行うことにより、第１の絶縁膜１０１と第２の絶縁膜１０４との密着性を向上させることができる。
なお、本実施形態では、化学的機械研磨法等により、第１の金属配線１０２および第２の金属配線１０３の上部にリセス形状を形成した。しかし、本発明では、熱を加えると圧縮するという銅の性質を利用して、リセス形状を形成してもよい。具体的には、図１（ａ）に示す工程で、第１の金属配線１０２および第２の金属配線１０３を形成した後に、２００度〜５００度の熱処理を行う。これにより、銅からなる金属配線膜１０２ｂ, １０３ｂが圧縮して、第１の金属配線１０２および第２の金属配線１０３の上部にリセスが形成される。この方法によっても、上述した効果と同様の効果を得ることができる。
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図２（ａ）〜（ｆ）を参照しながら説明する。図２（ａ）〜（ｆ）は、第２の実施形態の半導体装置の製造方法を示す断面図である。なお、図２（ａ）〜（ｆ）には、配線形成領域Ｒ１と、配線形成領域Ｒ１を外部の湿気から保護するためのシールリング領域Ｒ２とを示している。シールリング領域Ｒ２は配線形成領域Ｒ１の側方を囲んでいる。
まず、図２（ａ）に示す工程で、シリコン基板（図示せず）上にシリコン酸化膜からなる、厚さ５００ｎｍの第１の絶縁膜１１１を形成する。そして、第１の絶縁膜１１１の上に、フォトリソグラフィー法により、金属配線パターン形成領域に開口を有するフォトレジスト（図示せず）を形成する。そのフォトレジストをマスクとしてドライエッチングを行うことにより、配線形成領域Ｒ１には配線溝１１８を形成し、シールリング形成領域Ｒ２には配線溝１１９を形成する。このとき、配線溝１１９の幅を配線溝１１８の幅よりも広くする。具体的には、配線溝１１８の幅が２μｍより小さい場合に、配線溝１１９の幅を２μｍ以上とする。
その後、フォトレジストを除去した後、基板上に、タンタルナイトライドとタンタルとからなる厚さ３０ｎｍの積層膜（図示せず）と、厚さ１０００ｎｍの銅膜（図示せず）とを形成する。その後、化学的機械研磨法を用いて銅と積層膜とを研磨することにより、配線形成領域Ｒ１に、配線溝１１８の内表面を覆う表面導体膜１１２ａと、表面導体膜１１２ａを介して配線溝１１８を埋める金属配線膜１１２ｂとからなる、幅が２μｍ以上の第１の金属配線１１２を形成する。このとき、シールリング領域Ｒ２には、表面導体膜１１３ａと金属配線膜１１３ｂとからなる、幅が２μｍ以上の第２の金属配線１１３を形成する。
次に、図２（ｂ）に示す工程で、化学的機械研磨法を行う。このとき、ディッシングの金属占有率依存性を利用して、第２の金属配線１１３の上部をリセスさせる。以下に詳細に説明する。金属が埋め込まれた基板に対して化学的機械研磨法を行うと、金属が除去される深さは、その領域のうち金属の占める割合が高くなるにつれて深くなる性質がある。本実施形態では、第２の金属配線１１３の幅が、第１の金属配線１１２の幅よりも広く形成されている。言い換えると、単位面積あたりに占める金属の割合は第２の金属配線１１３の形成された領域の方が高い。そのため、第２の金属配線１３３の上部が、他の領域よりも深くリセスされるのである。
なお、第２の金属配線１１３の幅を第１の金属配線１１２よりも広くする方法のかわりに、第２の金属配線１１３の周りにダミーパターンを形成することによって単位面積あたりの金属の占有率を上げてもよい。
次に、図２（ｃ）に示す工程で、第１の絶縁膜１１１、第１の金属配線１１２および第２の金属配線１１３の上にシリコン窒化炭化膜からなる第２の絶縁膜１１４を堆積する。
このとき、第２の絶縁膜１１４の材料としては、シリコン窒化膜、シリコン酸化膜、シリコン酸化炭化膜などを用いてもよい。また、これらの膜の積層体を形成してもよい。
この時点では、第２の金属配線１１３のリセス形状を反映して、第２の絶縁膜１１４の上には段差が形成されている。
次に、図２（ｄ）に示す工程で、化学的機械研磨、ウエットエッチングまたはエッチバックを行うことにより、第２の絶縁膜１１４の平坦化を行う。
次に、図２（ｅ）に示す工程で、基板上に、炭素含有シリコン酸化膜からなる第３の絶縁膜１１５を堆積する。このとき、第３の絶縁膜１１５としては、ＦＳＧ（Fluorinated Silicate Glass）膜、ＢＰＳＧ（Boron Phospho Silicate Glass）膜または多孔質膜を用いてもよい。また、これらの膜の積層膜を用いてもよい。
その後、フォトリソグラフィによって、第３の絶縁膜１１５の上に、ホールパターン形成領域およびトレンチパターン形成領域に開口を有するフォトレジスト（図示せず）を形成する。その後、フォトレジストをマスクとしてドライエッチングを行うことにより、配線形成領域Ｒ１にはホールパターン１１６を形成し、シールリング領域Ｒ２にはトレンチパターン１１７を形成する。このドライエッチングは、トレンチパターン１１７が第２の絶縁膜１１４の途中の深さになるまで行う。このとき、トレンチパターン１１７の開口面積はホールパターン１１６の開口面積よりも広いので、トレンチパターン１１７のほうが深く除去される。その後、アッシングによりフォトレジストを除去し、ウエットエッチング時およびドライエッチング時のポリマーを除去する。
次に、図２（ｆ）に示す工程で、パターン内に残存する第２の絶縁膜１１４を除去してホールパターン１１６とトレンチパターン１１７とを第１の金属配線１１２および第２の金属配線１１３に到達させて、それを導体で埋めることにより、平面形状が円形あるいは正方形のホールコンタクト導体部１１６'、および、リング状のトレンチコンタクト導体部１１７'を形成する。なお、この工程は、アッシング、ポリマー除去等の金属を腐食させるおそれのある処理を終了した後に行う。
次に、本実施形態の半導体装置のうち配線およびシールリングの構造について、図２（ｆ）を再度参照しながら説明する。
図２（ｆ）に示すように、本実施形態の半導体装置は、配線形成領域Ｒ１と、配線形成領域Ｒ１の側方を囲むシールリング領域Ｒ２とを有している。そして、配線形成領域Ｒ１には第１の金属配線１１２が設けられ、シールリング領域Ｒ２には第２の金属配線１１３が設けられている。ここで、第２の金属配線１１３の幅は、第１の金属配線１１２の幅よりも広く設けられている。
第１の金属配線１１２は、配線溝１１８の表面を覆う表面導体膜１１２ａと、その上を覆う金属配線膜１１２ｂとを有している。第２の金属配線１１３も、配線溝１１９の表面を覆う表面導体膜１１３ａと、その上に設けられた金属配線膜１１３ｂとを有している。第２の金属配線１１３の上部はリセスされており、凹部１２０が形成されている。
第１の絶縁膜１１１、第１の金属配線１１２および第２の金属配線１１３の上には、第２の絶縁膜１１４が設けられている。第２の絶縁膜１１４は凹部１２０を埋めているので、第２の絶縁膜１１４は、第２の金属配線１１３の上に位置する部分が他の部分よりも厚く形成されている。第２の絶縁膜１１４の上面は平坦化されている。
第２の絶縁膜１１４の上には第３の絶縁膜１１５が設けられている。そして、配線形成領域Ｒ１には、第３の絶縁膜１１５と第２の絶縁膜１１４と貫通するホールコンタクト導体部１１６'が設けられている。同様に、シールリング領域Ｒ２には、トレンチコンタクト導体部１１７’が形成されている。従って、シールリング領域Ｒ２には、配線形成領域Ｒ１の第１の金属配線１１２およびホールコンタクト導体部１１６’を取り囲むように、第２の金属配線１１３及びトレンチコンタクト導体部１１７’からなるリング状のシールリングが設けられる。
以下に、本実施形態で得られる効果について、従来と比較しながら説明する。
従来では、第２の金属配線の上面は平坦なままであり、第２の金属配線の上には、均一な厚さの第２の絶縁膜が形成されていた。そのため、ホールパターンおよびトレンチパターンを形成すると、トレンチパターンが第２の絶縁膜を貫通してしまい、第２の金属配線を露出させてしまうおそれがあった。
これに対し、本実施形態では、工程数が増加することなく、第２の絶縁膜１１４のうち第２の金属配線１１３の上に位置する部分のみを厚く形成することができる。そのため、トレンチパターン１１７が第２の金属配線１１３に到達するのを防止することができる。そのため、アッシングやポリマー洗浄を行っても、第１の金属配線の腐食が起こらない。ここで、第２の絶縁膜１１４のうち第１の絶縁膜１１１の上に位置する部分は厚くならないため、層間の誘電率を一定に保つことができる。
さらに、第２の金属配線１１３の上部をリセスさせるために化学的機械研磨法あるいはエッチングを行うことにより、第１の絶縁膜１１１と第２の絶縁膜１１４との密着性を向上させることができる。
なお、本実施形態では、ディッシングの金属占有率依存性を利用してリセス形状を形成したが、パターン密度依存性を利用してエッチングにより形成してもよい。あるいは、本発明の図２（ｂ）に示す工程において、第２の金属配線１１３を除く領域の上をフォトレジスト等で覆った状態でエッチングを行うことにより、第２の金属配線１１３の上部にリセス形状を形成してもよい。この場合には、工程数が増加するという点を除いて、上述した効果と同様の効果を得ることができる。
また、本実施形態では、図２（ｂ）に示す工程で化学的機械研磨を行う際に、例えば過酸化水素などの熔解性の強いスラリーを用いてもよい。これにより、金属の研磨レートが上昇するので、第２の金属配線１１３をより深くリセスさせることができる。
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置の製造方法について、図３（ａ）〜（ｅ）を参照しながら説明する。図３（ａ）〜（ｅ）は、第３の実施形態の半導体装置の製造工程を示す断面図である。なお、図３（ａ）〜（ｅ）には、配線形成領域Ｒ１と、配線形成領域Ｒ１を外部の湿気から保護するためのシールリング領域Ｒ２とを示している。なお、シールリング領域Ｒ２は配線形成領域Ｒ１の側方を囲んでいる。
まず、図３（ａ）に示す工程で、シリコン基板（図示せず）上にシリコン酸化膜からなる、厚さ５００ｎｍの第１の絶縁膜１２１を形成する。そして、第１の絶縁膜１２１の上に、フォトリソグラフィーにより、金属配線パターン形成領域に開口を有するフォトレジスト（図示せず）を形成する。そのフォトレジストをマスクとしてドライエッチングを行うことにより、第１の絶縁膜１２１の一部を除去して、深さ２５０ｎｍの配線溝１２８, １２９を形成する。その後、フォトレジストを除去した後、基板上に、タンタルナイトライドとタンタルとからなる厚さ３０ｎｍの積層膜（図示せず）と、厚さ１０００ｎｍの銅膜（図示せず）とを形成する。その後、化学的機械研磨法を用いて銅膜と積層膜とを研磨することにより、配線形成領域Ｒ１に、配線溝１２８の内表面を覆う表面導体膜１２２ａと、表面導体膜１２２ａを介して配線溝１２８を埋める金属配線膜１２２ｂとからなる第１の金属配線１２２を形成する。このとき、シールリング領域Ｒ２には、表面導体膜１２３ａと金属配線膜１２３ｂとからなる第２の金属配線１２３を形成する。
つぎに、図３（ｂ）に示す工程で、窒素を含むガスを用いたプラズマ処理、アンモニア、ベンゾトリアゾール（ＢＴＡ）またはキナルジン酸を用いたウエット処理、またはイオン注入を行うことによって、第１の金属配線１２２および第２の金属配線１２３の上部に窒素を供給する。これにより、第１の金属配線１２２および第２の金属配線１２３の上部が耐酸化性膜１３０に変質する。このとき同時に、第１の絶縁膜１２１と後工程で形成する第２の絶縁膜１２４との密着性を向上させることができる。
次に、図３（ｃ）に示す工程で、第１の絶縁膜１２１および耐酸化性膜１３０の上に、シリコン窒化炭化膜からなる第２の絶縁膜１２４を堆積する。このとき、第２の絶縁膜１２４の材料としては、シリコン窒化膜、シリコン炭化膜、シリコン酸化炭化膜などを用いてもよい。また、これらの膜の積層体を形成してもよい。
次に、図３（ｄ）に示す工程で、基板上に、炭素含有シリコン酸化膜からなる第３の絶縁膜１２５を堆積する。このとき、第３の絶縁膜１２５としては、ＦＳＧ（Fluorinated Silicate Glass）膜、ＢＰＳＧ（Boron Phospho Silicate Glass）膜または多孔質膜を用いてもよい。また、これらの膜の積層膜を用いてもよい。
その後、フォトリソグラフィーによって、第３の絶縁膜１２５の上に、ホールパターン形成領域およびトレンチパターン形成領域に開口を有するフォトレジスト（図示せず）を形成する。その後、フォトレジストをマスクとしてドライエッチングを行うことにより、配線形成領域Ｒ１にはホールパターン１２６を形成し、シールリング領域Ｒ２にはトレンチパターン１２７を形成する。このドライエッチングは、トレンチパターン１２７が第２の絶縁膜１２４の途中で止まっていてもよいし、第２の絶縁膜１２４を貫通して、耐酸化性膜１３０に到達してもよい。その後、アッシングによりフォトレジストを除去し、ウエットエッチング時およびドライエッチング時のポリマーを除去する。
次に、図３（ｅ）に示す工程で、パターン内に残存している第２の絶縁膜１２４を除去してホールパターン１２６とトレンチパターン１２７とを耐酸化性膜１３０に到達させて、トレンチを導体で埋めることにより、平面形状が円形あるいは正方形のホールコンタクト導体部１２６'、および、リング状のトレンチコンタクト導体部１２７'を形成する。
次に、本実施形態の半導体装置のうち配線およびシールリングの構造について、図３（ｅ）を再度参照しながら説明する。
図３（ｅ）に示すように、本実施形態の半導体装置は、配線形成領域Ｒ１と、配線形成領域Ｒ１の側方を囲むシールリング領域Ｒ２とを有している。そして、配線形成領域Ｒ１には第１の金属配線１２２が設けられ、シールリング領域Ｒ２には第２の金属配線１２３が設けられている。第１の金属配線１２２は、配線溝１２８の表面を覆う表面導体膜１２２ａと、その上を覆う金属配線膜１２２ｂとを有している。第２の金属配線１２３も、配線溝１２９の表面を覆う表面導体膜１２３ａと、その上に設けられた金属配線膜１２３ｂとを有している。金属配線膜１２２ｂ, １２３ｂの上部には窒素が含まれており、耐酸化性膜１３０が形成されている。
第１の絶縁膜１２１、第１の金属配線１２２および第２の金属配線１２３の上には、第２の絶縁膜１２４が設けられている。第２の絶縁膜１２４の上には第３の絶縁膜１２５が設けられている。そして、配線形成領域Ｒ１には、第３の絶縁膜１２５と、第２の絶縁膜１２４とを貫通するホールコンタクト導体部１２６’が設けられている。同様に、シールリング領域Ｒ２には、トレンチコンタクト導体部１２７’が形成されている。従って、シールリング領域Ｒ２には、配線形成領域Ｒ１の第１の金属配線１２２およびホールコンタクト導体部１２６’を取り囲むように、第２の金属配線１２３及びトレンチコンタクト導体部１２７’からなるリング状のシールリングが設けられる。
以下に、本実施形態で得られる効果について、従来と比較しながら説明する。
従来では、ホールパターンおよびトレンチパターンを形成する際にトレンチパターンが第２の金属配線に到達すると、その後のアッシングやポリマー除去の工程において、第２の金属配線が腐食してしまっていた。
これに対し、本実施形態では、第２の金属配線１２３の上部が耐酸化性膜１３０に変化している。そのため、トレンチパターン１２７が第２の金属配線１２３に到達している状態でアッシングやポリマー除去の工程を行っても、第２の金属配線１２３の上部が腐食されることはない。ここで、第２の絶縁膜１２４のうち第１の絶縁膜１２１の上に位置する部分は厚くならないため、層間の誘電率を一定に保つことができる。
また、第１の金属配線１２２および第２の金属配線１２３の上部に窒素を含有させることにより、ホールパターン１２６およびトレンチパターン１２７を形成するときのエッチング耐性が向上するという利点もある。
また、図３（ｄ）に示す工程で、ホールパターン１２６およびトレンチパターン１２７を耐酸化性膜１３０に到達させた場合には、後に、ホールパターン１２６やトレンチパターン１２７と耐酸化性膜１３０との間に残存する第２の絶縁膜１２４を除去する工程を省略することができるという利点もある。
（第４の実施形態）
本発明の第４の実施形態に係る半導体装置の製造方法について、図４（ａ）〜（ｅ）を参照しながら説明する。図４（ａ）〜（ｅ）は、第４の実施形態の半導体装置の製造工程を示す断面図である。なお、図４（ａ）〜（ｅ）には、配線形成領域Ｒ１と、配線形成領域Ｒ１を外部の湿気から保護するためのシールリング領域Ｒ２とを示している。なお、シールリング領域Ｒ２は配線形成領域Ｒ１の側方を囲んでいる。
まず、図４（ａ）に示す工程で、シリコン基板（図示せず）上にシリコン酸化膜からなる、厚さ５００ｎｍの第１の絶縁膜１３１を形成する。そして、第１の絶縁膜１３１の上に、フォトリソグラフィーにより、金属配線パターン形成領域に開口を有するフォトレジスト（図示せず）を形成する。そのフォトレジストをマスクとしてドライエッチングを行うことにより、第１の絶縁膜１３１の一部を除去して、深さ２５０ｎｍの配線溝１３８, １３９を形成する。その後、フォトレジストを除去した後、基板上に、タンタルナイトライドとタンタルとからなる厚さ３０ｎｍの積層膜（図示せず）と、厚さ１０００ｎｍの銅膜（図示せず）とを形成する。その後、化学的機械研磨法を用いて銅膜と積層膜とを研磨することにより、配線形成領域Ｒ１に、配線溝１３８の内表面を覆う表面導体膜１３２ａと、表面導体膜１３２ａを介して配線溝１３８を埋める金属配線膜１３２ｂとからなる第１の金属配線１３２を形成する。このとき、シールリング領域Ｒ２には、表面導体膜１３３ａと金属配線膜１３３ｂとからなる第２の金属配線１３３を形成する。
次に、図４（ｂ）に示す工程で、第１の金属配線１３２および第２の金属配線１３３の上に、選択的に耐酸化性の金属膜１４０を堆積する。金属膜１４０の材料としては、例えば窒化チタン（ＴｉＮ）がある。
その後、図４（ｃ）に示す工程で、第１の絶縁膜１３１および金属膜１４０の上に、シリコン窒化炭化膜からなる第２の絶縁膜１３４を堆積する。このとき、第２の絶縁膜１３４の材料としては、シリコン窒化膜、シリコン炭化膜、シリコン酸化炭化膜などを用いてもよい。また、これらの膜の積層体を形成してもよい。その後、化学的機械研磨、ウエットエッチングまたはエッチバックを行うことにより、第２の絶縁膜１３４の平坦化を行う。
次に、図４（ｄ）に示す工程で、基板上に、炭素含有シリコン酸化膜からなる第３の絶縁膜１３５を堆積する。このとき、第３の絶縁膜１３５としては、ＦＳＧ（Fluorinated Silicate Glass）膜、ＢＰＳＧ（Boron Phospho Silicate Glass）膜または多孔質膜を用いてもよい。また、これらの膜の積層膜を用いてもよい。
その後、フォトリソグラフィーによって、第３の絶縁膜１３５の上に、ホールパターン形成領域およびトレンチパターン形成領域に開口を有するフォトレジスト（図示せず）を形成する。その後、フォトレジストをマスクとしてドライエッチングを行うことにより、配線形成領域Ｒ１にはホールパターン１３６を形成し、シールリング領域Ｒ２にはトレンチパターン１３７を形成する。このドライエッチングは、トレンチパターン１３７が第２の絶縁膜１３４の途中の深さまで形成されていてもよいし、第２の絶縁膜１３４を貫通して、金属膜１４０に到達してもよい。その後、アッシングによりフォトレジストを除去し、ウエットエッチング時およびドライエッチング時のポリマーを除去する。
次に、図４（ｅ）に示す工程で、パターン内に残存する第２の絶縁膜１３４を除去してホールパターン１３６とトレンチパターン１３７とを第１の金属配線１３２および第２の金属配線１３３に到達させて、それを導体で埋めることにより、平面形状が円形あるいは正方形のホールコンタクト導体部１３６'、および、リング状のトレンチコンタクト導体部１３７'を形成する。
次に、本実施形態の半導体装置のうち配線およびシールリングの構造について、図４（ｅ）を再度参照しながら説明する。
図４（ｅ）に示すように、本実施形態の半導体装置は、配線形成領域Ｒ１と、配線形成領域Ｒ１の側方を囲むシールリング領域Ｒ２とを有している。そして、配線形成領域Ｒ１には第１の金属配線１３２が設けられ、シールリング領域Ｒ２には第２の金属配線１３３が設けられている。第１の金属配線１３２は、配線溝１３８の表面を覆う表面導体膜１３２ａと、その上を覆う金属配線膜１３２ｂとを有している。第２の金属配線１３３も、配線溝１３９の表面を覆う表面導体膜１３３ａと、その上に設けられた金属配線膜１３３ｂとを有している。
第１の金属配線１３２および第２の金属配線１３３の上には、窒化チタンなどの耐酸化性の金属膜１４０が設けられている。そして、第１の絶縁膜１３１および金属膜１４０の上には、第２の絶縁膜１３４が設けられている。第２の絶縁膜１３４の上には第３の絶縁膜１３５が設けられている。そして、配線形成領域Ｒ１には、第３の絶縁膜１３５と第２の絶縁膜１３４とを貫通するホールコンタクト導体部１３６’が設けられている。同様に、シールリング領域Ｒ２には、トレンチコンタクト導体部１３７’が形成されている。従って、シールリング領域Ｒ２には、配線形成領域Ｒ１の第１の金属配線１３２およびホールコンタクト導体部１３６’を取り囲むように、第２の金属配線１３３及びトレンチコンタクト導体部１３７’からなるリング状のシールリングが設けられる。
本実施形態では、第２の金属配線１３３の上が耐酸化性の金属膜１４０によって覆われている。そのため、トレンチパターン１３７が金属膜１４０に到達している状態でアッシングやポリマー除去の工程を行っても、第２の金属配線１３３の上部が腐食することはない。ここで、第２の絶縁膜１３４のうち第１の絶縁膜１３１の上に位置する部分は厚くならないため、層間の誘電率を一定に保つことができる。
また、第１の金属配線１３２および第２の金属配線１３３の上部に耐酸化性の金属膜１４０を形成することにより、ホールパターン１３６およびトレンチパターン１３７を形成するときのエッチング耐性が向上するという利点もある。
（第５の実施形態）
以下に、本発明の第５の実施形態に係る半導体装置の製造方法について、図５（ａ）〜（ｆ）を参照しながら説明する。図５（ａ）〜（ｆ）は、第５の実施形態において、半導体装置のうち配線領域の製造方法を示す断面図である。なお、第１〜第４の実施形態では、配線領域およびシールリング領域において、ホールパターンとトレンチパターンとの深さの違いが生じる場合を示した。それに対し、本実施形態では、配線領域に多数のホールパターンを形成する場合に、ホールパターンごとに深さの違いが生じる場合について示す。
まず、図５（ａ）に示す工程で、シリコン基板（図示せず）上にシリコン酸化膜からなる、厚さ５００ｎｍの第１の絶縁膜１４１を形成する。そして、第１の絶縁膜１４１の上に、フォトリソグラフィにより、金属配線パターン形成領域に開口を有するフォトレジスト（図示せず）を形成する。そのフォトレジストをマスクとしてドライエッチングを行うことにより、第１の絶縁膜１４１の一部を除去して、深さ２５０ｎｍの配線溝１４８を形成する。その後、フォトレジストを除去した後、基板上に、タンタルナイトライドとタンタルとからなる厚さ３０ｎｍの積層膜（図示せず）と、厚さ１０００ｎｍの銅膜（図示せず）とを形成する。その後、化学的機械研磨法を用いて銅膜と積層膜とを研磨することにより、配線溝１４８の内表面を覆う表面導体膜１４２ａと、表面導体膜１４２ａを介して配線溝１４８を埋める金属配線膜１４２ｂとからなる金属配線１４２を形成する。
次に、図５（ｂ）に示す工程で、化学的機械研磨法か、または硝酸などを用いた金属の選択的なエッチングによって、金属配線１４２の上部をリセスさせることにより、深さ２０ｎｍ〜４０ｎｍ程度のリセス形状（凹部１５０）を形成する。
次に、図５（ｃ）に示す工程で、基板上に、凹部１５０を埋め、厚さ１００ｎｍ〜１５０ｎｍのシリコン窒化炭化膜からなる第２の絶縁膜１４４を堆積する。このとき、第２の絶縁膜１４４の材料としては、シリコン窒化膜、シリコン炭化膜、シリコン酸化炭化膜などを用いてもよい。また、これらの膜の積層体を形成してもよい。
この時点では、金属配線１４２のリセス形状を反映して、第２の絶縁膜１４４の上には段差が形成されている。
次に、図５（ｄ）に示す工程で、化学的機械研磨、ウエットエッチングまたはエッチバックを行うことにより、第２の絶縁膜１４４の上面の平坦化を行う。これにより、第２の絶縁膜１４４のうち金属配線１４２の上に位置する部分の膜厚は７０ｎｍ〜９０ｎｍ程度になり、それ以外の部分の厚さは５０ｎｍになる。
次に、図５（ｅ）に示す工程で、基板上に、炭素含有シリコン酸化膜からなる第３の絶縁膜１４５を堆積する。このとき、第３の絶縁膜１４５としては、ＦＳＧ（Fluorinated Silicate Glass）膜、ＢＰＳＧ（Boron Phospho Silicate Glass）膜または多孔質膜を用いてもよい。また、これらの膜の積層膜を用いてもよい。
その後、フォトリソグラフィーによって、第３の絶縁膜１４５の上に、ホールパターン形成領域に開口を有するフォトレジスト（図示せず）を形成する。その後、フォトレジストをマスクとしてドライエッチングを行うことにより、ホールパターン１４６を形成する。このドライエッチングは、ホールパターン１４６が第２の絶縁膜１４４の途中の深さになるまで行う。このとき、パターンの疎密等の影響により、複数のホールパターン１４６の深さはそれぞれ異なる。その後、アッシングによりフォトレジストを除去し、ウエットエッチング時およびドライエッチング時のポリマーを除去する。
次に、図５（ｆ）に示す工程で、パターン内に残存する第２の絶縁膜１４４を除去してホールパターン１４６を金属配線１４２に到達させ、それを導体で埋めることにより、平面形状が円形あるいは正方形のホールコンタクト導体部１４６'を形成する。なお、この工程は、アッシング、ポリマー除去等の金属を腐食させるおそれのある処理を終了した後に行う。
次に、本実施形態の半導体装置のうち配線およびホールコンタクト導体部の構造について、図５（ｆ）を再度参照しながら説明する。
図５（ｆ）に示すように、本実施形態の半導体装置では、第１の絶縁膜１４１中に、表面導体膜１４２ａと、その上を覆う金属配線膜１４２ｂとを有する金属配線１４２が設けられている。金属配線１４２の上部はリセスされており、凹部１５０が設けられている。
第１の絶縁膜１４１および金属配線１４２の上には、第２の絶縁膜１４４が設けられている。第２の絶縁膜１４４は凹部１５０を埋めているので、第２の絶縁膜１４４は、金属配線１４２の上に位置する部分が他の部分よりも厚く形成されている。第２の絶縁膜１４４の上面は平坦化されている。
第２の絶縁膜１４４の上には第３の絶縁膜１４５が設けられている。そして、第３の絶 縁膜１４５と第２の絶縁膜１４４とを貫通するホールコンタクト導体部１４６’が設けられている。
以下に、本実施形態で得られる効果について、従来と比較しながら説明する。
従来では、金属配線の上面は平坦なままであり、金属配線の上には第２の絶縁膜と第３の絶縁膜が形成されていた。この状態で、複数のホールパターンを形成すると、パターンの疎密やプロセスのばらつきにより、ホールパターンごとに深さが異なってしまっていた。そのため、ホールパターンのうちのいくつかが、第２の絶縁膜を貫通して金属配線に到達するおそれがあった。特に多数のホールパターンを形成する場合には、このおそれが大きくなっていた。
これに対し、本実施形態では、第２の絶縁膜１４４のうち金属配線１４２の上に位置する部分のみを厚く形成することができる。そのため、ホールパターン１４６が金属配線１４２に到達するのを防止することができる。そのため、アッシングやポリマー洗浄を行っても、金属配線１４２の腐食が起こらない。ここで、第２の絶縁膜１４４のうち第１の絶縁膜１４１の上に位置する部分は厚くならないため、層間の誘電率を一定に保つことができる。
さらに、金属配線１４２の上部をリセスさせるために化学的機械研磨法あるいは選択エッチングを行うことにより、第１の絶縁膜１４１と第２の絶縁膜１４４との密着性を向上させることができる。
なお、本実施形態では、第１の実施形態の方法を、配線領域に複数のホールパターンを形成する場合に適用したものである。しかし、本発明では、第３および第４の実施形態の方法を、配線領域に複数のホールパターンを形成する場合にも適用することができる。
また、第１〜第４の実施形態では、トレンチコンタクト導体部をリング状に形成しシールリングに用いた場合について説明したが、矩形あるいは帯状に形成して電極の一部として用いてもよい。
以上説明したように、層間絶縁膜における誘電率を一定に保ちつつ、ホールパターンやトレンチパターンの下に位置する配線の金属が腐食するのを防止することができる点で、産業利用可能性は高い。
（ａ）〜（ｆ）は、第１の実施形態の半導体装置の製造方法を示す断面図である。 （ａ）〜（ｆ）は、第２の実施形態の半導体装置の製造方法を示す断面図である。 （ａ）〜（ｅ）は、第３の実施形態の半導体装置の製造工程を示す断面図である。 （ａ）〜（ｅ）は、第４の実施形態の半導体装置の製造工程を示す断面図である。 （ａ）〜（ｆ）は、第５の実施形態において、半導体装置のうち配線領域の製造方法を示す断面図である。
符号の説明
１０１ 第１の絶縁膜
１０２ 第１の金属配線
１０２ａ 表面導体膜
１０２ｂ 金属配線膜
１０３ 第２の金属配線
１０３ａ 表面導体膜
１０３ｂ 金属配線膜
１０４ 第２の絶縁膜
１０５ 第３の絶縁膜
１０６ ホールパターン
１０６’ ホールコンタクト導体部
１０７ トレンチパターン
１０７’ トレンチコンタクト導体部
１０８ 配線溝
１０９ 配線溝
１１０ 凹部
１１１ 第１の絶縁膜
１１２ 第１の金属配線
１１２ａ 表面導体膜
１１２ｂ 金属配線膜
１１３ 第２の金属配線
１１３ａ 表面導体膜
１１３ｂ 金属配線膜
１１４ 第２の絶縁膜
１１５ 第３の絶縁膜
１１６ ホールパターン
１１６’ ホールコンタクト導体部
１１７ トレンチパターン
１１７’ トレンチコンタクト導体部
１１８ 配線溝
１１９ 配線溝
１２０ 凹部
１２１ 第１の絶縁膜
１２２ 第１の金属配線
１２２ａ 表面導体膜
１２２ｂ 金属配線膜
１２３ 第２の金属配線
１２３ａ 表面導体膜
１２３ｂ 金属配線膜
１２４ 第２の絶縁膜
１２５ 第３の絶縁膜
１２６’ ホールコンタクト導体部
１２６ ホールパターン
１２７ トレンチパターン
１２７’ トレンチコンタクト導体部
１２８ 配線溝
１２９ 配線溝
１３０ 耐酸化性膜
１３１ 第１の絶縁膜
１３２ 第１の金属配線
１３２ａ 表面導体膜
１３２ｂ 金属配線膜
１３３ 第２の金属配線
１３３ａ 表面導体膜
１３３ｂ 金属配線膜
１３４ 第２の絶縁膜
１３５ 第３の絶縁膜
１３６ ホールパターン
１３６’ ホールコンタクト導体部
１３７ トレンチパターン
１３７’ トレンチコンタクト導体部
１３８ 配線溝
１３９ 配線溝
１４０ 金属膜
１４１ 第１の絶縁膜
１４２ 金属配線
１４２ａ 表面導体膜
１４２ｂ 金属配線膜
１４３ 金属配線
１４４ 第２の絶縁膜
１４５ 第３の絶縁膜
１４６ ホールパターン
１４６’ ホールコンタクト導体部
１４８ 配線溝
１５０ 凹部

Claims (10)

  1. 半導体基板の上方に、第１の絶縁膜を形成する工程（ａ）と、
    上記第１の絶縁膜の少なくとも上部に、第１の金属配線膜と第２の金属配線膜とを形成する工程（ｂ）と、
    上記第２の金属配線膜の上部に凹部を形成する工程（ｃ）と、
    上記第１の絶縁膜、上記第１の金属配線膜および上記第２の金属配線膜の上に、上記凹部を埋め込むように、第２の絶縁膜を形成する工程（ｄ）と、
    上記第２の絶縁膜の上面を平坦化することにより、上記第２の絶縁膜のうち上記第２の金属配線膜の上方に位置する部分の膜厚を、上記第２の絶縁膜のうち上記第１の金属配線膜の上方に位置する部分の膜厚よりも厚くする工程（ｅ）と、
    上記工程（ｅ）の後に、上記第２の絶縁膜の上に第３の絶縁膜を形成する工程（ｆ）と、
    フォトレジストをマスクに用いたエッチングにより、上記第３の絶縁膜および上記第２の絶縁膜のうち上記第１の金属配線膜の上方に位置する部分を上記第１の金属配線膜に到達しない深さまで除去することによってホールパターンを形成すると共に、上記第３の絶縁膜および上記第２の絶縁膜のうち上記第２の金属配線膜の上方に位置する部分を上記第２の金属配線膜に到達しない深さまで除去することによって開口面積が前記ホールパターンの開口面積よりも広いトレンチパターンを形成する工程（ｇ）と、
    上記フォトレジストを除去する工程（ｈ）と、
    前記工程（ｈ）の後に、前記ホールパターンの底部における前記第２の絶縁膜を除去して前記第１の金属配線膜を露出させると共に、前記トレンチパターンの底部における前記第２の絶縁膜を除去して前記第２の金属配線膜を露出させる工程（ｉ）とを備える、半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    上記工程（ｃ）は、化学的機械研磨によって、前記凹部を形成する工程である、半導体装置の製造方法。
  3. 請求項１に記載の半導体装置の製造方法において、
    上記工程（ｃ）は、エッチングによって、前記凹部を形成する工程である、半導体装置の製造方法。
  4. 請求項１に記載の半導体装置の製造方法において、
    上記トレンチパターンは矩形あるいは帯状の平面形状を有し、
    上記ホールパターンは円形あるいは正方形の平面形状を有している、半導体装置の製造方法。
  5. 請求項１に記載の半導体装置の製造方法において、
    上記工程（ｉ）の後に、前記ホールパターンに導体を埋め込んでホールコンタクト導体部を形成すると共に前記トレンチパターンに導体を埋め込んでトレンチコンタクト導体部を形成する工程をさらに備え、
    上記第２の金属配線膜およびトレンチコンタクト導体部は、リング状に形成されたシールリングである、半導体装置の製造方法。
  6. 請求項１に記載の半導体装置の製造方法において、
    上記工程（ｂ）において、前記第２の金属配線膜の幅は、前記第１の金属配線膜の幅よりも広い、半導体装置の製造方法。
  7. 請求項１に記載の半導体装置の製造方法において、
    上記工程（ｂ）は、前記第２の金属配線膜の周りにダミーパターンを形成することによって単位面積あたりの金属の占有率を上昇させる工程を含む、半導体装置の製造方法。
  8. 請求項１〜７のいずれか１項に記載の半導体装置の製造方法において、
    上記工程（ａ）の前に、上記半導体基板内に素子を形成する工程（ｊ）をさらに備え、
    上記工程（ｂ）では、上記第１の金属配線膜または上記第２の金属配線膜が上記素子と電気的に接続されるように形成する、半導体装置の製造方法。
  9. 請求項１〜８のいずれか１項に記載の半導体装置の製造方法において、
    上記第２の絶縁膜は、シリコン窒化炭化膜である、半導体装置の製造方法。
  10. 請求項１〜８のいずれか１項に記載の半導体装置の製造方法において、
    上記第２の絶縁膜は、シリコン酸化炭化膜である、半導体装置の製造方法。
JP2003335185A 2003-09-26 2003-09-26 半導体装置の製造方法 Expired - Fee Related JP4041785B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2003335185A JP4041785B2 (ja) 2003-09-26 2003-09-26 半導体装置の製造方法
US10/945,920 US7215028B2 (en) 2003-09-26 2004-09-22 Semiconductor device and method for fabricating the same
CN2008100919970A CN101257001B (zh) 2003-09-26 2004-09-22 半导体器件及其制造方法
CNB2004100118423A CN100431145C (zh) 2003-09-26 2004-09-22 半导体器件及其制造方法
US11/716,704 US7400045B2 (en) 2003-09-26 2007-03-12 Semiconductor device and method for fabricating the same
US12/153,028 US7935623B2 (en) 2003-09-26 2008-05-13 Semiconductor device and method for fabricating the same
US13/051,415 US8329572B2 (en) 2003-09-26 2011-03-18 Semiconductor device and method for fabricating the same
US13/674,749 US8648472B2 (en) 2003-09-26 2012-11-12 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003335185A JP4041785B2 (ja) 2003-09-26 2003-09-26 半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2006281346A Division JP4714659B2 (ja) 2006-10-16 2006-10-16 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2005101433A JP2005101433A (ja) 2005-04-14
JP4041785B2 true JP4041785B2 (ja) 2008-01-30

Family

ID=34373194

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003335185A Expired - Fee Related JP4041785B2 (ja) 2003-09-26 2003-09-26 半導体装置の製造方法

Country Status (3)

Country Link
US (5) US7215028B2 (ja)
JP (1) JP4041785B2 (ja)
CN (2) CN101257001B (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4701017B2 (ja) * 2005-06-21 2011-06-15 パナソニック株式会社 半導体装置の製造方法及び半導体装置
KR100799133B1 (ko) * 2006-08-21 2008-01-29 주식회사 하이닉스반도체 반도체소자의 리세스게이트 제조 방법
KR100790452B1 (ko) * 2006-12-28 2008-01-03 주식회사 하이닉스반도체 다마신 공정을 이용한 반도체 소자의 다층 금속배선형성방법
DE102007004860B4 (de) * 2007-01-31 2008-11-06 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Kupfer-basierten Metallisierungsschicht mit einer leitenden Deckschicht durch ein verbessertes Integrationsschema
JP5117791B2 (ja) * 2007-08-22 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置
JP5504693B2 (ja) * 2009-05-20 2014-05-28 ソニー株式会社 半導体装置の製造方法、半導体装置の製造装置、半導体装置の製造プログラム、マスクデータの生成プログラム
JP2011258740A (ja) * 2010-06-09 2011-12-22 Toshiba Corp 半導体装置、カメラモジュールおよび半導体装置の製造方法
US8575000B2 (en) * 2011-07-19 2013-11-05 SanDisk Technologies, Inc. Copper interconnects separated by air gaps and method of making thereof
US8592983B2 (en) * 2011-12-02 2013-11-26 The Boeing Company Method of integrating a plurality of benzocyclobutene layers with a substrate and an associated device
US8828875B1 (en) * 2013-03-08 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for improving CMP planarity
CN104797085B (zh) * 2015-04-23 2018-01-16 广州杰赛科技股份有限公司 电路板埋铜块盲槽制作方法
KR102545253B1 (ko) * 2015-05-28 2023-06-19 엘지디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
US9953865B1 (en) * 2016-10-26 2018-04-24 International Business Machines Corporation Structure and method to improve FAV RIE process margin and electromigration
JP2018072669A (ja) * 2016-11-01 2018-05-10 株式会社ジャパンディスプレイ 表示装置
US10115679B1 (en) 2017-06-19 2018-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. Trench structure and method
KR102534051B1 (ko) * 2018-04-06 2023-05-18 삼성디스플레이 주식회사 도전층의 연결 구조
US20210214746A1 (en) 2018-05-25 2021-07-15 Basf Se Plants comprising wheat g-type cytoplasmic male sterility restorer genes and uses thereof
WO2019224359A1 (en) 2018-05-25 2019-11-28 Basf Se Plants comprising wheat g-type cytoplasmic male sterility restorer genes and uses thereof
WO2019234231A1 (en) 2018-06-08 2019-12-12 Basf Se Plants comprising wheat g-type cytoplasmic male sterility restorer genes and uses thereof
US11482495B2 (en) * 2018-11-30 2022-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor arrangement and method for making
DE102019131408A1 (de) * 2019-06-28 2020-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Margenverbesserung für durchkontaktierung am hinteren ende der leitung zu einer metallleitung
KR20220034337A (ko) 2020-09-11 2022-03-18 삼성전자주식회사 반도체 장치
US20220328434A1 (en) 2021-04-13 2022-10-13 Semiconductor Components Industries, Llc Oxidation and corrosion prevention in semiconductor devices and semiconductor device assemblies

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3397501B2 (ja) 1994-07-12 2003-04-14 株式会社東芝 研磨剤および研磨方法
JPH08264538A (ja) 1995-03-28 1996-10-11 Sumitomo Metal Ind Ltd 配線の形成方法
JP3660799B2 (ja) 1997-09-08 2005-06-15 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JPH11150185A (ja) * 1997-11-14 1999-06-02 Nippon Steel Corp 半導体装置及びその製造方法
JP3515363B2 (ja) * 1998-03-24 2004-04-05 株式会社東芝 半導体装置の製造方法
JP3469771B2 (ja) 1998-03-24 2003-11-25 富士通株式会社 半導体装置およびその製造方法
JP2000174123A (ja) 1998-12-09 2000-06-23 Nec Corp 半導体装置及びその製造方法
JP3708732B2 (ja) * 1998-12-25 2005-10-19 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US6281535B1 (en) * 1999-01-22 2001-08-28 Agilent Technologies, Inc. Three-dimensional ferroelectric capacitor structure for nonvolatile random access memory cell
TW400619B (en) * 1999-03-05 2000-08-01 United Microelectronics Corp The manufacture method of dual damascene structure
TW473812B (en) * 1999-06-01 2002-01-21 Tokyo Electron Ltd Method of manufacturing semiconductor device and manufacturing apparatus
US6114243A (en) * 1999-11-15 2000-09-05 Chartered Semiconductor Manufacturing Ltd Method to avoid copper contamination on the sidewall of a via or a dual damascene structure
JP2002118078A (ja) 2000-10-12 2002-04-19 Toshiba Corp 半導体装置の製造方法及び半導体装置
US6984581B2 (en) * 2000-12-21 2006-01-10 Intel Corporation Structural reinforcement of highly porous low k dielectric films by ILD posts
JP4535629B2 (ja) 2001-02-21 2010-09-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6887753B2 (en) * 2001-02-28 2005-05-03 Micron Technology, Inc. Methods of forming semiconductor circuitry, and semiconductor circuit constructions
JP4118029B2 (ja) * 2001-03-09 2008-07-16 富士通株式会社 半導体集積回路装置とその製造方法
JP4050876B2 (ja) 2001-03-28 2008-02-20 富士通株式会社 半導体集積回路装置とその製造方法
JP2002373937A (ja) 2001-06-15 2002-12-26 Fujitsu Ltd 半導体装置及びその製造方法
JP3967567B2 (ja) * 2001-07-30 2007-08-29 株式会社東芝 半導体装置およびその製造方法
JP2003133314A (ja) 2001-10-30 2003-05-09 Hitachi Ltd 半導体装置の製造方法
JP4198906B2 (ja) * 2001-11-15 2008-12-17 株式会社ルネサステクノロジ 半導体装置および半導体装置の製造方法
US20030118798A1 (en) * 2001-12-25 2003-06-26 Nec Electronics Corporation Copper interconnection and the method for fabricating the same
US20030143853A1 (en) * 2002-01-31 2003-07-31 Celii Francis G. FeRAM capacitor stack etch
JP4063619B2 (ja) * 2002-03-13 2008-03-19 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US6727172B1 (en) * 2002-06-12 2004-04-27 Taiwan Semiconductor Manufacturing Company Process to reduce chemical mechanical polishing damage of narrow copper lines
KR100519169B1 (ko) * 2003-05-09 2005-10-06 매그나칩 반도체 유한회사 반도체 소자의 금속배선 형성방법
US7208404B2 (en) * 2003-10-16 2007-04-24 Taiwan Semiconductor Manufacturing Company Method to reduce Rs pattern dependence effect

Also Published As

Publication number Publication date
US7935623B2 (en) 2011-05-03
US8329572B2 (en) 2012-12-11
US20130062772A1 (en) 2013-03-14
CN101257001A (zh) 2008-09-03
CN100431145C (zh) 2008-11-05
CN101257001B (zh) 2010-06-16
US20070187832A1 (en) 2007-08-16
US20110171824A1 (en) 2011-07-14
US7400045B2 (en) 2008-07-15
US20090017611A1 (en) 2009-01-15
CN1601741A (zh) 2005-03-30
US7215028B2 (en) 2007-05-08
JP2005101433A (ja) 2005-04-14
US20050070086A1 (en) 2005-03-31
US8648472B2 (en) 2014-02-11

Similar Documents

Publication Publication Date Title
JP4041785B2 (ja) 半導体装置の製造方法
JP2003133415A (ja) 半導体素子の導電配線形成方法
JP2007142421A (ja) 半導体素子及びこの製造方法
JP5193542B2 (ja) 半導体装置の製造方法
JP2005026641A (ja) 半導体装置およびその製造方法
US20100052173A1 (en) Semiconductor device and semiconductor device manufacturing method
JP4499390B2 (ja) 半導体装置及びその製造方法
JP4425707B2 (ja) 半導体装置およびその製造方法
US6645864B1 (en) Physical vapor deposition of an amorphous silicon liner to eliminate resist poisoning
US7553759B2 (en) Semiconductor device and method of manufacturing a semiconductor device
JP4634180B2 (ja) 半導体装置及びその製造方法
JP2006054251A (ja) 半導体装置の製造方法
JP2006351732A (ja) 半導体装置の製造方法
JP4714659B2 (ja) 半導体装置の製造方法
JP4472286B2 (ja) 変形されたデュアルダマシン工程を利用した半導体素子の金属配線形成方法
KR100737701B1 (ko) 반도체 소자의 배선 형성 방법
JP2006216818A (ja) 半導体装置及びその製造方法
JP2006351731A (ja) 半導体装置の製造方法
KR100538634B1 (ko) 반도체 소자의 금속 배선 형성 방법
JP4379245B2 (ja) 半導体装置の製造方法
KR100678008B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100485180B1 (ko) 반도체 소자의 제조 방법
KR100579858B1 (ko) 금속-절연체-금속 커패시터의 제조 방법
KR100669663B1 (ko) 반도체 소자의 콘택홀 형성 방법
KR20100025715A (ko) 반도체 소자의 게이트 패턴 형성방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060807

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060822

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061016

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070626

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070723

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20071016

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071112

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101116

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111116

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121116

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121116

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131116

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees