KR100799133B1 - 반도체소자의 리세스게이트 제조 방법 - Google Patents
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Abstract
본 발명은 리세스패턴 형성시 발생되는 첨점의 크기를 최소화하여 누설전류를 억제할 수 있는 반도체소자의 리세스게이트 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 리세스게이트 제조 방법은 반도체기판의 활성영역을 선택적으로 식각하여 리세스패턴을 형성하는 단계, 불소계 가스, 산소 가스 및 비활성가스가 혼합된 혼합가스의 플라즈마를 이용하여 상기 리세스패턴을 후처리하는 단계, 및 상기 리세스패턴 상에 게이트 패턴을 형성하는 단계를 포함하고, 상술한 본 발명은 후처리시에 불소라디칼을 이용하여 리세스패턴의 모양을 뾰족한 모양에서 바닥이 평탄한 라운드 모양으로 바꾸어줌과 동시에 첨점의 높이를 최소화하여 누설전류가 억제된 3차원 구조(3-Dimension)의 리세스게이트를 80nm 이하의 고집적 DRAM의 셀에 적용할 수 있는 효과가 있다.
리세스게이트, 리세스게이트식각, 후처리, 등방성식각, 불소라디칼
Description
도 1a는 종래기술에 따른 리세스게이트 제조 방법을 간략히 도시한 도면.
도 1b는 종래기술에 따른 리세스패턴이 형성되는 모양을 도시한 평면도.
도 2는 종래기술에 따른 리세스패턴의 프로파일 및 첨점을 나타낸 SEM 사진.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 리세스게이트의 제조 방법을 도시한 공정 단면도.
도 4는 본 발명의 실시예에 따른 첨점의 높이 감소를 나타낸 SEM 사진.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 소자분리막
23 : 활성영역 24 : 식각장벽패턴
25A, 25B : 리세스패턴 26 : 게이트절연막
27 : 폴리실리콘 28 : 텅스텐실리사이드
29 : 게이트하드마스크질화막
본 발명은 반도체소자에 관한 것으로, 특히 반도체메모리소자의 셀 형성 방법에 관한 것이다.
평면 셀(Planar cell) 구조로는 리프레시시간(Refresh time) 확보가 어려워 고집적화 소자에 더이상 사용할 수 없게 되었다. 즉, 평면 셀 구조로는 소자의 크기가 감소됨에 따른 게이트채널길이(Gate channel length)의 확보가 어렵게 되었다.
따라서, 최근에 게이트를 활성영역 내에 매몰시켜 길이를 크게 하고자 하였다. 이를 리세스게이트(Recess Gate)라고 일컫는다.
도 1a는 종래기술에 따른 리세스게이트 제조 방법을 간략히 도시한 도면이다.
도 1a를 참조하면, 반도체기판(11)에 트렌치 구조의 소자분리막(12)을 형성한다. 이때, 활성영역(13)이 정의된다.
이어서, 리세스게이트식각공정을 진행하여 활성영역에 리세스패턴(14)을 형성한다. 이때, 리세스패턴(14) 형성을 위한 리세스게이트식각공정은 활성영역(13)인 실리콘의 식각률은 빠르게 하고 소자분리막(12)인 산화막의 식각률은 느리게 하여 활성영역(13)만을 식각한다.
도 1b는 종래기술에 따른 리세스패턴(14)이 형성되는 모양을 도시한 평면도이다.
그러나, 도 1a 및 도 1b와 같은 종래기술은 리세스패턴(14)의 모양이 매우 예리한 모양의 프로파일(Profile)을 가져 이웃한 셀간 누설전류를 방지하기 어렵다.
도 2는 종래기술에 따른 리세스패턴의 프로파일 및 첨점을 나타낸 SEM 사진으로서, 리세스패턴의 모양이 바닥이 뾰족한 모양('V-Shape')이고, 첨점(Horn)의 높이가 매우 높음을 알 수 있다.
위와 같이 활성영역과 소자분리막 사이의 경계부분에서 생성되는 첨점(Horn)의 크기를 최소화하여 누설전류의 원인을 제거해야 하나, 지금까지는 첨점 최소화를 위한 안정된 식각기술을 확보하지 못하고 있는 실정이다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 리세스패턴 형성시 발생되는 첨점의 크기를 최소화하여 누설전류를 억제할 수 있는 반도체소자의 리세스게이트 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 리세스게이트 제조 방법은 반도체기판의 활성영역을 선택적으로 식각하여 리세스패턴을 형성하는 단계, 불소계 가스, 산소 가스 및 비활성가스가 혼합된 혼합가스의 플라즈마를 이용하여 상기 리세스패턴을 후처리하는 단계, 및 상기 리세스패턴 상에 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 불소계 가스는 CF4, SF6 또는 CHF3 중에서 선택된 적어도 어느 하나를 사용하며, 상기 후처리하는 단계는 챔버의 압력을 적어도 2∼30mTorr로 유지하고, 소스파워를 500W∼2000W로 사용하거나, 소스파워를 500W∼2000W로 사용하고 바이어스파워를 사용하지 않거나 또는 바이어스파워를 1∼100W로 사용하며, 상기 리세스패턴을 형성하는 단계와 상기 후처리하는 단계는 동일 챔버 내에서 인시튜로 진행하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 리세스게이트의 제조 방법을 도시한 공정 단면도이다. 이하, 도면에서 A-A'선에 따른 단면도는 활성영역의 장축방향으로 절취한 단면도이고, B-B'선에 따른 단면도는 활성영역의 단축 방향으로 절취한 단면도이다.
도 3a에 도시된 바와 같이, 반도체기판(21)에 STI(Shallow Trench Isolation) 공정을 이용하여 트렌치 구조의 소자분리막(22)을 형성한다. 이때, 활성영역(23)이 정의되며, 소자분리막(22)은 고밀도플라즈마산화막(High Density Plasma Oxide)으로 형성된다.
이어서, 반도체기판(21) 상부에 리세스게이트식각공정을 위한 식각장벽패턴(24)을 형성한다. 이때, 식각장벽패턴(24)은 산화막 또는 폴리실리콘이 단독으로 형성된 패턴이거나, 또는 산화막과 폴리실리콘의 적층으로 형성된 패턴이다. 그리고, 식각장벽패턴(24)은 활성영역 중에서 리세스패턴이 형성될 부분을 오픈시키는 라인 형태(Line type)의 패턴이다.
이어서, 식각장벽패턴(24)을 식각장벽으로 이용한 리세스게이트식각을 진행한다.
도 3b에 도시된 바와 같이, 식각장벽패턴(24)을 이용한 리세스게이트 식각공정을 진행한다. 이러한 리세스게이트식각을 통해 소정 깊이의 리세스패턴(25A)이 활성영역(23)에 형성된다. 그리고, 식각장벽패턴(24)은 일부가 소모될 수 있으며, 라인형태의 식각장벽패턴(24)에 의해 리세스패턴(25A)이 형성될 지역에 인접하는 소자분리막(22)의 상부도 일부가 소실될 수 있으나 그에 대한 도시는 생략하기로 한다.
상기 리세스게이트 식각공정은 활성영역(23)인 실리콘의 식각률은 빠르게 하고 소자분리막(22)인 고밀도플라즈마산화막의 식각률은 느리게 하여 활성영역(23)만을 선택적으로 식각한다. 이를 위해 식각가스는 HBr/Cl2/O2의 혼합가스를 사용하는데, HBr/Cl 및 O2의 적절한 유량비를 유지해야 한다.
예를 들어, 리세스게이트 식각공정시 챔버의 압력은 적어도 30mTorr 이 하(2mTorr∼30mTorr)를 유지하고, 혼합가스에서 브롬화수소(HBr)와 염소(Cl2)의 혼합가스(HBr/Cl2) 대 산소(O2)의 유량비율은 적어도 20:1 이상(20:1∼30:1)으로 한다. 그리고 브롬화수소(HBr) 대 염소(Cl2)의 유량비율은 적어도 2:1 이상(2:1∼5:1)으로 한다. 그리고, 소스파워를 적어도 1000W 이상(1000W∼2000W), 바이어스파워를 적어도 500W 이하(100W∼500W)로 한다.
상술한 레시피에서 브롬화수소(HBr)와 염소(Cl2)의 혼합가스(HBr/Cl2) 대 산소(O2)의 유량비율은 적어도 20:1 이상(20:1∼30:1)으로 하여 실리콘물질인 활성영역(23)의 식각을 주로 발생시키고, 특히 브롬화수소(HBr) 대 염소(Cl2)의 유량비율은 적어도 2:1 이상(2:1∼5:1)으로 하여 활성영역의 식각을 주로 발생시킨다. 브롬화수소(HBr) 가스에 의해 활성영역(23)의 식각이 주로 발생하는 것이다.
위와 같은 레시피를 이용하여 리세스게이트식각공정을 진행하면 리세스패턴(25A)의 모양은 바닥으로 갈수록 측벽의 경사가 급해지는 뾰족한 모양이 된다.
상술한 일련의 리세스게이트식각공정시에 뾰족한 프로파일의 리세스패턴(25A)은 그 뾰족한 프로파일에 의해 리세스패턴(25A)에 인접하는 소자분리막(22) 경계부분에서 첨점이 높게('H1') 발생되는 것을 피할 수 없다. 이러한 첨점이 높게 되면 누설전류에 취약하다.
따라서, 본 발명은 리세스패턴의 뾰족한 프로파일을 완화시킴과 동시에 첨점의 높이를 최소화하기 위해 도 3c에 도시된 바와 같은 레시피를 이용하여 후처리를 진행한다.
도 3c에 도시된 바와 같이, 후처리는 리세스게이트식각공정이 진행된 챔버에서 인시튜(In-situ)로 진행한다.
후처리는 챔버의 압력을 2∼30mTorr 사이로 유지한다. 그리고, 식각제(Etchant)로는 리세스게이트식각공정의 레시피와는 다르게 플라즈마 중에서 불소라디칼(F radical)을 제공하는 불소계 가스(Fluorine base gas), 산소(O2) 가스 그리고 비활성가스인 헬륨(He) 가스를 혼합하여 사용한다. 예컨대, 불소계 가스로는 CF4, SF6 또는 CHF3 중에서 선택된 적어도 어느 하나(단독 또는 둘 이상 혼합)를 사용하는데, 도 3c에서는 CF4/O2/He의 혼합을 사용한 경우이다. 그리고, 소스파워는 500W∼2000W로 사용하며, 바이어스파워는 사용하지 않거나(0W), 적어도 100W 이하(1W∼100W)로 사용한다.
전술한 레시피에서 알 수 있듯이, 후처리는 리세스게이트 식각공정과 다르게 리세스패턴(25A)의 깊이를 깊게 하는 것이 아니라 리세스패턴(25A)의 뾰족한 모양을 바닥이 평탄한 라운드 형태의 모양(도면부호 "U" 참조)으로 바꾸는 것이다. 이를 위해 리세스게이트 식각공정과는 다르게 바이어스파워를 최소로 하여 사용하고, 식각제는 라디칼에 의한 화학반응이 주로 일어나도록 불소라디칼을 제공하는 불소계 가스를 사용한다.
위와 같이 바이어스파워를 최소로 사용하고 불소계 가스를 사용하면, 플라즈마 구성 요소 중에서 화학적인 식각을 진행하는 불소 라디칼만이 리세스패턴(25A) 을 식각하게 된다. 이로써 식각모양이 뾰족한 모양에서 바닥이 평탄한 라운드 모양으로 바뀌고, 따라서 표면적이 전체적으로 넓어진다. 예컨대, 불소계 가스로 CF4 가스를 이용하는 경우, 플라즈마를 구성하는 요소로는 전자(electron), CF4, CFx(x=1∼3), F, CF3 + 등이 존재하는데, CF3나 F와 같이 반응성이 매우 강한 라디칼(radical)만이 리세스패턴(25A)을 식각하게 된다. 더불어, 바이어스파워를 최소로 사용하면, 불소라디칼이 리세스패턴의 바닥쪽으로 집중되지 않고 리세스패턴의 측벽에서 화학적식각이 주로 진행되게 되어 즉, 등방성식각이 강화되어 리세스패턴의 모양을 바닥이 평탄한 라운드 모양으로 바꾸게 된다. 또한, 바이어스파워를 최소로 사용하면, 이온 에너지(Ion energy)를 작게 제거할 수 있어 플라즈마를 구성하고 있는 직진성 이온들의 식각을 억제하게 된다.
결국, 후처리에 의해 리세스패턴(25A)의 프로파일을 뾰족한 모양에서 바닥이 평탄한 라운드 모양으로 바꾸어줌과 동시에 첨점의 높이가 'H2'(100Å 이하)로 감소된다. 이하, 후처리된 리세스패턴을 도면부호 '25B'로 도시한다.
도 4는 본 발명의 실시예에 따른 첨점의 높이 감소를 나타낸 SEM 사진으로서, 종래기술과 대비할 때 첨점의 높이가 현저히 낮아짐을 알 수 있다. 또한, 도 4로부터 종래기술에서는 리세스패턴의 모양이 뾰족한 모양(도면부호 'V-shape')이었으나, 본 발명의 실시예에서는 리세스패턴의 모양이 바닥이 평탄한 라운드 모양(도면부호 "U-shape")으로 바뀜을 알 수 있다.
도 3d에 도시된 바와 같이, 식각장벽패턴(24)을 제거한다. 이후, 추가로 LET(Light Etch Treatment)로 일컫는 식각을 진행하여 리세스패턴(25B)의 탑코너를 라운딩시킬 수 있다. 이처럼 탑코너를 라운딩시키면 누설전류의 원인이 되는 스트레스를 제거하게 되어 리프레시특성이 개선된다. 예를 들어, LET는 CF4와 O2의 혼합가스를 이용한 건식식각으로 진행한다.
다음으로, 리세스패턴(25B) 및 반도체 기판(21) 상에 게이트절연막(26)을 형성한 후 게이트절연막(26) 상에 리세스패턴(25B)을 매립할 때까지 폴리실리콘(27)을 증착한다. 이후, 폴리실리콘(27) 상에 텅스텐실리사이드(WSi, 28)와 게이트하드마스크질화막(29)을 증착한 후, 게이트 패터닝을 진행하여 리세스게이트를 완성한다. 여기서, 폴리실리콘(27)은 리세스패턴에 매립되는데, 그 매립두께를 살펴보면소자분리막 상부에서는 활성영역에 대비하여 1/5 이상 얇게 매립된다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예를 들어, 실리콘물질인 반도체기판을 식각하는 공정이 수반되는 반도체소자의 제조 공정시에 사용이 가능하다. 일예로, 소자분리막이 매립될 트렌치 형성을 위한 실리콘 기판 식각시에 적용할 수 있다.
상술한 본 발명은 후처리시에 불소라디칼을 이용하여 리세스패턴의 모양을 뾰족한 모양에서 바닥이 평탄한 라운드 모양으로 바꾸어줌과 동시에 첨점의 높이를 최소화하여 누설전류가 억제된 3차원 구조(3-Dimension)의 리세스게이트를 80nm 이하의 고집적 DRAM의 셀에 적용할 수 있는 효과가 있다.
Claims (10)
- 반도체기판의 활성영역을 선택적으로 식각하여 리세스패턴을 형성하는 단계;불소계 가스, 산소 가스 및 비활성가스가 혼합된 혼합가스의 플라즈마를 이용하여 상기 리세스패턴을 후처리하는 단계; 및상기 리세스패턴 상에 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 리세스 게이트 제조 방법.
- 삭제
- 삭제
- 제1항에 있어서,상기 불소계 가스는,CF4, SF6 또는 CHF3 중에서 선택된 적어도 어느 하나를 사용하는 반도체소자의 리세스게이트 제조 방법.
- 제1항에 있어서,상기 비활성가스는 헬륨가스를 사용하는 반도체소자의 리세스게이트 제조 방법.
- 제1항에 있어서,상기 후처리하는 단계는,챔버의 압력을 2∼30mTorr로 유지하고, 소스파워를 500W∼2000W로 사용하는 반도체소자의 리세스게이트 제조 방법.
- 제6항에 있어서,상기 후처리하는 단계는,바이어스파워를 사용하지 않거나, 또는 바이어스파워를 1∼100W로 사용하는 반도체소자의 리세스게이트 제조 방법.
- 제1항, 제4항, 제5항, 제6항 또는 제7항 중 어느 한 항에 있어서,상기 리세스패턴을 형성하는 단계와 상기 후처리하는 단계는,동일 챔버 내에서 인시튜로 진행하는 반도체소자의 리세스게이트 제조 방법.
- 제8항에 있어서,상기 리세스패턴을 형성하는 단계는,브롬화수소, 염소가스 및 산소가스의 혼합가스를 사용하는 반도체소자의 리세스게이트 제조 방법.
- 제9항에 있어서,상기 브롬화수소와 염소가스의 혼합가스 대 상기 산소가스의 유량비율은 20:1∼30:1로 하고, 상기 브롬화수소 대 염소가스의 유량비율은 2:1∼5:1로 하는 반도체소자의 리세스게이트 제조 방법.
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