KR101004482B1 - 반도체 소자의 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 소자분리막의 높이를 증가시키고, 후속 공정 중 리세스 게이트 식각 시 하드마스크층 제거를 위한 습식 식각을 이용하여 소자분리막의 리세스 영역을 평탄화함으로써, SAC(Self-aligned Contact) 페일(Fail)을 방지하여 반도체 소자의 수율 향상이 가능한 기술을 개시한다.
Description
도 1a 내지 도 1i는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도.
도 2는 종래 기술에 따른 반도체 소자의 형성 방법의 문제점을 도시한 사진도.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도.
<도면의 주요 부분에 대한 부호 설명>
100, 300: 반도체 기판 110, 310: 활성영역
120, 320: 소자분리막 130, 330: 하드마스크층
135: 감광막 패턴 140, 340: 리세스
150, 350: 게이트 산화막 160, 360: 폴리실리콘층
170, 370: 도전층 180, 380: 하드마스크층 질화막
185: 감광막 패턴 190, 390: 리세스 게이트
200, 400: 질화막 210: 절연막
220, 410: 콘택플러그
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 소자분리막의 높이를 증가시키고, 후속 공정 중 리세스 게이트 식각 시 하드마스크층 제거를 위한 습식 식각을 이용하여 소자분리막의 리세스 영역을 평탄화함으로써, SAC(Self-aligned Contact) 페일(Fail)을 방지하여 반도체 소자의 수율 향상이 가능한 기술을 개시한다.
반도체 소자의 트랜지스터의 제조에 있어서 가장 중요한 파라미터(Parameter)의 하나는 문턱 전압(Threshold Voltage : Vt)이다. 문턱 전압은 게이트 산화막 두께, 채널 도핑(Channel Doping) 농도, 옥사이드 차아지(Oxide Charge) 및 게이트에 사용되는 물질에 의존하는 변수이다.
이러한 문턱 전압은 소자의 크기가 감소함에 따라 이론치와 일치하지 않는 여러 현상들이 나타나고 있다.
그 중에서 현재 당면하고 있는 문제는 게이트 채널 길이(Gate Channel Length)가 감소함에 따라 발생하는 숏(Short) 채널효과라 할 수 있겠다.
반도체 소자가 고집적화됨에 따라 나노(nm)급 소자에서는 속도 향상과 1 ~ 2V의 낮은 동작전압에서 작동하는 소자를 요구하게 되었고 그에 따라 문턱 전압도 낮은 전압을 요구하고 있다.
그러나 문턱 전압은 더 낮아지게 되면 숏(Short) 채널효과에 의해 소자를 제 어하기가 불가능하게 된다.
또한, 숏(Short) 채널효과는 핫 캐리어(Hot Carrier)에 의한 DIBL(Drain Induced Built-in Leakage) 현상을 유발시키는 문제가 있다.
이러한 숏(Short) 채널효과를 감소시키기 위해 여러 연구가 진행 중이지만 반도체소자의 고집적화에 따라 이를 만족시키기 위한 해결책은 여전히 미완 상태이다.
현재 연구가 되고 있는 방향은 도핑(Doping) 농도를 조절하는 방법으로 해결책을 찾고자 하지만 이는 궁극적인 숏(Short) 채널효과의 해결 방법은 되지 못한다.
현재 알려진 연구방법은 수직에 가까운 경사이온주입(Vertically Abrupt Channel Doping) 을 통한 SSR(Super Steep Retrograde Channel), 이온 임플란트 채널(Ion Implant Channel)을 형성하는 방법, 측면 경사이온주입(Laterally Abrupt Channel Doping) 방법, 큰 각의 경사이온주입(Large Angle Tilt Implant) 통한 할로 구조(Halo Structure)를 갖는 채널(Channel)을 형성하는 방법 등이 연구되고 있다.
최근에는, 근본적인 한계를 극복하기 위하여 리세스 게이트(Recess Gate)로 채널 길이를 증가시킬 수 있도록 하고 있다.
현재 비트 라인 구조는 활성 영역 상부를 지나가지 못하기 때문에 랜딩 플러그 형성 이후에도 비트라인 콘택 플러그 형성 공정이 추가되고 있다.
도 1a 내지 도 1i는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단 면도이다.
도 1a를 참조하면, 반도체 기판(100)에 활성영역(110)을 정의하는 소자 분리막(120)을 형성한다.
다음으로, 전체 표면상에 하드마스크층(130)을 형성한다.
도 1b를 참조하면, 하드마스크층(130) 상에 감광막을 형성한 후, 리세스 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(135)을 형성한다.
도 1c를 참조하면, 감광막 패턴(135)을 마스크로 하드마스크층(130), 활성영역(110) 및 소자분리막(120)을 식각하여 리세스(140)를 형성한다.
이때, 활성 영역(110)과 소자 분리막(120)의 식각 선택비 차이로 리세스(140)의 깊이가 차이가 난다.
도 1d를 참조하면, 감광막 패턴(도 1b의 135)을 제거한 후, 남은 하드마스크층(130)은 습식 식각(Wet Etch)으로 제거된다.
이때, 습식 식각으로 인해 소자 분리막(120)의 리세스(140)는 더 식각된다.
도 1e를 참조하면, 리세스(140)를 포함한 전체 표면상에 게이트 산화막(150), 폴리실리콘층(160), 도전층(170) 및 하드마스크 질화막층(180)을 형성한다.
다음으로, 하드마스크 질화막층(180) 상에 감광막을 형성한 후, 리세스 게이트 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(185)을 형성한다.
도 1f를 참조하면, 감광막 패턴(185)을 마스크로 하드마스크 질화막층(180), 도전층(170), 폴리실리콘층(160) 및 게이트 산화막(150)을 식각하여 리세스 게이 트(190)를 형성한다.
도 1g 내지 도 1i는 도 1f의 'A' 영역을 확대한 도면을 나타낸 것이다.
도 1g를 참조하면, 리세스 게이트(190)를 형성하기 위해 소자 분리막(120)이 식각된 영역이며, 다음으로, 리세스 게이트(190)를 포함한 전체 표면상에 질화막(200)을 형성한다. 질화막(200)은 리세스 게이트(190) 측벽에 게이트 스페이서(미도시)가 된다.
도 1h를 참조하면, 리세스 게이트(190)를 포함한 전체 표면상에 절연막(210)을 매립한다.
다음으로, 절연막(210)을 식각하여 랜딩플러그 콘택홀(미도시)을 형성한다.
도 1i를 참조하면, 랜딩플러그 콘택홀에 폴리실리콘층(미도시)을 매립하여 콘택플러그(220)를 형성한다.
도 2는 종래 기술에 따른 반도체 소자의 형성 방법의 문제점을 도시한 사진도이다.
도 2를 참조하면, 콘택플러그를 형성하기 위한 폴리실리콘층과 게이트 폴리실리콘층이 SAC(Self-aligned contact) 페일(Fail)이 발생한 모습을 도시한 사진을 도시한 것이다.
이때, 도시된 'X' 영역은 SAC 페일이 발생한 영역을 도시한 것이다.
상기한 바와 같이 종래 기술에 따른 반도체 소자의 형성 방법은, 메모리 소자의 콘택플러그 형성에 있어서 게이트와 단락이 발생하는 SAC(Self-aligned contact) 페일(Fail)이 발생한다. 이는 반도체 소자의 고집적도에 따라 채널 길이 를 증가시키기 위한 리세스 게이트를 형성할수록 더욱 문제가 발생하고 있는 실정이다.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 소자분리막의 높이를 증가시키고, 후속 공정 중 리세스 게이트 식각 시 하드마스크층 제거를 위한 습식 식각을 이용하여 소자분리막의 리세스 영역을 평탄화함으로써, SAC(Self-aligned Contact) 페일(Fail)을 방지하여 소자의 수율 향상이 가능한 반도체 소자의 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은,
반도체 기판에 활성 영역을 정의하는 소자분리막을 형성하는 단계와,
전체 표면상에 하드마스크층을 형성하는 단계와,
상기 하드마스크층, 상기 활성영역 및 상기 소자분리막을 식각하여 리세스를 형성하는 단계와,
상기 하드마스크층을 습식 식각으로 제거하고 상기 소자분리막의 상기 리세스를 평탄화하는 단계 및
상기 리세스 상에 리세스 게이트를 형성하는 단계를 특징으로 한다.
여기서, 상기 소자분리막은 상기 활성영역보다 더 높게 형성하는 것과,
상기 소자분리막은 상기 활성영역과 300 ~ 600Å 단차를 갖는 것과,
상기 습식 식각을 이용한 과도 식각으로 상기 하드마스크층 및 상기 소자분 리막을 제거하는 것과,
상기 하드마스크층 및 상기 소자분리막은 등방성 식각으로 제거하는 것과,
상기 하드마스크층은 식각 타겟을 200 ~ 400%로 하여 과도 식각하는 것과.
상기 하드마스크층은 TEOS, Thermal Oxide, HDP 및 이들의 조합 중 선택된 어느 하나를 이용하여 형성하는 것과,
상기 리세스를 형성한 후, 남은 하드마스크층은 150 ~ 250Å 두께로 형성하는 것과,
아울러, 상기 리세스 게이트를 형성하는 단계는,
상기 리세스를 포함한 전체 표면상에 게이트 산화막, 폴리실리콘층, 도전층 및 하드마스크 질화막을 형성하는 단계 및
상기 하드마스크 질화막, 상기 도전층, 상기 폴리실리콘층 및 상기 게이트 산화막을 식각하여 형성하는 것과,
상기 리세스 게이트 측벽에 스페이서를 형성하는 것을 더 포함하는 것과,
상기 스페이서는 질화막으로 형성하는 것과,
여기서, 상기 리세스 게이트를 포함한 전체 표면상에 절연막을 형성하는 단계와,
상기 절연막을 식각하여 랜딩 플러그 콘택홀을 형성하는 단계 및
상기 랜딩플러그 콘택홀에 콘택 물질을 매립하여 콘택 플러그를 형성하는 단계를 더 포함하는 것과,
상기 콘택 물질은 폴리실리콘층으로 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.
또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 된 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도이다.
도 3a를 참조하면, 반도체 기판(300)에 활성영역(310)을 정의하는 소자 분리막(320)을 형성한다.
이때, 소자분리막(320)은 활성영역(310)보다 300 ~ 600Å 두께의 단차를 갖도록 소자분리막(320)을 더 높게 형성하는 것이 바람직하다.
다음으로, 전체 표면상에 하드마스크층(330)을 형성한다.
또한, 하드마스크층(330)은 TEOS, Thermal Oxide, HDP 및 이들의 조합 중 선택된 어느 하나를 이용하여 형성하는 것이 바람직하다.
도 3b를 참조하면, 하드마스크층(330) 상에 감광막을 형성한 후, 리세스 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.
다음으로, 감광막 패턴을 마스크로 하드마스크층(330)을 식각한다.
그 다음으로, 하드마스크층(330)을 마스크로 활성영역(310) 및 소자분리막(320)을 식각하여 리세스(340)를 형성한다.
이때, 리세스(340)를 형성 후, 남은 하드마스크층(330)은 150 ~ 250Å 두께로 형성하는 것이 바람직하다.
도 3c를 참조하면, 남은 하드마스크층(330)을 제거하기 위해 습식 식각을 이용하여 소자분리막(320) 및 활성영역(310)의 리세스(340)를 평탄화한다.
이때, 습식 식각(Wet Etching)의 식각 타겟(Wet Target)을 200 ~ 400% 식각하여 소자 분리막(320)을 기존보다 더 많이 평탄화한다.
특히, 소자분리막(320) 영역은 습식 식각을 이용하되, 등방성 식각하여 전체적으로 고르게 식각된다.
도 3d를 참조하면, 리세스(340)를 포함한 전체 표면상에 게이트 산화막(350), 폴리실리콘층(360), 도전층(370) 및 하드마스크 질화막층(380)을 형성한다.
다음으로, 하드마스크 질화막층(380) 상에 감광막을 형성한 후, 리세스 게이트 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.
그 다음으로, 감광막 패턴을 마스크로 하드마스크 질화막층(380), 도전층(370), 폴리실리콘층(360) 및 게이트 산화막(350)을 식각하여 리세스 게이트(390)를 형성한다.
도 3e는 도 3d의 'B' 영역을 확대한 도면을 나타낸 것이다.
도 3e를 참조하면, 리세스 게이트(도 3d의 390)를 형성하기 위해 소자 분리막(320)이 식각된 후, 상기 소자 분리막(320) 상부가 평판하게 형성되어 있어서, 후속 공정 중, 콘택플러그(410)를 형성하기 위한 폴리실리콘층(미도시)과 게이트 폴리실리콘층(360) 간의 SAC(Self-aligned contact) 페일(Fail)을 방지한다.
다음으로, 리세스 게이트(도 3d의 390)를 포함한 전체 표면상에 질화막(400)을 형성한다. 이러한 질화막(400)을 식각하여 리세스 게이트(도 3d의 390) 측벽에 형성된 게이트 스페이서(미도시)가 된다.
그 다음으로, 리세스 게이트(도 3d의 390)를 포함한 전체 표면상에 절연막(미도시)을 매립한다.
다음으로, 절연막을 식각하여 랜딩플러그 콘택홀(미도시)을 형성한다.
그 다음으로, 랜딩플러그 콘택홀에 콘택 물질을 매립하여 콘택플러그(410)를 형성한다.
이때, 콘택 물질은 폴리실리콘층으로 형성하는 것이 바람직하다.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 소자분리막의 높이를 증가시키고, 후속 공정 중 리세스 게이트 식각 시 하드마스크층 제거를 위한 습식 식각을 이용하여 소자분리막의 리세스 영역을 평탄화함으로써, SAC(Self-aligned Contact) 페일(Fail)을 방지하여 반도체 소자의 수율 향상이 가능한 효과를 제공한다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (13)
- 반도체 기판에 활성 영역을 정의하는 소자분리막을 형성하는 단계;전체 표면상에 하드마스크층을 형성하는 단계;상기 하드마스크층, 상기 활성영역 및 상기 소자분리막을 식각하여 리세스를 형성하는 단계;상기 하드마스크층을 습식 식각으로 제거하고 상기 소자분리막의 상기 리세스를 평탄화하는 단계;상기 리세스 상에 리세스 게이트를 형성하는 단계;상기 리세스 게이트를 포함한 전체 표면상에 절연막을 형성하는 단계;상기 절연막을 식각하여 랜딩 플러그 콘택홀을 형성하는 단계; 및상기 랜딩 플러그 콘택홀에 폴리실리콘층을 매립하여 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 소자분리막은 상기 활성영역보다 더 높게 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 소자분리막은 상기 활성영역과 300 ~ 600Å 단차를 갖는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 습식 식각을 이용한 과도 식각으로 상기 하드마스크층 및 상기 소자분리막을 평탄화하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 하드마스크층 및 상기 소자분리막은 등방성 식각으로 제거하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 하드마스크층은 식각 타겟을 200 ~ 400%로 하여 과도 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 하드마스크층은 TEOS, Thermal Oxide, HDP 및 이들의 조합 중 선택된 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 리세스를 형성한 후, 남은 하드마스크층은 150 ~ 250Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 리세스 게이트를 형성하는 단계는,상기 리세스를 포함한 전체 표면상에 게이트 산화막, 폴리실리콘층, 도전층 및 하드마스크 질화막을 형성하는 단계; 및상기 하드마스크 질화막, 상기 도전층, 상기 폴리실리콘층 및 상기 게이트 산화막을 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 리세스 게이트 측벽에 스페이서를 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 10 항에 있어서,상기 스페이서는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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