KR100568854B1 - 반도체 메모리에서의 리세스 채널을 갖는 트랜지스터 형성방법 - Google Patents

반도체 메모리에서의 리세스 채널을 갖는 트랜지스터 형성방법 Download PDF

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Abstract

본 발명은 반도체 메모리에서의 리세스 채널을 갖는 트랜지스터 형성방법에 관한 것으로써, 상기 트랜지스터 형성방법은: 반도체 기판에 패드 산화막 및 마스크막을 순차적으로 형성한 후 상기 패드 산화막의 일부를 노출시키는 개구부를 형성하는 단계와 상기 마스크막을 식각마스크로 사용하여 언더 컷 영역이 생성되는 식각공정을 행함에 의해 상기 반도체 기판의 일부표면을 노출시키는 단계와 상기 마스크막의 양 측벽을 감싸는 스페이서를 형성하고, 상기 반도체 기판에 리세스를 형성하는 단계와 게이트 산화막, 게이트 전극 및 게이트 절연막을 형성한 후, 게이트 스페이서 및 소오스, 드레인 영역을 형성하는 단계로 이루어진다. 본 발명에 따르면, 상기 트랜지스터는 리세스의 오픈 임계치수를 작게 하여 공정마진을 개선하고 리세스 깊이의 균일화를 도모하며, SAC 공정에서 콘택의 바닥 임계치수를 작게 만들어야 할 불편을 해소할 수 있다. 또한 게이트 산화막의 열화와 누설전류의 증가를 방지할 수 있다.
반도체 메모리, 게이트, 리세스, 리세스 채널, 언더 컷, 스페이서

Description

반도체 메모리에서의 리세스 채널을 갖는 트랜지스터 형성방법{Method for forming transistor with recess channel for use in semiconductor memory}
도 1 내지 도 7은 종래 기술의 예에 따라 리세스 채널을 갖는 트랜지스터의 제조를 순서대로 보인 공정 단면도들
도 8 내지 도 15은 본 발명의 실시 예에 따라 리세스 채널을 갖는 트랜지스터의 제조를 순서대로 보인 공정 단면도들
*도면의 주요 부분에 대한 부호의 설명*
112: 반도체 기판 114: 소자 분리막
116: 채널 조정용 불순물 영역 118: 저농도 도핑층
120; MTO 막 122: 마스크막
123a: 언더 컷 영역 124: 리세스
125: 측벽스페이서 126: 게이트 산화막
128: 게이트 전극 130: 금속 실리사이드 막
132: 게이트 절연막 133: 게이트 스택
134: 게이트 스페이서
본 발명은 반도체 메모리에서의 트랜지스터 제조에 관한 것으로, 더욱 구체적으로는 리세스 채널을 갖는 트랜지스터 형성방법에 관한 것이다.
일반적으로 모스(MOS) 트랜지스터는 게이트와 드레인 영역과 소오스 영역을 가지는 구조로 이루어진다. 반도체 소자의 집적도가 향상되면서 트랜지스터의 크기가 점차 작아질 것이 요구되어 왔으나, 소오스와 드레인의 접합 깊이를 무한정 얕게 할 수 없다는 제약성이 있다. 이것은 채널의 길이가 점점 감소함에 따라 소오스와 드레인의 공핍 영역이 채널속으로 침투하여 유효 채널 길이가 줄어들고, 문턱전압(threshold voltage)이 감소함으로써, 모스 트랜지스터에서 게이트 제어의 기능이 상실되는 단채널 효과(short channel effect)가 발생하기 때문이다. 또한, 채널의 길이가 짧아짐에 따라 반도체 소자 내에서는 고 전계가 가해지고 이로 인해 핫 캐리어(hot carrier)가 발생한다. 핫 캐리어는 충돌이온화를 일으켜 핫 캐리어가 산화막으로 침투하게 되므로 산화막이 열화되게 된다.
단채널 효과를 방지하기 위해서는, 게이트 절연막의 두께를 감소시켜야 하고, 소오스와 드레인 간의 채널 즉 게이트 아래의 공핍영역의 최대폭(maximum width of depletion)을 감소시켜야 하며, 반도체 기판내의 불순물 농도를 감소시켜야 한다. 이러한 단채널 효과를 극복하기 위해서 얕은 접합(shallow junction)과 더불어 채널영역의 하부에 반대 도전형의 불순물(dopant)을 이온주입 함으로써 해결하고자 하였다. 또한, 핫 캐리어 효과를 극복하기 위하여 대부분의 트랜지스터 제조공정은 LDD(Lightly Doped Drain)구조를 채택하고 있는 데, 이는 게이트 영역과 고농도로 주입된 드레인영역의 사이에 저농도로 주입된 완충영역을 형성하여 이루어진다. 그러나 반도체 소자의 고집적화 추세에 따라 계속적으로 채널길이가 짧아지기 때문에 상술한 LDD구조의 트랜지스터 역시 단 채널 현상과 핫캐리어 현상이 발생하게 된다. 또한 트랜지스터 동작시 소오스와 드레인의 불순물들이 측면으로 확산되는 펀치쓰루(punchthrough)효과를 발생시키는 문제점이 있다.
이러한 문제점을 해결하기 위하여, 반도체 기판 내부에 형성된 리세스를 통하여 게이트를 형성한 리세스 채널을 갖는 트랜지스터 구조가 제안되었다. 이것은 트랜지스터의 채널이 형성될 영역에 리세스를 형성하여 유효 채널 길이를 증가시킴으로써, 소오스와 드레인의 펀치쓰루를 개선하고 실질적으로 소오스와 드레인사이의 거리를 넓히며, 종국적으로는 반도체 소자의 고집적화에 도움을 준다.
이하에서는 종래기술에 의한 리세스 채널을 갖는 트랜지스터의 형성방법을 본 발명의 철저한 이해를 제공하고자 하는 의도 외에 다른 의도 없이, 도 1 내지 도 7을 참고하여 설명하고 그 문제점을 알아보고자 한다.
도 1 내지 도 7은 종래기술에 의한 리세스 채널을 갖는 트랜지스터의 형성방법과 그에 따른 구조를 설명하기 위해서 제조 순서에 따라 도시한 공정 단면도 들이다.
먼저, 도 1을 참조하면, 소자분리막(14)이 형성된 반도체 기판(12)에 이온 주입을 통한 저농도 도핑층(18)이 형성되고, 펀치쓰루를 방지하기 위한 채널 조정용 불순물층(16)이 형성된 것이 보여지고 있다. 또한, 상기 저농도 도핑층(18)과 채널 조정용 불순물층(16)이 형성된 반도체 기판(12)에 산화막(20)과 마스크막(22)이 형성된 것이 보여진다.
도 2를 참조하면, 상기 마스크막(22)에, 일정한 패턴을 갖는 개구부(23)가 형성된 것이 보여지고 있다.
상기 개구부(23)상부의 오픈 임계치수(CD:Critical Dimension)는 90 nm 정도로 형성되며 상기 개구부(23)하부의 임계치수는 50nm 정도로 형성된다.
도 3을 참조하면, 상기 개구부가 형성된 마스크막(22)을 식각 마스크로 하여, 상기 개구부(23)하부에 노출된 상기 산화막(20) 및 반도체 기판(12)을 식각함에 의하여 리세스(24)가 형성된 것이 보여진다.
상기 리세스(24) 형성공정은 상기 산화막(20)을 제거하는 BT(Break - Through)공정과 상기 반도체 기판(12)을 식각하여 리세스(24)를 형성하는 공정으로 나뉜다.
도 4를 참조하면, 상기 마스크막(22)을 제거한 후 CDE(Chemical Dry Etching)공정을 거친 후의 리세스(24)가 형성된 반도체 기판(12)이 보여지고 있다.
상기 리세스(24)는 전반적인 오픈 임계치수가 크고 리세스의 상부 에지부분이 뾰족하게 형성되게 된다.
도 5를 참조하면, 상기 반도체 기판(12)에 남아있는 상기 산화막(20)을 제거하고 열적 산화 과정을 거친후에, 상기 리세스(24)를 포함하는 반도체 기판(12) 전 면에 게이트 산화막(26)이 형성된 것이 보여진다.
도 6을 참조하면, 상기 게이트 산화막(26)이 형성된 반도체 기판(12)에 폴리 실리콘으로 형성된 게이트 전극(28), 금속 살리사이드층(32) 및 게이트 절연막(32)을 포함하는 게이트스택(33)이 형성된 것이 보여진다.
상기 게이트 스택(33)의 임계치수는 60nm 정도로 상기 리세스의 상부 오픈 임계치수 보다 작게 하여 상기 리세스(24)의 안쪽으로 들어오도록 형성된다.
도 7을 참조하면, 상기 게이트 스택(33)이 형성된 반도체 기판(12)에 게이트 스페이서(34)가 형성된 것이 보여지고 있다.
상기 게이트 스페이서가 형성된 반도체 기판(12)에 고농도로 도핑된 이온을 주입하여 소오스 및 드레인 영역이 형성된다. 이런 일련의 공정에 의해 리세스 채널을 갖는 트랜지스터가 완성된다.
상술한 종래기술에 의한 리세스 채널형 게이트를 갖는 트랜지스터 형성방법과 그에 따른 구조는 다음과 같은 문제점을 지니고 있다.
첫째, 리세스의 오픈 임계치수가 게이트 스택의 임계치수 보다도 큰 구조로 되어 있어서 필연적으로 게이트 스택을 형성하기 위한 식각시 게이트 전극 측면의 폴리 실리콘이 리세스 아래로 함몰되는 데, 함몰되는 양을 조절하기 어려운 문제점이 나타나고, 또한 게이트 전극의 증착되는 두께가 작을 경우에 종횡비(aspec ratio)가 커져서 공정마진이 감소하는 문제점 등 프로파일(profile)과 관련한 여러 가지 문제점이 나타나고 있다.
둘째, 리세스 상부의 오픈 임계치수가 클 경우에, 후속 공정인 비트라인 콘 택(bitline contact)이나 스토리지 노드 콘택(storage node contact) 형성시에 자기 정렬 콘택(SAC : Self Aligned Contact)의 바닥 임계치수를 작게 형성하여야 하는 문제점을 갖는다.
셋째, 반도체 기판에 식각 마스크 패턴을 형성하기 위하여 상기 마스크용 물질로 사용된 폴리 실리콘을 식각하는 경우에, 하부에 노출된 산화막도 일부 식각됨으로 인해서 산화막의 평면이 균일하지 않게 된다. 따라서 리세스를 형성하기 위한 공정중 산화막을 식각하는 공정인 BT공정에서 식각 깊이의 차이가 발생하게 된다. 이에 형성되는 리세스 깊이의 차이가 발생하게 된다.
넷째, 반도체 기판에 게이트 산화막을 형성하는 경우에, 상기 리세스의 상부가 뽀족하게 형성되어 있어서 게이트 산화막이 얇아지는 현상이 나타나고, 상기 리세스 상부의 에지 부분에 전계가 집중되는 현상이 나타난다. 또한 누설전류가 증가 하는 현상이 발생하고 게이트 산화막의 열화가 발생할 수 있다.
따라서, 본 발명이 이루고자 하는 목적은, 리세스의 오픈 임계치수가 작게 형성되도록 하여, 게이트 적극 형성시 게이트 전극 측면의 함몰 현상을 방지하고 게이트 전극의 종횡비가 적게 형성되도록 하여, 공정마진을 크게 하고 리세스의 오픈 임계치수가 크게 형성되어 발생되는 프로파일과 관련한 여러 가지 문제점을 개선한 리세스 채널을 갖는 트랜지스터 형성방법을 제공하는 데 있다.
본 발명의 다른 목적은, 자기 정렬 콘택(SAC : Self Aligned Contact)의 바닥 임계치수가 작아진다는 문제점 등을 개선한 리세스 채널을 갖는 트랜지스터 형성방법을 제공하는 데 있다.
본 발명의 또 다른 목적은, 리세스 형성과정에서 리세스 깊이의 차이가 발생하지 않고 균일하게 형성되도록 하는 리세스 채널을 갖는 트랜지스터 형성방법을 제공하는 데 있다.
본 발명의 또 다른 목적은, 리세스 형성시 상부 에지 부분을 둥글게 형성함에 의하여, 게이트 산화막이 얇아지는 현상 및 리세스 상부 에지 부위에 전계가 집중되는 현상을 방지할 수 있으며, 또한 누설전류의 증가를 막고 게이트 산화막의 열화를 방지할 수 있는 리세스 채널을 갖는 트랜지스터 형성방법을 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 리세스 채널을 갖는 트랜지스터 형성방법은: 먼저 소자 분리막이 형성된 반도체 기판에 패드 산화막 및 마스크막을 순차적으로 형성한 후 상기 마스크막에 대하여 사진 및 식각공정을 행하여 상기 패드 산화막의 일부를 노출시키는 개구부를 형성하는 단계; 상기 마스크막을 식각마스크로 사용하여 언더 컷 영역이 생성되는 식각공정을 행함에 의해 상기 개구부 내의 상기 노출된 패드 산화막과 상기 마스크막의 가장자리 하부에 존재하는 패드 산화막이 함께 식각되도록 하여 상기 마스크막의 가장자리 하부에 언더 컷 영역이 발생한 부분까지 확장하여 상기 반도체 기판의 일부표면을 노출시키는 단계; 상기 언더 컷 영역에서 확장되어 상기 마스크막의 양 측벽을 감싸는 스페이서를 형성하고, 상기 스페이서가 형성된 상기 마스크막을 식각마스크로 하여 식각공정을 행하여 상기 반도체 기판에 리세스를 형성하는 단계; 상기 리세스가 형성된 반도체 기판에 게이트 산화막을 형성한 후, 상기 게이트 산화막이 형성된 리세스 내부에 매립되고, 상기 리세스의 상부 에지 부위에 오버 랩 되어 형성되어 상기 리세스의 상부보다 높게 위치되는 게이트 전극을 형성하고, 상기 게이트 전극상에 게이트 절연막을 형성하는 단계; 및 상기 게이트 전극과 게이트 절연막이 형성된 반도체 기판에 게이트 스페이서를 형성하고, 고농도로 도핑된 소오스영역 및 드레인 영역을 형성하는 단계를 포함하여 형성됨을 특징으로 하고 있다.
본 발명의 리세스 채널을 갖는 트랜지스터 형성방법은, 상기 반도체 기판에 저농도 도핑층을 형성하는 단계를 더 포함할 수 있고, 또한, 상기 리세스 하부에 펀치쓰루를 방지하기 위한 채널 조정용 불순물 도핑 영역을 형성하는 단계를 더 포함하는 것이 바람직하다. 또한, 상기 리세스 형성을 위해 상기 반도체 기판을 식각하는 공정 다음에 열적 산화 공정을 더 포함하여 형성되고, 상기 열적 산화 공정을 통해 형성된 실리콘 산화막을 제거하는 단계를 더 포함하는 것이 바람직하다.
또한, 상기 리세스 형성을 위한 식각시 상기 식각마스크로 사용된 상기 마스크막과 측벽 스페이서도 동시에 식각 되도록 하는 것이 바람직하며, 상기 리세스 형성 후에 상기 리세스 내부를 CDE 공정을 이용한 등방성 식각 공정을 더 포함하여 리세스 채널을 갖는 트랜지스터를 형성하는 것이 바람직하다. 상기 CDE 공정을 이용한 식각은 100Å내지 200Å의 범위에서 행해지는 것이 바람직하다. 또한 상기 게 이트 전극은 금속 실리사이드막을 더 포함하여 형성되는 것이 바람직하다.
삭제
이하에서는 상기한 리세스 채널을 갖는 트랜지스터 형성방법이, 후술되는 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 도 8 내지 도 15를 참조로 설명될 것이다.
상기 도 8 내지 도 15는 본 발명의 예에 따라, 리세스 채널을 갖는 트랜지스터의 형성방법과 그에 따른 구조를 설명하기 위해서 제조 순서에 따라 도시한 공정 단면도들이다.
먼저, 도 8을 참조하면, 소자분리막(114)이 형성된 반도체 기판(112)에 이온 주입을 통한 저농도 도핑층(118)이 형성되고, 펀치쓰루를 방지하기 위한 채널 조정용 불순물층(116)이 형성된 것이 보여지고 있다. 또한, 상기 저농도 도핑층(118)과 채널 조정용 불순물층(116)이 형성된 반도체 기판(112)에 패드 산화막(120)과 마스 크막(122)이 형성된 것이 보여지고 있다.
상기 저농도 도핑층(118)은 상기 반도체 기판(112)의 표면에 근접하여 형성된다. 상기 채널조정용 불순물층(116)은 단채널 효과를 극복하기 위하여 형성되며, 상기 저농도 도핑층(118)의 불순물과 반대 도전형의 불순물을 도핑하여 형성된다.
상기 패드 산화막(120)은 MTO(Medium Temperature Oxide)막으로 형성되는 것이 바람직하며, 두께는 100Å정도가 바람직하다. 그리고 상기 마스크막(122)은 폴리 실리콘으로 형성되는 것이 바람직하며, 1000Å정도의 두께로 형성된다.
도 9를 참조하면, 상기 반도체 기판(112)상의 마스크막(122)에 일정한 패턴을 갖는 개구부(123)가 형성된 마스크 패턴이 보여지고 있다.
상기 개구부(123)는 상기 패드 산화막(120)이 노출되도록 형성되며, 상기 패드 산화막(120)이 식각정지막 역할을 한다. 상기 개구부(123)의 오픈 임계치수(CD : Critical Dimension)는 50 nm 내지 100 nm 정도로 형성된다.
도 10을 참조하면, 상기 개구부(123)내에 노출된 패드 산화막(120)을 선택 식각함에 의해서 언더 컷 영역(123a)이 형성된 것이 보여지고 있다. 상기 언더 컷 영역은 식각공정을 행함에 의해 상기 마스크막의 가장자리 하부에 존재하는 패드 산화막이 식각되도록 하여 상기 마스크막의 가장자리 하부가 일정부분 제거되어 형성된다. 상기 패드 산화막의 식각은 등방성 식각 방법인 습식 식각 방법을 통하여 수행한다. 상기 언더 컷 영역(123a)은 100Å정도로 형성되는 것이 적당하다.
상기 패드 산화막(120)을 습식식각 방법으로 제거함에 의해, 후술하는 리세스 형성공정에서 패드 산화막 제거공정을 생략할 수 있고, 상기 패드 산화막 제거 공정에 의해서 발생하는 리세스 깊이가 불균일을 방지할 수 있다.
도 11을 참조하면, 상기 언더컷 영역(123a)을 포함하여 상기 개구부(123)가 형성된 마스크막(122)에 측벽 스페이서(125)가 형성되어 있는 것이 보여지고 있다.
상기 측벽 스페이서(125)는, 스페이서용 폴리 실리콘을 약 200Å정도로 증착하여 형성된다. 또한, 상기 측벽 스페이서(125)는 상기 패드 산화막(120)에 생긴 언더 컷 영역(123a)에 상기 폴리 실리콘이 충분히 채워진 채로 형성된다.
상기 측벽 스페이서(125)는, 상기 언더컷 영역을 포함하는 반도체 기판에 측벽 스페이서용 물질막을 형성한 후, 상기 측벽 스페이서용 물질막을 이방성 식각하는 단계를 더 포함하여 형성될 수 있다. 상기 이방성 식각은 반응성 이온 에칭 방법 또는 플라즈마 에칭방법을 사용하여 식각하는 것이 바람직하다.
도 12를 참조하면, 상기 측벽 스페이서(125) 및 상기 마스크막(122)을 마스크로하여 상기 반도체 기판(112)을 식각함에 의해서 리세스(124)가 형성된 것이 보여지고 있다.
상기 리세스(124)형성을 위한 식각시에, 상기 측벽 스페이서(125) 및 상기 마스크막(122)도 동시에 식각되도록 한다. 상기 공정에서는 종래 기술과 달리 상기 산화막(120)을 식각하는 BT 공정이 생략되므로, 상기 산화막(120)의 식각 공정에 의해 생기는 리세스 깊이의 불균일함을 방지하게 되어 상기 리세스(124)의 깊이가 균일하게 형성된다. 또한, 상기 측벽 스페이서(125)를 식각 마스크로 사용하여 리세스(124)가 형성되므로, 상기 리세스(124)의 오픈 임계치수가 작게 형성된다.
상기 측벽 스페이서(125)의 기울기와 상기 패드 산화막(120)을 습식 식각하 여 형성된 언더 컷 영역(123a)에 의해서, 상기 리세스(124)의 상부 에지 부분이 볼록으로 둥글게 형성되게 된다. 상기 리세스(124)의 깊이는 1000Å 내지 1500Å정도로 형성되는 것이 바람직하다.
도 13을 참조하면, 상기 패드 산화막(120)이 제거된 후의 반도체 기판(112)이 보여지고 있다.
상기 패드 산화막(120)을 제거하기 전에 등방성 식각 공정을 추가하여 행하는 것이 가능하다. 상기 등방성 식각 공정을 추가하여 행하는 목적은, 상기 리세스(124)의 식각되지 않은 부위를 제거하고자 하는 것과 상기 리세스(124)의 내부 형상이 둥글게 형성되도록 하기 위함이다.
상기 등방성 식각은 CDE 방법을 이용한다. 상기 CDE 공정을 행한 후에 상기 반도체 기판(122)상에 남아있는 상기 산화막(120)을 제거한다. 상기 리세스의 상부의 오픈 임계치수는 65 nm 정도로 형성된다.
상기 리세스(124)를 형성하기 위한 식각공정에 의해서 상기 반도체 기판(112)이 영향(damage)을 받으므로, 이를 제거하는 공정인 열적 산화 공정을 추가하여 행할 수 있다. 또한 상기 열적 산화 공정에 의해 생긴 산화막을 제거하는 공정을 추가적으로 행할 수 있다.
상기 공정에서는, 상기 리세스(124)하부에 펀치쓰루를 방지하기 위한 채널 조정용 불순물 도핑 영역을 형성하는 단계를 추가하는 것이 가능하다.
도 14를 참조하면, 상기 리세스(124)가 형성된 반도체 기판(112)에 게이트 산화막(126)이 형성되어 있고, 상기 게이트 산화막(126)이 형성된 상기 리세스(124) 상부에 게이트 전극(128), 금속 실리사이드막(130) 및 게이트 절연막(132)을 포함하는 게이트 스택(133)이 형성되어 있는 것이 보여지고 있다.
상기 게이트 스택(133)은 상기 리세스(124)가 형성된 반도체 기판에(112) 게이트 전극용 물질, 금속 실리사이드용 물질 및 게이트 절연막용 물질을 순차적으로 증착하고 사진 및 식각하는 공정에 의해서 형성된다.
상기 게이트전극(128)은 폴리 실리콘을 증착하여 형성되며 콘택 저항을 줄이기 위해 금속 실리사이드막(130)을 추가하여 형성될 수 있다. 상기 금속 실리사이드막(130)은 텅스텐 실리사이드(WSix) 또는 탄탈륨-실리사이드(TaSi2) 또는 몰리브덴-실리사이드(MoSi2) 등으로 형성될 수 있다.
상기 게이트 절연막은 실리콘 산화막, 실리콘 질화막(SiN) 또는 실리콘 산화 질화막(SiON) 등으로 형성될 수 있다. 상기 게이트 전극(128)은 상기 리세스(124) 내부에 매립되어 형성되며, 상기 리세스(124) 상부에 위치하여 둥글게 형성된 에지 부위에 오버 랩 되어 형성되고 상기 반도체 기판보다 높게 형성되도록 한다. 상기 게이트 전극(128)의 임계치수는 60 nm 정도로 형성된다.
상기 공정에서는, 상기 게이트 스택이 형성된 반도체 기판에 저농도 도핑층을 형성하는 단계를 추가하는 것이 가능하다.
도 15를 참조하면, 상기 게이트 스택(133)이 형성된 반도체 기판에 게이트 스페이서(134)가 형성된 것이 보여지고 있다.
상기 게이트 스페이서(134)는 실리콘 산화막, 실리콘 질화막(SiN) 계열 또는 실리콘 산화 질화막(SiON) 계열 등으로 형성되는 것이 바람직하다.
상기 게이트 스택(133) 및 게이트 스페이서(134)가 형성된 반도체 기판에 고농도로 도핑된 소오스 영역(136s) 및 드레인 영역(136d)이 형성되는 단계를 거쳐 리세스 채널을 갖는 트랜지스터가 완성된다. 상기 고농도로 도핑된 소오스 영역(136s) 및 드레인 영역(136d)을 형성하는 방법은 이온 주입 방법을 이용하는 것이 바람직하다.
상술한 리세스 채널형 게이트를 갖는 트랜지스터 형성방법 및 그에 따른 구조는 NMOS(N-type Metal Oxide Semiconductor) 트랜지스터뿐만 아니라 PMOS(P-type Metal Oxide Semiconductor)트랜지스터에 적용될 수 있으며, 그 외에 CMOSFET(Complementary Metal Oxide Semiconductor Field Effect Transistor)와 같은 다른 트랜지스터에도 적용될 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다. 예컨대, 사안에 따라 트랜지스터 형성과정에서, 게이트 스택의 형상, 리세스의 형상 또는 막질의 구성이 변경되거나, 제조 공정이 가감될 수 있음은 명백하다.
이상 설명한 바와 같이, 본 발명에 따라 형성되는 리세스 채널을 갖는 트랜지스터는, 종래기술에 의해 형성되는 리세스 채널을 갖는 트랜지스터에 비해 다음과 같은 효과를 갖는다.
첫째, 종래기술에 의한 리세스 채널을 갖는 트랜지스터 형성방법과 달리, 본 발명에 의한 리세스 채널을 갖는 트랜지스터 형성방법에서는 측벽 스페이서를 이용하여 식각공정을 수행함에 의해서, 리세스의 오픈 임계치수가 작게 형성된다. 따라서 게이트 스택을 형성하기 위한 식각 공정에서 게이트 전극의 함몰 현상이 발생하지 않는다. 또한, 게이트 전극의 종횡비가 커져서 발생하는 문제점 등, 리세스의 오픈 임계치수가 커서 발생하는 프로파일과 관련한 여러 가지 문제점을 개선하여 공정마진을 크게 할 수 있다.
둘째, 본 발명에 의하여 형성되는 리세스 채널을 갖는 트랜지스터는 리세스의 오픈 임계치수가 작게 형성되므로 자기 정렬 콘택(SAC : Self Aligned Contact)형성시에 바닥 임계치수가 작아지는 문제점을 해소 할 수 있다.
셋째, 본 발명에 의해 리세스를 형성하는 공정에서는, 종래 기술에 의한 리세스 형성과정과 달리, 산화막을 미리 습식식각 방법에 의해 산화막을 제거하므로, 리세스 형성 공정에서 BT 공정을 생략할 수 있다. 따라서 리세스 형성과정에서 리세스 깊이의 차이가 발생하지 않고 리세스가 균일하게 형성되도록 할 수 있다.
넷째, 게이트 전극을 형성하기 위한 리세스 형성시에, 상부 에지 부분이 볼록으로 둥글게 형성되도록 함으로써 게이트 산화막이 얇아지는 현상을 방지하고, 상기 리세스 상부의 에지 부분에 전계가 집중되는 현상을 방지하며, 또한 누설전류 의 증가를 막고 게이트 산화막의 열화를 방지할 수 있다.

Claims (31)

  1. 소자 분리막이 형성된 반도체 기판에 패드 산화막 및 마스크막을 순차적으로 형성한 후 상기 마스크막에 대하여 사진 및 식각공정을 행하여 상기 패드 산화막의 일부를 노출시키는 개구부를 형성하는 제 1 단계;
    상기 마스크막을 식각마스크로 사용하여 언더 컷 영역이 생성되는 식각공정을 행함에 의해 상기 개구부 내의 상기 노출된 패드 산화막과 상기 마스크막의 가장자리 하부에 존재하는 패드 산화막이 함께 식각되도록 하여 상기 마스크막의 가장자리 하부에 언더 컷 영역이 발생한 부분까지 확장하여 상기 반도체 기판의 일부표면을 노출시키는 제 2 단계;
    상기 언더 컷 영역에서 확장되어 상기 마스크막의 양 측벽을 감싸는 측벽 스페이서를 형성하고, 상기 측벽 스페이서가 형성된 상기 마스크막을 식각마스크로 하여 식각공정을 행하여, 상부 에지 부위가 볼록으로 둥글게 되는 리세스를 반도체기판에 형성하는 제 3 단계;
    상기 리세스가 형성된 반도체 기판에 게이트 산화막을 형성한 후, 상기 게이트 산화막이 형성된 리세스 내부에 매립되고, 상기 리세스의 상부 에지 부위에 오버 랩 되어 형성되어 상기 리세스의 상부보다 높게 위치되는 게이트 전극을 형성하고, 상기 게이트 전극상에 게이트 절연막을 형성하는 제 4 단계; 및
    상기 게이트 전극과 게이트 절연막이 형성된 반도체 기판에 게이트 스페이서를 형성하고, 고농도로 도핑된 소오스영역 및 드레인 영역을 형성하는 제 5 단계를 포함하여 형성됨을 특징으로 하는 리세스 채널을 갖는 트랜지스터 형성방법.
  2. 제1항에 있어서,
    상기 제 3 단계의 상기 리세스 형성 후에 상기 패드 산화막을 제거하는 단계를 더 포함함을 특징으로 하는 리세스 채널을 갖는 트랜지스터 형성방법.
  3. 제1항에 있어서,
    상기 반도체 기판은 저농도 도핑층이 형성된 기판임을 특징으로 하는 리세스 채널을 갖는 트랜지스터 형성방법.
  4. 제1항에 있어서,
    상기 제 5 단계의 게이트 스페이서를 형성하기 전에 상기 반도체 기판에 저농도 도핑층을 형성하는 단계를 더 포함함을 특징으로 하는 리세스 채널을 갖는 트랜지스터 형성방법.
  5. 제3항 또는 제4항에 있어서,
    상기 반도체 기판은 펀치쓰루를 방지하기 위한 채널 조정용 불순물 도핑 영역이 형성된 기판임을 특징으로 하는 리세스 채널을 갖는 트랜지스터 형성방법.
  6. 제3항 또는 제4항에 있어서,
    상기 제 3 단계에 의해서 형성된 상기 리세스 하부에, 펀치쓰루를 방지하기 위한 채널 조정용 불순물 도핑 영역을 형성하는 단계를 더 포함함을 특징으로 하는 리세스 채널을 갖는 트랜지스터 형성방법.
  7. 제1항에 있어서,
    상기 제 1 단계의 상기 패드 산화막은 MTO 막으로 형성됨을 특징으로 하는 리세스 채널을 갖는 트랜지스터 형성방법.
  8. 제7항에 있어서,
    상기 제 1 단계의 상기 마스크막은 폴리 실리콘 재질로 형성됨을 특징으로 하는 리세스 채널을 갖는 트랜지스터 형성방법.
  9. 제1항 또는 제8항에 있어서,
    상기 제 2 단계의 언더 컷 영역이 형성되는 상기 패드 산화막의 식각은 등방성 식각방법으로 수행됨을 특징으로 하는 리세스 채널을 갖는 트랜지스터 형성방법.
  10. 제1항에 있어서,
    상기 등방성 식각 방법은 습식 식각방법임을 특징으로 하는 리세스 채널을 갖는 트랜지스터 형성방법.
  11. 제1항에 있어서,
    상기 제 3 단계의 측벽 스페이서는, 상기 언더컷 영역을 포함하는 반도체 기판에 측벽 스페이서용 물질막을 형성한 후, 상기 측벽 스페이서용 물질막을 이방성 식각하는 단계를 더 포함하여 형성됨을 특징으로 하는 리세스 채널을 갖는 트랜지스터 형성방법.
  12. 제11항에 있어서,
    상기 이방성 식각은 반응성 이온 에칭 방법 또는 플라즈마 에칭방법을 사용하는 것을 특징으로 하는 리세스 채널을 갖는 트랜지스터 형성방법.
  13. 제11항에 있어서,
    상기 측벽 스페이서용 물질막은 폴리 실리콘 재질로 된 물질막임을 특징으로 하는 리세스 채널을 갖는 트랜지스터 형성방법.
  14. 제8항에 있어서,
    상기 제 3 단계의 측벽 스페이서는 폴리 실리콘 재질로 형성됨을 특징으로 하는 리세스 채널을 갖는 트랜지스터 형성방법.
  15. 제13항 또는 제14항에 있어서,
    상기 제 3 단계의 리세스 형성을 위한 식각은 상기 측벽 스페이서 및 상기 마스크막도 동시에 식각되도록 수행됨을 특징으로 하는 리세스 채널을 갖는 트랜지스터 형성방법.
  16. 제1항에 있어서,
    상기 제 3 단계의 상기 리세스 형성을 위해 상기 반도체 기판을 식각하는 공정 다음에 열적 산화 공정을 더 포함함을 특징으로 하는 리세스 채널을 갖는 트랜지스터 형성방법.
  17. 제16항에 있어서,
    상기 열적 산화 공정을 통해 형성된 실리콘 산화막을 제거하는 단계를 더 포함을 특징으로 하는 리세스 채널을 갖는 트랜지스터 형성방법.
  18. 제1항 또는 제14항에 있어서,
    상기 제 3 단계의 상기 리세스 형성 후에 상기 반도체 기판을 등방성 식각하는 공정을 더 포함함을 특징으로 하는 리세스 채널을 갖는 트랜지스터 형성방법.
  19. 제18항에 있어서,
    상기 등방성 식각 공정은 CDE 방법을 사용하는 것을 특징으로 하는 리세스 채널을 갖는 트랜지스터 형성방법.
  20. 제19항에 있어서,
    상기 CDE 방법을 사용한 식각은 100Å 내지 200Å의 범위에서 행해지는 것을 특징으로 리세스 채널을 갖는 트랜지스터 형성방법.
  21. 제1항에 있어서,
    상기 제 4 단계의 상기 게이트 전극은 비정질 실리콘 또는 폴리 실리콘 재질 로 형성됨을 특징으로 하는 리세스 채널을 갖는 트랜지스터 형성방법.
  22. 제21항에 있어서,
    상기 게이트 전극은 금속 실리사이드막을 더 포함하여 형성됨을 특징으로 하는 리세스 채널을 갖는 트랜지스터 형성방법.
  23. 제22항에 있어서,
    상기 금속 실리사이드막은 텅스텐 실리사이드(WSix) 또는 탄탈륨-실리사이드(TaSi2) 또는 몰리브덴-실리사이드(MoSi2)로 이루어짐을 특징으로 하는 리세스 채널을 갖는 트랜지스터 형성방법.
  24. 제1항에 있어서,
    상기 제 5 단계의 고농도로 도핑된 드레인 영역과 소오스 영역을 형성하는 것은 이온 주입 방법을 이용하는 것을 특징으로 하는 리세스 채널을 갖는 트랜지스터 형성방법.
  25. 제24항에 있어서,
    상기 고농도로 도핑된 드레인 영역과 소오스 영역을 형성한 후에 열적 산화 공정을 더 포함하여 형성됨을 특징으로 하는 리세스 채널을 갖는 트랜지스터 형성방법.
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