KR20050038271A - 반도체 소자의 선택적 실리사이드층 형성방법 - Google Patents
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Abstract
반도체 소자의 선택적 실리사이드층 형성방법을 제공한다. 이 방법은 먼저,셀영역 및 코어/주변 영역을 갖는 반도체기판 내에 소자분리막을 형성하여 활성영역을 한정한다. 상기 셀영역 및 코어/주변 영역의 상기 활성영역을 각각 가로지르는 셀 게이트 패턴 및 코어/주변 게이트 패턴을 형성한다. 상기 셀 게이트 패턴 및 코어/주변 게이트 패턴을 갖는 반도체기판 상의 전면에 콘포말한 스페이서용 절연막을 형성한다. 이어서, 상기 셀영역의 상기 스페이서용 절연막 상에 제1 포토레지스트막을 형성한다. 상기 제1 포토레지스트막을 식각저지막으로 사용하여 상기 코어/주변 영역의 상기 스페이서용 절연막을 식각하여 상기 코어/주변 게이트 패턴의 측벽에 코어/주변 게이트 스페이서를 형성한다. 상기 제1 포토레지스트막을 제거하고, 상기 코어/주변 게이트 패턴 양옆의 상기 활성영역 상에 실리콘층을 형성하되, 상기 실리콘층은 선택적 에피택셜 성장법을 이용하여 형성한다. 다음으로, 상기 셀영역에 잔존하는 상기 스페이서용 절연막을 실리사이드화 방지막으로 사용하여 상기 코어/주변영역의 상기 실리콘층 상부에만 선택적으로 금속 실리사이드층을 형성한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 선택적 실리사이드층 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따라 모스 트랜지스터의 게이트 전극 폭이 감소되어 단채널 효과(short channel effect)로 인한 상기 반도체 소자의 동작 불량이 유발된다. 또한, 소스/드레인 영역의 면적이 감소함에 따라 접촉저항이 증가하는 문제가 발생한다.
상기 단채널 효과를 개선하기 위한 방안으로써 얕은 접합(shallow junction)을 갖는 소스/드레인 영역을 형성하는 기술이 적용되고 있다. 또한, 상기 소스/드레인 영역에서 접촉저항을 감소시키기 위하여 상기 소스/드레인 영역에 금속 실리사이드층을 형성하는 샐리사이드(salicide; self-aligned silicide)공정이 적용되고 있다. 그러나, 얕은 깊이를 갖는 상기 소스/드레인 영역에 상기 금속 실리사이드층을 형성하는 경우 상기 금속 실리사이드층이 상기 소스/드레인 영역을 과도하게 잠식하게 되는 문제점이 있다. 이를 개선하기 위하여 선택적 에피택셜 성장법에 의해 상승된 소스/드레인 영역을 형성하는 공정이 적용된다.
한편, 반도체 소자에 있어서 상기 샐리사이드 공정은 셀 영역에 비하여 상대적으로 고전압이 인가되고 금속 콘택 플러그가 적용되는 코어/주변영역에 선택적으로 적용될 수 있다.
도 1 내지 도 3은 종래의 선택적 실리사이드 형성방법을 설명하기 위하여 나타낸 단면도들이다. 도 1 내지 도 3에 있어서 참조부호 "A"로 표시된 영역은 반도체 소자의 셀 영역이다. 또한, 참조부호 "B"로 표시된 영역은 상기 반도체 소자의 코어/주변 영역이다.
도 1을 참조하면, 셀영역(A) 및 코어/주변 영역(B)을 갖는 반도체기판(100) 내에 소자분리막(102)을 형성하여 활성영역을 한정한다. 상기 셀영역(A) 및 코어/주변 영역(B)의 상기 활성영역을 각각 가로지르는 게이트 패턴(110)을 형성한다. 상기 게이트 패턴(110)은 차례로 적층된 게이트 산화막(104), 게이트 전극(106) 및 캐핑 절연막(108)을 갖는다. 상기 게이트 패턴(110)의 측벽을 덮는 게이트 스페이서(112)를 형성한다. 다음으로, 상기 게이트 패턴(110) 및 게이트 스페이서(112)를 갖는 상기 반도체기판 상의 전면에 콘포말한 샐리사이드 방지막(114)을 형성 한다. 상기 샐리사이드 방지막(114)은 예를 들어 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다. 이후, 상기 셀영역(A)의 상기 샐리사이드 방지막(114) 상에 제1 포토레지스트막 (116)을 형성한다. 상기 제1 포토레지스트막(116)을 식각저지막으로 사용하여 상기 코어/주변 영역(B)의 상기 샐리사이드 방지막(114)을 제거한다.
도 2를 참조하면, 상기 제1 포토레지스트막(116)을 제거한 후 상기 코어/주변 영역(B)의 게이트 패턴 양옆의 활성영역 상에 실리콘층(118)을 형성한다. 상기 실리콘층(118)은 선택적 에피택셜 성장법을 적용하여 형성되며 상승된 소스/드레인 영역으로 사용된다. 이후, 샐리사이드 공정을 수행하여 상기 코어/주변 영역(B)의상기 실리콘층(118) 상부에만 선택적으로 금속 실리사이드층(120)을 형성한다.
도 3을 참조하면, 상기 금속 실리사이드층(120)을 갖는 상기 코어/주변 영역 (B) 상에 제2 포토레지스트막(122)을 형성한다. 이어서, 상기 제2 포토레지스트막 (122)을 식각저지막으로 사용하여 상기 셀영역(A)의 상기 샐리사이드 방지막(114)을 제거한다.
상술한 바와 같이 종래 반도체 소자의 제조방법에 있어서, 선택적으로 실리사이드층을 형성하기 위하여 샐리사이드 방지막(114)을 사용한다. 그러나, 상기 샐리사이드 방지막(114)을 사용하는 경우 상기 샐리사이드 방지막(114)을 제거하는 별도의 공정이 수반되어 공정이 복잡해진다. 그 밖에, 상기 샐리사이드 방지막 (114)을 이방성식각을 통하여 제거하는 과정에서 상기 게이트 패턴들(110)의 측벽에 형성된 상기 샐리사이드 방지막(114)이 완전히 제거되지 않고 남을 수 있다. 이 경우 후속의 콘택패드 형성시 접촉면적의 감소로 인한 전기적 불량이 발생 할 수 있다. 또한, 상기 샐리사이드 방지막(114)을 제거하는 과정에서 상기 캐핑 절연막(108)이 과도하게 식각되는 경우 후속의 콘택패드 형성시 상기 콘택패드와 게이트 전극간의 전기적 단락을 유발할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 선택적 실리사이드층 형성방법에 있어서 샐리사이드 방지막으로 인해 발생할 수 있는 상술한 문제점들을 미연에 방지하고 공정을 단순화 시킬 수 있는 반도체 소자의 선택적 실리사이드층 형성방법을 제공하는 데 있다.
상기 기술적 과제를 이루기 위하여, 본 발명은 상기 샐리사이드 방지막의 형성과정이 생략된 반도체 소자의 선택적 실리사이드층 형성방법을 제공한다. 이 방법은 먼저,셀영역 및 코어/주변 영역을 갖는 반도체기판 내에 소자분리막을 형성하여 활성영역을 한정한다. 상기 셀영역 및 코어/주변 영역의 상기 활성영역을 각각 가로지르는 셀 게이트 패턴 및 코어/주변 게이트 패턴을 형성한다. 상기 셀 게이트 패턴 및 코어/주변 게이트 패턴을 갖는 반도체기판 상의 전면에 콘포말한 스페이서용 절연막을 형성한다. 이어서, 상기 셀영역의 상기 스페이서용 절연막 상에 제1 포토레지스트막을 형성한다. 상기 제1 포토레지스트막을 식각저지막으로 사용하여 상기 코어/주변 영역의 상기 스페이서용 절연막을 식각하여 상기 코어/주변 게이트 패턴의 측벽에 코어/주변 게이트 스페이서를 형성한다. 상기 제1 포토레지스트막을 제거하고, 상기 코어/주변 게이트 패턴 양옆의 상기 활성영역 상에 실리콘층을 형성하되, 상기 실리콘층은 선택적 에피택셜 성장법을 이용하여 형성한다. 다음으로, 상기 셀영역에 잔존하는 상기 스페이서용 절연막을 실리사이드화 방지막으로 사용하여 상기 코어/주변영역의 상기 실리콘층 상부에만 선택적으로 금속 실리사이드층을 형성한다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명 하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 4 내지 도 8는 본발명의 일 실시예에 의한 반도체 소자의 선택적 실리사이드층 형성방법을 설명하기 위하여 나타낸 단면도들이다. 도 4 내지 도 8에 있어서 참조부호 "A′"로 표시된 영역은 반도체 소자의 셀 영역이다. 또한, 참조부호 "B′"로 표시된 영역은 상기 반도체 소자의 코어/주변 영역이다.
도 4를 참조하면, 셀영역(A′) 및 코어/주변 영역(B′)을 갖는 반도체기판 (300) 내에 소자분리막(302)을 형성하여 활성영역을 한정한다. 상기 반도체기판 (300)은 제1 도전형을 갖는다. 상기 소자분리막(302)은 공지의 STI(shallow trench isolation) 공정을 적용하여 형성할 수 있다. 이어서, 통상의 방법으로 상기 셀영역(A′) 및 코어/주변 영역(B′)의 상기 활성영역을 가로지르는 셀 게이트 패턴(310a) 및 코어/주변 게이트 패턴(310b)을 각각 형성한다. 상기 게이트 패턴들(310a,310b)의 각각은 차례로 적층된 게이트 산화막(304), 게이트 전극(306) 및 캐핑 절연막(308)을 포함한다. 상기 게이트 산화막(304)은 열산화막으로 형성할 수 있다. 상기 게이트 전극(306)은 폴리실리콘 막으로 형성할 수 있다. 또한 상기 캐핑 절연막(308)은 실리콘 질화막으로 형성할 수 있다.
이어서, 상기 게이트 패턴들(310a,310b)을 이온주입 마스크로 사용하여 상기 반도체기판(300) 내에 제2 도전형의 불순물이온들을 주입한다. 그 결과 상기 게이트 패턴들(310a, 310b) 양옆의 상기 활성영역내에 LDD(lightly doped drain) 영역(312)들이 형성된다. 예를들어, 상기 반도체기판(300)이 P형인 경우 상기 LDD 영역(312)은 N형 불순물 확산층이다. 한편, 도면에 도시하지는 않았지만 상기 코어/주변 영역(B′)은 적어도 하나의 제1 도전형의 LDD 영역을 가질 수 있다. 이 경우 포토공정 및 이온주입 공정을 적용하여 상기 제1 도전형의 LDD 영역 및 제2 도전형의 LDD 영역을 각각 형성한다.
도 5를 참조하면, 상기 게이트 패턴들(310a,310b) 및 상기 LDD 영역(312)을 갖는 상기 반도체기판 상의 전면에 콘포말한 스페이서용 절연막(314)을 형성한다. 상기 스페이서용 절연막(314)은 실리콘 질화막으로 형성할 수 있다. 이어서, 상기 셀 영역(A′)의 상기 스페이서용 절연막(314) 상에 제1 포토레지스트막(316)을 형성한다. 상기 제1 포토레지스트막(316)을 식각저지막으로 사용하여 상기 코어/주변 영역(B′)의 상기 반도체기판 상에 형성된 상기 스페이서용 절연막(316)을 이방성 식각한다. 그 결과, 상기 코어/주변 게이트 패턴(310b)의 측벽을 덮는 코어/주변 게이트 스페이서(318b)가 형성된다.
도 6을 참조하면, 먼저, 상기 제1 포토레지스트막(316)을 제거한다. 이어서, 상기 코어/주변 게이트 패턴(310b) 양옆의 상기 LDD 영역 상에 실리콘층(320)을 형성하여 상승된 소스영역 및 드레인 영역을 형성한다. 상기 실리콘층(320)은 선택적 에피택셜 성장법(selective epitaxial growth)을 적용하여 형성한다. 이 과정에서 상기 셀영역(A′)에 잔존하고 있는 상기 스페이서용 절연막(314)은 에피층 성장방지막의 역할을 한다. 따라서, 상술한 바와 같이 상기 실리콘층(320)은 상기 코어/주변 영역(B′)의 상기 LDD영역 상에만 선택적으로 형성된다. 이어서, 상기 셀 영역(A′)에 잔존하고 있는 상기 스페이서용 절연막(314), 상기 코어/주변 게이트 패턴(310b) 및 상기 코어/주변 게이트 스페이서(318b)를 이온주입 마스크로 사용하여 상기 반도체기판 내에 제2 도전형의 불순물이온들을 주입한다. 그 결과, 상기 코어/주변 게이트 패턴(310b) 양옆의 상기 활성영역 내에 소스 영역(322) 및 드레인 영역 (324)이 형성된다. 상기 소스 영역(322) 및 드레인 영역(324)은 상기 LDD 영역 (312)과 함께 LDD 형 소스/드레인 영역을 구성한다. 한편, 상기 코어/주변 영역(B′)이 적어도 하나의 제1 도전형의 소스/드레인 영역을 가지는 경우에는 포토공정 및 이온주입 공정을 적용하여 상기 제1 도전형 및 제2 도전형의 소스/드레인 영역을 각각 형성한다.
도 7을 참조하면, 상기 실리콘층(320)을 갖는 상기 반도체기판 상의 전면에 내화성 금속막을 형성한다. 상기 내화성 금속막은 예를 들어 티타늄(Ti)막, 코발트(Co)막, 텅스텐(W)막, 탄탈륨(Ta)막, 또는 지르코늄(Zr)막으로 형성할 수 있으며 본 발명의 일실시예에서 상기 내화성 금속막은 코발트(Co)막인 것이 바람직하다. 상기 내화성 금속막이 형성된 결과물을 열처리하여 상기 내화성 금속막과 상기 실리콘층(320)를 서로 반응시킴으로써 상기 실리콘층(320)의 상부에 금속 실리사이드층(326)을 형성한다. 본발명의 일 실시예에서 상기 금속 실리사이드층 (326)은 코발트 실리사이드(CoSi)층이다. 이 과정에서, 상기 셀영역(A′)에 잔존 하고 있는 상기 스페이서용 절연막(314)은 샐리사이드 방지막의 역할을 한다. 따라서, 상기 금속 실리사이드층(326)은 상기 코어/주변 영역(B′)의 상기 실리콘층(320) 상부에만 선택적으로 형성된다. 다음으로, 상기 실리콘층(320)과 반응하지 않은 상기 내화성 금속막을 등방성 식각, 예를 들어 습식식각을 통하여 선택적으로 제거한다.
도 8을 참조하면, 상기 금속 실리사이드층(326)을 형성한 후 상기 셀 게이트 패턴(310a)의 측벽에 셀 게이트 스페이서(318a)를 형성할 수 있다. 구체적으로는 상기 금속 실리사이드층(326)을 형성한 후 상기 코어/주변 영역(B′)을 덮는 제2 포토레지스트막(328)을 형성한다. 상기 제2 포토레지스트막 (328)을 식각저지막으로 사용하여 상기 셀영역(A′)에 잔존하고 있는 상기 스페이서용 절연막(314)을 이방성 식각하여 상기 셀 게이트 패턴(310a)의 측벽에 셀 게이트 스페이서(318a)를 형성할 수 있다. 상기 셀 게이트 스페이서(318a)를 형성한 경우에는 상기 셀 게이트 스페이서(318a), 셀 게이트 패턴(310a) 및 상기 제2 포토레지스트막(328)을 이온주입 마스크로 사용하여 상기 반도체기판(300) 내에 제2 도전형의 불순물이온들을 주입하여 상기 셀 게이트 패턴(310a) 양옆의 활성영역 내에 소스 영역(322′) 및 드레인 영역(324′)을 형성할 수 있다. 상기 소스 영역(322′) 및 드레인 영역(324′)은 상기 LDD 영역(312)과 함께 LDD형 소스/드레인 영역을 구성한다. 이후, 상기 제2 포토레지스트막(328)을 제거한다.
상술한 바와 같이 본 발명에 따르면, 반도체 소자의 선택적 실리사이드층 형성방법에 있어서 스페이서용 절연막을 샐리사이드 방지막으로 사용하고 추가적인 샐리사이드 방지막 형성공정을 생략함으로써 상술한 문제점들을 미연에 방지하고 공정을 단순화 시킬 수 있게 된다.
도 1 내지 도 3은 종래의 선택적 실리사이드 형성방법을 설명하기 위하여 나타낸 단면도들이다.
도 4 내지 도 8는 본발명의 일 실시예에 의한 반도체 소자의 선택적 실리사이드층 형성방법을 설명하기 위하여 나타낸 단면도들이다.
* 도면의 주요부분에 대한 설명*
300 : 반도체 기판 302 : 소자분리막
310a, 310b : 게이트 패턴 312 : LDD 영역
314 : 스페이서용 절연막 316 : 제1 포토레지스트막
318a,318b : 게이트 스페이서 320 : 실리콘층
322,322′: 소스 영역 324,324′: 드레인 영역
326 : 금속 실리사이드층 328 : 제2 포토레지스트막
Claims (6)
- 셀영역 및 코어/주변 영역을 갖는 반도체기판 내에 소자분리막을 형성하여 활성영역을 한정하고,상기 셀영역 및 코어/주변 영역의 상기 활성영역을 각각 가로지르는 셀 게이트 패턴 및 코어/주변 게이트 패턴을 형성하고,상기 셀 게이트 패턴 및 코어/주변 게이트 패턴을 갖는 반도체기판 상의 전면에 콘포말한 스페이서용 절연막을 형성하고,상기 셀영역의 상기 스페이서용 절연막 상에 제1 포토레지스트막을 형성하고,상기 제1 포토레지스트막을 식각저지막으로 사용하여 상기 코어/주변 영역의 상기 스페이서용 절연막을 식각하여 상기 코어/주변 게이트 패턴의 측벽에 코어/주변 게이트 스페이서를 형성하고,상기 제1 포토레지스트막을 제거하고,상기 코어/주변 게이트 패턴 양옆의 상기 활성영역 상에 실리콘층을 형성하되, 상기 실리콘층은 선택적 에피택셜 성장법을 이용하여 형성하고,상기 셀영역에 잔존하는 상기 스페이서용 절연막을 샐리사이드 방지막으로 사용하여 상기 코어/주변영역의 상기 실리콘층 상부에만 선택적으로 금속 실리사이드층을 형성하는 것을 포함하는 반도체 소자의 선택적 실리사이드층 형성방법.
- 제 1 항에 있어서,상기 스페이서용 절연막을 형성하기 전에, 상기 게이트 패턴들을 이온주입 마스크로 사용하여 상기 반도체기판 내에 불순물 이온들을 주입하여 상기 게이트 패턴들 양옆의 활성성영역 내에 LDD 영역을 형성하는 것을 더 포함하는 반도체 소자의 선택적 실리사이드층 형성방법.
- 제 2 항에 있어서,상기 금속 실리사이드층을 형성하기 전에, 상기 셀 영역에 잔존하는 스페이서용 절연막, 상기 코어/주변 게이트 패턴 및 코어/주변 게이트 스페이서를 이온주입 마스크로 사용하여 상기 반도체기판 내에 불순물 이온들을 주입하여 상기 코어/주변 게이트 패턴 양옆의 활성영역 내에 소스 영역 및 드레인 영역을 형성하는 것을 더 포함하는 반도체 소자의 선택적 실리사이드층 형성방법.
- 제 1 항에 있어서,상기 금속 실리사이드층을 형성한 후에상기 금속 실리사이드층을 갖는 상기 코어/주변 영역 상에 제2 포토레지스트막을 형성하고,상기 제2 포토레지스트막을 식각저지막으로 사용하여 상기 셀 영역에 잔존하고 있는 상기 스페이서용 절연막을 이방성 식각하여 상기 셀 게이트 패턴의 측벽에 셀 게이트 스페이서를 형성하고,상기 셀 게이트 스페이서, 상기 셀 게이트 패턴 및 제2 포토레지스트막을 이온주입 마스크로 사용하여 상기 반도체기판 내에 불순물 이온들을 주입하여 상기 셀 게이트 패턴 양옆의 활성영역 내에 소스 영역 및 드레인 영역을 형성하는 것을 더 포함하는 반도체 소자의 선택적 실리사이드층 형성방법.
- 제 1 항에 있어서,상기 스페이서용 절연막은 실리콘 질화막인 것을 특징으로 하는 반도체 소자의 선택적 실리사이드층 형성방법.
- 제 1 항에 있어서,상기 금속 실리사이드층은 CoSi층인 것을 특징으로 하는 반도체 소자의 선택적 실리사이드층 형성방법.
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|---|---|---|---|
| KR1020030073524A KR20050038271A (ko) | 2003-10-21 | 2003-10-21 | 반도체 소자의 선택적 실리사이드층 형성방법 |
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Publications (1)
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|---|---|
| KR20050038271A true KR20050038271A (ko) | 2005-04-27 |
Family
ID=37240730
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| KR1020030073524A KR20050038271A (ko) | 2003-10-21 | 2003-10-21 | 반도체 소자의 선택적 실리사이드층 형성방법 |
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| KR (1) | KR20050038271A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100972677B1 (ko) * | 2007-06-28 | 2010-07-27 | 닛본 덴끼 가부시끼가이샤 | 실리콘 구조물 및 이를 제조하는 방법 |
-
2003
- 2003-10-21 KR KR1020030073524A patent/KR20050038271A/ko not_active Application Discontinuation
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| KR100972677B1 (ko) * | 2007-06-28 | 2010-07-27 | 닛본 덴끼 가부시끼가이샤 | 실리콘 구조물 및 이를 제조하는 방법 |
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