JP4446949B2 - エレベイテッドサリサイドソース／ドレイン領域の形成方法 - Google Patents

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Description

本発明は、エレベイテッドサリサイドソース／ドレイン領域の形成方法に関する。
半導体素子の集積度が増加することにつれ、隣接したトランジスタを電気的に隔離させるための素子分離技術の重要性が高まっている。前記代表的な素子分離技術として、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）工程が挙げられる。しかし、ＬＯＣＯＳ工程は、０．５μｍ以下のデザインルールを有する高集積半導体素子には適しないものとして知られている。従って、半導体基板の所定領域をエッチングしてトレンチ（溝部）を形成し、トレンチ内部を絶縁物質で充填して素子分離膜を形成するトレンチ素子分離技術（トレンチアイソレーション法）が脚光を浴びている。
しかしながら、最近では、半導体素子の集積度がさらに増加するのに伴って前記トレンチの縦横比が３以上に増加している。その結果、トレンチ素子分離技術を用いた場合、次のような問題点が発生する。即ち、通常の蒸着方法（例えば、化学気相蒸着法）で縦横比３以上のトレンチを絶縁物質で充填すれば、トレンチの入口からオーバハング（ｏｖｅｒｈａｎｇ）が発生してトレンチ内にボイド（Ｖｏｉｄ）が形成される。その結果、後続段階である平坦化工程（例えば、化学機械的研磨工程）を行ってトレンチ素子分離膜を形成した場合に、ボイドが開放される（素子表面に通じる）。前記ボイドの開放は、半導体素子の信頼性に悪影響を与えられる。具体的には、トレンチ素子分離膜を形成した後にはゲート電極を形成するための工程が行われる。この際、開放されたボイドに導電物質（例えば、ゲート電極用導電性ポリシリコン）が充填されることによって隣接するゲート電極間にブリッジが発生することになる。
従って、最近には素子分離膜内へのボイドの形成を防止するために間隙充填（Ｇａｐ Ｆｉｌｌｉｎｇ）特性に優れた物質、例えばＵＳＧ（Ｕｎｄｏｐｐｅ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を使用してトレンチを埋立てる方法が用いられている。しかし、トレンチの縦横比が限界値を越えると、間隙充填特性に優れた物質を使用してトレンチを埋立てる技術によっても、素子分離膜内にボイドが形成されることを防止することができなくなる。
また、トレンチの縦横比が増加すれば、素子分離膜を形成するために実施すべき広域平坦化工程でも問題が発生する。通常、トレンチ素子分離技術は、フォトリソグラフィー工程を通して形成されたトレンチに絶縁物質を充填した後、半導体基板の全面を平坦化する。ところが、縦横比が増加すれば、絶縁物質の蒸着された半導体基板の全面に激しい段差が形成されるため、半導体基板の全面を広域的に平坦化しても所望の平坦度を得ることが難しくなる。
一方、半導体素子を形成した場合の問題も発生する。従来の技術によれば、トレンチ素子分離膜が形成された後、素子分離膜によって画定された活性領域上に、半導体素子、例えばＭＯＳトランジスタを形成する。即ち、活性領域上にゲート酸化膜を介在させてゲート電極を形成し、ゲート電極の左右にソース／ドレイン領域を形成することになる。ところが、０．２μｍ以下のデザインルールを有する半導体素子の場合には、半導体素子の動作特性を向上させるためにソース／ドレイン領域を浅く形成する必要がある。また、半導体素子における信号遅延時間を短縮させるためにゲート電極とソース／ドレイン領域の上部にサリサイド（ｓａｌｉｃｉｄｅ）工程を行ってシリサイド膜を形成している。ここで、サリサイド工程とは、後述のようにゲートとソース・ドレインを一緒にシリサイド化できる技術であり、セルフアラインドシリサイド工程とも呼ばれる。ところが、サリサイド工程を行ってソース／ドレイン領域にシリサイド膜を形成すれば、素子分離膜と接合領域の境界から接合漏れ電流（Ｊｕｎｔｉｏｎ ｌｅａｋａｇｅ）の問題が発生する。このような問題を解決するために、半導体基板の上部にエレベイトされた（持ち上げられた）ソース／ドレイン領域を形成して、サリサイド工程を適用する方法が提案された。しかし、エレベイテッドソース／ドレイン領域を形成した後に、サリサイド工程を適用する方法によっても、接合漏れ電流を要求する値以下に軽減することは難しい。
まず、図１７Ａ乃至図１８Ｃを参照して従来のトレンチ素子分離膜の形成方法における問題点を説明する。
図１７Ａに示されるように、半導体基板１０の所定部分にトレンチ１２を形成した後、間隙充填絶縁膜（ｇａｐ ｆｉｌｌｉｎｇ ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ）１４でトレンチ１２を埋立てる。例えば、化学気相蒸着法を使用して半導体基板１０の全面にシリコン酸化膜を形成することによってトレンチ１２が埋立てられる。ところが、前述したようにトレンチ１２の縦横比が３以上に増加すれば、蒸着工程の進行につれてトレンチ１２の入口からオーバハングが発生してトレンチ１２内にボイド１６が形成される。
図１７Ｂに示されるように、半導体基板１０の全面を平坦化してトレンチ素子分離膜１４を形成する。例えば、化学機械的研磨法を使用して半導体基板１０の全面が平坦化される。ところが、トレンチ素子分離膜１４内に形成されたボイドは前記平坦化工程中に素子表面に通じることになり、開放される。その結果、後続するゲート電極形成段階でボイド１６にゲート電極物質が充填されて隣接するゲート電極間にブリッジが誘発される問題が発生することになる。
図１８Ａは半導体基板１０上にトレンチ素子分離膜Ａ、ゲート電極Ｂ及び活性領域Ｃ形成直後の半導体基板１０上の一部分を示す平面図である
図１８Ａ及び図１８ＡのＸ−Ｘ’線の断面図である図１８Ｂに示されるように、半導体基板１０の所定部分にトレンチ素子分離膜Ａを形成することによって活性領域Ｃを画定する。前記トレンチ素子分離膜Ａ内には上部が開放されたボイド１６が形成されている。その後、ゲート電極Ｂを形成するために半導体基板１０上にゲート酸化膜（図示せず）及びポリシリコン膜を順次に形成し、フォトリソグラフィー工程を行ってゲート酸化膜が介在されたゲート電極Ｂを形成することになる。ところが、この時ゲート電極Ｂをなす導電物質、例えばポリシリコン１８が上部の開放されたボイド１６に充填されることになる。これは、ポリシリコン膜の形成過程で上部の開放されたボイド１６に充填されたポリシリコンが、ゲート電極Ｂをパタニングするフォトリソグラフィー工程によっては、完全に除去されないからである。このように、ゲート電極Ｂを形成する過程で上部の開放されたボイド１６に導電物質が充填されると、図１８Ａに示されているように隣接するゲート電極Ｂ間にブリッジＩを誘発することになる。
図１８ＡのＹ−Ｙ’線による断面図の図１８Ｃを参照すれば、隣接するゲート電極Ｂ間に発生されるブリッジＩがさらに明確に示される。トレンチ素子分離膜Ａ内部に形成され、上部の開放されたボイド１６にポリシリコン１８が充填されている。これにより、隣接するゲート電極Ｂ間にブリッジＩが生じている。このような隣接ゲート電極Ｂ間に発生するブリッジＩは半導体素子の信頼性に悪影響を与える。
以下、図１９乃至図２１に基づいて、従来のエレベイテッドサリサイドソース／ドレイン領域の形成方法の問題点を説明する。
図１９に示されるように、半導体基板１０上にトレンチ素子分離膜２０を形成する。次に、トレンチ素子分離膜２０によって画定された活性領域上にゲート酸化膜２１、ゲート電極２２及び側壁スペーサ２３よりなるゲート電極パターンＧを形成する。そして、ゲート電極パターンＧ左右の活性領域及びゲート電極２２の上部にのみ半導体物質膜２４、例えばシリコン膜を選択的に成長させる。
図２０に示されるように、ゲート電極パターンＧをイオン注入マスクとして導電型不純物、例えばｎ型不純物を注入してエレベイテッドソース／ドレイン領域２５を形成する。この際、ゲート電極２２の上部には不純物の注入された半導体物質膜２４’が形成される。
図２１に示されるように、サリサイド工程を行ってエレベイテッドソース／ドレイン領域２５とゲート電極２２の上部にシリサイド膜２６を形成する。即ち、まずシリサイド膜２６を形成するために遷移金属膜（図示せず）を半導体基板１０の全面に形成する。次に、熱処理を行って遷移金属膜の一部をシリサイド膜２６に変化させる。次に、シリサイド膜２６に変化されない遷移金属膜を除去する。ところが、従来の技術によってエレベイテッドソース／ドレイン領域２５の上部にシリサイド膜２６を形成する場合には、図２１のＩＩのように素子分離膜２０とソース／ドレイン領域２５の境界部でシリサイド膜２６がソース／ドレイン領域２５の内部にも拡張形成されてしまい、接合漏れ電流を発生させる。即ち、トレンチ素子分離膜２０とエレベイテッドソース／ドレイン領域２５の境界部に蒸着された遷移金属とが剰余のシリサイド膜ソース（シリサイド膜の供給源）として作用するために、前記境界部で前記シリサイド膜２６が厚く形成されることになる。これにより、半導体素子の接合漏れ電流特性が劣化し、半導体素子の電力消耗量が増加する等の問題点を発生させることになる。
本発明が解決しようとする技術的課題は、素子分離膜と活性領域との境界において発生する接合漏れ電流を軽減し得るソース／ドレイン領域の形成方法を提供することである。
前記技術的課題を達成するための本発明に係るエレベイテッドサリサイドソース／ドレイン領域の形成方法は、まず、下部には第１幅及び第１深さを有する狭幅トレンチ領域を具備し、上部には前記第１幅より大きな第２幅及び前記第１深さより浅い第２深さを有する拡幅トレンチ領域を具備するＴ型素子分離膜を形成する。次に、前記Ｔ型素子分離膜により画定された活性領域上にゲート酸化膜、ゲート電極及び側壁スペーサよりなるゲート電極パターンを形成する。次に、前記ゲート電極パターンの左右に露出された前記活性領域上及び前記ゲート電極上に半導体物質膜を成長させ。その後、前記ゲート電極パターンをイオン注入マスクとして用いて、導電型不純物を前記半導体物質膜及び前記露出された活性領域に注入すると同時に、前記狭幅トレンチ領域の上端部から左右側に延長された前記拡幅トレンチ領域である前記Ｔ型素子分離膜のヘッド部の下部にも前記導電型不純物が注入されるように前記導電型不純物を注入して、エレベイテッドソース／ドレイン領域を形成する。次いで、前記エレベイテッドソース／ドレイン領域上にサリサイド工程によりシリサイド膜を形成する。
前記拡幅トレンチ領域の深さは１０００Å以下であることが望ましい。
前記半導体物質膜はＳＥＧ（Ｓｅｌｅｃｔｉｖｅ ＥｐｉｔａｘｉａｌＧｒｏｗｔｈ）、すなわち、選択エピタキシャル成長法を使用して形成することが望ましい。
前記シリサイド膜はチタン、タンタル、ニッケル、コバルトまたは白金のシリサイド膜のうちの少なくとも一つ以上を含むように構成できる。
本発明に係るＴエレベイテッドサリサイドソース／ドレイン領域の形成方法、および半導体素子は、素子分離膜とソース／ドレイン領域の境界部において発生する接合漏れ電流を軽減し得る。
以下、添付した図面に基づき、Ｔ型素子分離膜形成方法に対する第１及び第２実施例を詳しく説明した後、これを用いたエレベイテッドサリサイドソース／ドレイン領域の形成方法に対する実施例を詳しく説明する。しかし、本発明の実施例は多様な形態に変形でき、本発明の範囲は後述する実施例に限定されない。以下の図面に基づいた説明は当業者が十分に実施可能なように本発明を完全に説明するために提供されるものである。図面において層や領域等の厚さは説明の便宜上誇張されている。図面において同じ符号は同じ要素を指称する。また、何れかの層が別の層または基板の上部にあるという記載には、前記何れの層が別の層または基板の上部に直接存在する場合だけでなく、その間に第３の層が介在される場合も含む。
図１に示されるように、本発明の第１実施例に係るＴ型素子分離膜形成方法は、まず、第１絶縁膜３０と第２絶縁膜３２を通常の方法、例えば化学気相蒸着法を使用して半導体基板１０上に順次に形成する。第１絶縁膜３０は熱酸化法で形成することができる。第２絶縁膜３２は第１絶縁膜３０に対してエッチング選択比の大きな物質膜で形成することが望ましい。例えば、第１絶縁膜３０はシリコン酸化膜で形成し、第２絶縁膜３２はシリコン窒化膜またはシリコン酸化窒化膜で形成することができる。第１絶縁膜３０は１００Å乃至５００Åの厚さに形成し、第２絶縁膜３２は５００Å乃至２５００Åの厚さに形成することができる。
図２に示されるように、フォトリソグラフィー工程を行って第１絶縁膜３０及び第２絶縁膜３２をパタニングすることによって、第１絶縁膜パターン３０’と第２絶縁膜パターン３２’とが積層された第１マスクパターン３４を形成する。その後、第１マスクパターン３４の側壁にスペーサ３６を形成する。スペーサ３６は第２絶縁膜パターン３２’と同じ物質で形成することが望ましい。例えば、第２絶縁膜パターン３２’をシリコン窒化膜で形成した場合、スペーサ３６は次のように形成する。シリコン窒化膜を半導体基板１０の全面に形成した後、異方性エッチング工程を実施して第１マスクパターン３４の側壁にスペーサ３６が形成されるまでシリコン窒化膜をエッチングする。一方、スペーサ３６の下部が半導体基板１０の上部表面と接触する幅Ｗ１は狭幅トレンチ領域の第１幅（後述する図４のＷ１参照）に応じて定められる。
図３に示されるように、半導体基板１０の全面に第１絶縁膜パターン３０’と同じ物質を用いて絶縁膜を形成する。例えば、第１絶縁膜パターン３０’がシリコン酸化膜の場合、前記絶縁膜もシリコン酸化膜で形成する。次いで、化学機械的研磨方法またはエッチバック方法を使用して絶縁膜を平坦化することによって、第２絶縁膜パターン３２’の上部を露出させる。その結果、スペーサ３６の間に第２マスクパターン４０が形成される。一方、前記平坦化工程中に第２絶縁膜パターン３２’も一部エッチングされるために、第２絶縁膜パターン３２’の厚さは薄くなる。
図４に示されるように、第２絶縁膜パターン３２’及びスペーサ３６を除去して半導体基板１０の上部表面を露出させる。次いで、第１絶縁膜パターン３０’及び第２マスクパターン４０をエッチングマスクとして使用するエッチング工程、例えば乾式エッチング工程を行って第１幅Ｗ１及び第１深さＤ１を有する狭幅トレンチ領域Ｔ１を形成する。狭幅トレンチ領域Ｔ１は隣接する半導体素子間の電気的分離を可能にしうる程度の深さに形成することが望ましい。従って、第１深さＤ１は２０００Å乃至６０００Åであることが望ましい。
図５に示されるように、第１絶縁膜パターン３０’及び第２マスクパターン４０を通常の方法、例えば湿式エッチング方法を使用して除去する。それから、狭幅トレンチ領域Ｔ１を埋立てるために第１間隙充填絶縁膜４６を形成する。第１間隙充填絶縁膜４６はシリコン酸化膜またはシリコン酸化窒化膜で有ってもよい。第１間隙充填絶縁膜４６を形成する前に、狭幅トレンチ領域Ｔ１の内部壁に沿って熱酸化膜（図示せず）を形成することもできる。また、熱酸化膜上に窒化膜ライナーを形成することもできる。第１間隙充填絶縁膜４６は第１幅Ｗ１の１／２以上の厚さに形成することが望ましい。なぜなら、第１間隙充填絶縁膜４６を第１幅Ｗ１の１／２以上の厚さに形成すれば、狭幅トレンチ領域Ｔ１を完全に埋立てられるからである。第１間隙充填絶縁膜４６は化学気相蒸着法または熱酸化法で形成することができる。ただし、好適には、熱酸化方法で形成することが望ましい。なぜなら、化学気相蒸着法を用いることによって第１間隙充填絶縁膜４６を形成すれば狭幅トレンチ領域内部にボイドが形成される可能性が大きくなり、一方、熱酸化方法を用いることにゆって第１間隙充填絶縁膜４６を形成すれば狭幅トレンチ領域Ｔ１内にボイドが形成される可能性が小さくなるからである。
一方、狭幅トレンチ領域Ｔ１の縦横比が３以上の場合には狭幅トレンチ領域Ｔ１内に充填された第１間隙充填絶縁膜４６内にボイド（図示せず）が形成されることもあり得る。しかし、本発明に係るＴ型素子分離膜形成方法は、狭幅トレンチ領域Ｔ１内に充填された第１間隙充填絶縁膜４６内にボイドが形成されてもボイドの開放を許容しない。これについては後述する。
図６に示されるように、第１間隙充填絶縁膜４６を第２幅Ｗ２に露出させる第３マスクパターン４８を第１間隙充填絶縁膜４６上に形成する。第３マスクパターン４８は第１間隙充填絶縁膜４６に対するエッチング選択比の大きい物質で形成することが望ましい。例えば、第１間隙充填絶縁膜４６がシリコン酸化膜の場合に第３マスクパターン４８はシリコン窒化膜で形成することが望ましい。そして、第３マスクパターン４８は５００Å乃至２５００Åの厚さに形成することができる。次いで、第３マスクパターン４８をエッチングマスクとして使用するエッチング工程、例えば乾式エッチング工程を行って第１間隙充填絶縁膜４６及び半導体基板１０をエッチングして開口５２を形成する。この際、開口５２の縦横比が３以下になるように形成することが望ましい。その結果、第２幅Ｗ２及び第２深さＤ２を有する拡幅トレンチ領域Ｔ２が半導体基板１０内に形成される。前記第２深さＤ２は５００Å乃至４０００Åで有り得る。勿論、第２深さＤ２は第１深さＤ１よりは小さく、第２幅Ｗ２は第１幅Ｗ１より大きい。一方、前述したように狭幅トレンチ領域Ｔ１内部に充填された第１間隙充填絶縁膜４６内にはボイド（図示せず）が形成され得る。従って、拡幅トレンチ領域Ｔ２を形成する過程でボイドが開放され得る。しかし、後続する工程で拡幅トレンチ領域Ｔ２内部は第２間隙充填絶縁膜で充填されるため、開放されたボイド内部にも第２間隙充填絶縁膜が充填される。その結果、狭幅トレンチ領域Ｔ１内に形成されるボイドは開放されない。
図７に示されるように、開口（図６の５２参照）の内部及び第３マスクパターン４８上に第２間隙充填絶縁膜５４を形成する。第２間隙充填絶縁膜５４はシリコン酸化膜であっても、シリコン酸化窒化膜であってもよい。次に、半導体基板１０の全面を通常の方法、例えば化学機械的研磨方法またはエッチバック方法を使用して平坦化することによって、第３マスクパターン４８を露出させる。第２間隙充填絶縁膜５４を形成する前に、拡幅トレンチ領域Ｔ２の内壁にそって熱酸化膜（図示せず）を形成しうる。また、熱酸化膜上に窒化膜ライナー（図示せず）を形成することもできる。一方、第３マスクパターン４８の上部及び開口（図６の５２参照）の内部に第２間隙充填絶縁膜５４を形成する前に、半導体基板１０上に形成された第１間隙充填絶縁膜４６及び第３マスクパターン４８を除去することもできる。そうすると、拡幅トレンチ領域Ｔ２内部に充填された第２間隙充填絶縁膜５４内のボイドの形成を確実に防止しうる。勿論、半導体基板１０上に形成された第１間隙充填絶縁膜４６及び第３マスクパターン４８を除去することなく、半導体基板１０上に第２間隙充填絶縁膜５４を形成して拡幅トレンチ領域Ｔ２を埋めたてるとしてもボイドは形成されない。これは、開口（図６の５２参照）の縦横比が３以下であるからである。
図８に示されるように、半導体基板１０の全面を平坦化して半導体基板１０の上部を露出させると、Ｔ型素子分離膜５６が形成される。
以上、本発明のＴ型素子分離膜形成方法に対する第１実施例を図面に基づいて詳しく説明した。第１実施例では狭幅トレンチ領域Ｔ１が拡幅トレンチ領域Ｔ２より先に形成され、狭幅トレンチ領域Ｔ１に絶縁物質を充填する工程と拡幅トレンチ領域Ｔ２に絶縁物質を充填する工程とは別に実施される場合を示した。
以下、本発明のＴ型素子分離膜形成方法に対する第２実施例を図面に基づいて詳しく説明する。第２実施例は第１実施例とは異なり、拡幅トレンチ領域Ｔ２が狭幅トレンチ領域Ｔ１より先に形成される。そして、狭幅トレンチ領域Ｔ１と拡幅トレンチ領域Ｔ２は単一の工程で絶縁物質に充填される。なお、狭幅トレンチ領域Ｔ１及び拡幅トレンチ領域Ｔ２の幅と深さに対して部材番号は第１実施例と同一な部材番号が使われる。
図９に示されるように、半導体基板１０上にマスクパターン６２を形成する。マスクパターン６２はパッド酸化膜、シリコン窒化膜及びシリコン酸化膜を順次に積層した３重膜に形成しうる。または、シリコン酸化膜、シリコン窒化膜またはシリコン酸化窒化膜の単一膜またはこれらの組合よりなる二重膜に形成することもできる。マスクパターン６２は１５００Å乃至４０００Åの厚さに形成することが可能である。次に、マスクパターン６２をエッチングマスクとして使用して半導体基板１０をエッチングする。その結果、第２幅Ｗ２及び第２深さＤ２を有する拡幅トレンチ領域Ｔ２が形成される。拡幅トレンチ領域Ｔ２は通常の方法、例えば乾式エッチング方法を使用して形成する。第２深さＤ２は５００Å乃至４０００Åとすることができる。
図１０に示されるように、マスクパターン６２の上部及び拡幅トレンチ領域Ｔ２の内部に絶縁膜を形成する。次いで、絶縁膜を異方性エッチングしてマスクパターン６２の側壁及び拡幅トレンチ領域Ｔ２の側壁にスペーサ６６を形成する。スペーサ６６はシリコン酸化膜、シリコン窒化膜またはシリコン酸化窒化膜で形成することが可能である。スペーサ６６は拡幅トレンチ領域Ｔ２の全てが埋立てられない程度の厚さに形成する。
次に、マスクパターン６２及びスペーサ６６をエッチングマスクとして使用して拡幅トレンチ領域Ｔ２の下部に露出された半導体基板１０をエッチングする。その結果、第１幅Ｗ１及び第１深さＤ１を有する狭幅トレンチ領域Ｔ１が形成される。狭幅トレンチ領域Ｔ１は隣接する半導体素子間の電気的分離が可能な深さに形成することが望ましい。従って、第１深さＤ１は２０００Å乃至６０００Åとすることができる。狭幅トレンチ領域Ｔ１は通常の方法、例えば乾式エッチング方法を使用して形成する。
図１１に示されるように、マスクパターン６２及び側壁スペーサ６６を除去する。次に、狭幅トレンチ領域Ｔ１及び拡幅トレンチ領域Ｔ２を充填する間隙充填絶縁膜６８が形成される。間隙充填絶縁膜６８はシリコン酸化膜、シリコン窒化膜またはシリコン酸化窒化膜とすることができる。間隙充填絶縁膜６８は化学気相蒸着方法を使用して形成することが望ましい。これは、化学気相蒸着方法は段差塗布特性に優れるからである。一方、間隙充填絶縁膜６８を形成する前に狭幅トレンチ領域Ｔ１及び拡幅トレンチ領域Ｔ２の内壁に沿って熱酸化膜（図示せず）を形成することもできる。また、熱酸化膜上に窒化膜ライナー（図示せず）を形成することもできる。
一方、前記狭幅トレンチ領域Ｔ１の縦横比（（Ｄ１−Ｄ２）／Ｗ１）が、３以上の場合、狭幅トレンチ領域Ｔ１の内にボイドが形成されうる。しかし、狭幅トレンチ領域Ｔ１内にトレンチが形成されても、広幅トレンチ領域Ｔ２内にはボイドが形成されないためボイドの開放を防ぐことができる。
一方、上記説明ではマスクパターン６２及びスペーサ６６を除去した後、間隙充填絶縁膜６８を形成したが、本実施形態は、これに限られない。例えば、マスクパターン６２及びスペーサ６６を除去せず、間隙充填絶縁膜６８を形成することもできる。マスクパターン６２及びスペーサ６６を除去せずに間隙充填絶縁膜６８を形成すれば、工程数を減らすことができる。
図１２に示されるように、間隙充填絶縁膜６８の形成された半導体基板１０の全面を化学機械的研磨方法またはエッチバック方法で平坦化することによって、半導体基板１０の上部を露出させる。その結果、Ｔ型素子分離膜７０が形成される。
以下、前記第１及び第２実施例によって例示されたＴ型素子分離膜の形成方法を用いたエレベイテッドサリサイドソース／ドレイン領域の形成方法に対する実施例を説明する。
図１３に示されるように、狭幅トレンチ領域Ｔ１及び拡幅トレンチ領域Ｔ２内に間隙充填絶縁膜の充填されたＴ型素子分離膜７１を形成する。Ｔ型素子分離膜７１を形成する方法に対しては前述した通りである。但し、拡幅トレンチ領域Ｔ２の深さＤ２を適切に調節することによって、ソース／ドレイン領域を形成するイオン注入工程でＴ型素子分離膜７１のヘッド部を構成して狭幅トレンチ領域の上端部から左右側に延長された拡幅トレンチ領域Ｔ２の下部（図１５の８１参照）にも不純物を注入可能にする。従って、拡幅トレンチ領域Ｔ２の深さＤ２は１０００Å以下になるように形成することが望ましい。次に、Ｔ型素子分離膜７１によって画定される活性領域上にゲート酸化膜７２が介在されゲート電極７４及びスペーサ７６からなるゲート電極パターンＧを形成する。スペーサ７６をゲート酸化膜７２及びゲート電極７４の側壁に形成する前に、ゲート電極７４をイオン注入マスクとして使用して低濃度の導電型不純物、例えばｎ型不純物を注入することもできる。
図１４に示されるように、ゲート電極パターンＧ左右の露出された半導体基板１０の表面及びゲート電極７４の上部表面に半導体物質膜７８を成長させる。半導体物質膜７８はシリコン膜、ゲルマニウム膜またはシリコンとゲルマニウムの化合物膜とすることができる。半導体物質膜７８はＳＥＧ（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ）法（選択エピタキシャル成長法）によって形成することが望ましい。
図１５に示されるように、ゲート電極パターンＧをイオン注入マスクとして導電型不純物、例えばｎ型不純物を注入する。その結果、エレベイテッドソース／ドレイン領域８０が形成される。また、ゲート電極７４の上部には不純物のドーピングされた半導体物質膜７８’が形成される。エレベイテッドソース／ドレイン領域８０の形成のためのイオン注入において、注入される導電型不純物イオンのエネルギーは形成しようとするｐｎ接合の深さに応じてその大きさを調節する。特に、Ｔ型素子分離膜７１のヘッド部を構成し、狭幅トレンチ領域の上端部から左右側に延長された拡幅トレンチ領域の下部８１にも不純物が注入されるように、注入される導電型不純物イオンのエネルギーを調節する。不純物を注入してエレベイテッドソース／ドレイン領域８０を形成した後、熱処理工程を行って注入された導電型不純物を活性化する。側壁スペーサ７６の形成前にゲート電極７４の左右に低濃度の導電型不純物を注入した場合には、ゲート電極パターンＧをイオン注入マスクとして使用するイオン注入工程によりＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｐｅｄ Ｄｒａｉｎ：図示せず）構造が形成される。
図１６に示されるように、ゲート電極７４の上部及びエレベイテッドソース／ドレイン領域８０の上部にシリサイド膜８２を形成するためにサリサイド工程を進行する。まず、半導体基板１０全面に遷移金属膜を形成する。次いで、ゲート電極７４の上部及びエレベイテッドソース／ドレイン領域８０の上部表面に自己整列（セルフアライメント）されたシリサイド膜８２が形成されるように熱処理を行う。前記遷移金属膜はチタン膜、タンタル膜、コバルト膜、クロム膜、ニッケル膜、白金膜またはこれらの組合膜とすることができる。一方、０．２μｍ級のデザインルールを有する半導体素子を製造する場合にはシリサイド化のための熱処理方法を選択するに当って注意を要する。なぜなら、通常の熱処理方法でシリサイド膜を形成すれば、エレベイテッドソース／ドレイン領域８０に注入された導電型不純物が熱拡散され、トランジスタの素子特性（降伏電圧等）が劣化されるからである。従って、急速熱処理工程を使用し、遷移金属膜をシリサイド化することが望ましい。
ゲート電極７４の上部及びエレベイテッドソース／ドレイン領域８０の上部にシリサイド膜８２を形成した後、シリサイド膜８２に変化されていない遷移金属膜を除去する。図１６のＩＩＩから分かるように、Ｔ型素子分離膜７１のヘッド部を構成し、狭幅トレンチ領域の上端部から左右側に延長された拡幅トレンチ領域の下部８１にも不純物を注入すれば、Ｔ型素子分離膜７１とエレベイテッドソース／ドレイン領域８０の境界部でシリサイド膜が厚く形成されても、接合の深さを十分に確保できる。その結果、素子分離膜とソース／ドレイン領域の境界部から発生する接合漏れ電流を緩和しうる。
本発明に係るＴ型素子分離膜を含む半導体素子に対する実施例は、本発明に係るＴ型素子分離膜の形成方法に対する実施例を説明しながら開示したことがあるので略す。
以上、望ましい実施例によって本発明を具体的に説明したが、本発明はこれに限定されず、本発明の技術的思想の範囲内で当業者によってその変形や改良が可能である。
Ｔ型素子分離膜の形成方法の第１実施例を示す工程断面図である。 Ｔ型素子分離膜の形成方法の第１実施例を示す工程断面図である。 Ｔ型素子分離膜の形成方法の第１実施例を示す工程断面図である。 Ｔ型素子分離膜の形成方法の第１実施例を示す工程断面図である。 本発明に係るＴ型素子分離膜の形成方法の第１実施例を示す工程断面図である。 Ｔ型素子分離膜の形成方法の第１実施例を示す工程断面図である。 Ｔ型素子分離膜の形成方法の第１実施例を示す工程断面図である。 Ｔ型素子分離膜の形成方法の第１実施例を示す工程断面図である。 Ｔ型素子分離膜の形成方法の第２実施例を示す工程断面図である。 Ｔ型素子分離膜の形成方法の第２実施例を示す工程断面図である。 Ｔ型素子分離膜の形成方法の第２実施例を示す工程断面図である。 Ｔ型素子分離膜の形成方法の第２実施例を示す工程断面図である。 本発明に係るエレベイテッドサリサイドソース／ドレイン領域の形成方法に対する実施例を示す工程断面図である。 本発明に係るエレベイテッドサリサイドソース／ドレイン領域の形成方法に対する実施例を示す工程断面図である。 本発明に係るエレベイテッドサリサイドソース／ドレイン領域の形成方法に対する実施例を示す工程断面図である。 本発明に係るエレベイテッドサリサイドソース／ドレイン領域の形成方法に対する実施例を示す工程断面図である。 図１７Ａ及び図１７Ｂは従来のトレンチ素子分離膜の形成方法の問題点を示す図面である。 図１８Ａ乃至図１８Ｃは従来のトレンチ素子分離膜の形成方法の問題点を示す図面である。 従来のエレベイテッドサリサイドソース／ドレイン領域の形成方法の問題点を示す図面である。 従来のエレベイテッドサリサイドソース／ドレイン領域の形成方法の問題点を示す図面である。 従来のエレベイテッドサリサイドソース／ドレイン領域の形成方法の問題点を示す図面である。
符号の説明
１０ 半導体基板、
５６ Ｔ型素子分離膜。

Claims (4)

  1. （ａ）下部には第１幅及び第１深さを有する狭幅トレンチ領域を備え、上部には前記第１幅より広い第２幅及び前記第１深さより浅い第２深さを有する拡幅トレンチ領域を有するＴ型素子分離膜を形成する段階と、
    （ｂ）前記Ｔ型素子分離膜により画定された活性領域上にゲート酸化膜、ゲート電極及びスペーサよりなるゲート電極パターンを形成する段階と、
    （ｃ）前記ゲート電極パターンの左右に露出された前記活性領域上及び前記ゲート電極上に半導体物質膜を成長させる段階と、
    （ｄ）前記ゲート電極パターンをイオン注入マスクとして用いて、導電型不純物を前記半導体物質膜及び前記露出された活性領域に注入すると同時に、前記狭幅トレンチ領域の上端部から左右側に延長された前記拡幅トレンチ領域である前記Ｔ型素子分離膜のヘッド部の下部にも前記導電型不純物が注入されるように前記導電型不純物を注入して、エレベイテッドソース／ドレイン領域を形成する段階と、
    （ｅ）前記エレベイテッドソース／ドレイン領域上にサリサイド工程によりシリサイド膜を形成する段階と、
    を含むエレベイテッドサリサイドソース／ドレイン領域の形成方法。
  2. 前記第２深さは１０００Å以下であることを特徴とする請求項１に記載のエレベイテッドサリサイドソース／ドレイン領域の形成方法。
  3. 前記（ｃ）段階は選択エピタキシャル成長法を用いて半導体物質膜を成長させる段階であることを特徴とする請求項１に記載のエレベイテッドサリサイドソース／ドレイン領域の形成方法。
  4. 前記シリサイド膜は、チタンシリサイド膜、タンタルシリサイド膜、ニッケルシリサイド膜、コバルトシリサイド膜及び白金シリサイド膜のうちから選択された何れか１つであることを特徴とする請求項１に記載のエレベイテッドサリサイドソース／ドレイン領域の形成方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100630664B1 (ko) * 2000-05-09 2006-10-02 삼성전자주식회사 냉각 시스템을 가지는 집적 회로 소자
JP3650022B2 (ja) * 2000-11-13 2005-05-18 三洋電機株式会社 半導体装置の製造方法
US6921947B2 (en) * 2000-12-15 2005-07-26 Renesas Technology Corp. Semiconductor device having recessed isolation insulation film
US6727558B1 (en) * 2001-02-15 2004-04-27 Advanced Micro Devices, Inc. Channel isolation using dielectric isolation structures
JP2003060024A (ja) * 2001-08-13 2003-02-28 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置
KR100402392B1 (ko) * 2001-11-06 2003-10-17 삼성전자주식회사 트렌치 소자분리 구조를 갖는 반도체 소자 및 그 제조방법
KR100414735B1 (ko) * 2001-12-10 2004-01-13 주식회사 하이닉스반도체 반도체소자 및 그 형성 방법
KR20030050784A (ko) * 2001-12-19 2003-06-25 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20030050785A (ko) * 2001-12-19 2003-06-25 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100400782B1 (ko) * 2001-12-27 2003-10-08 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100412144B1 (ko) * 2002-05-16 2003-12-31 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100466207B1 (ko) * 2002-07-04 2005-01-13 매그나칩 반도체 유한회사 반도체 소자의 제조 방법
US6833602B1 (en) * 2002-09-06 2004-12-21 Lattice Semiconductor Corporation Device having electrically isolated low voltage and high voltage regions and process for fabricating the device
US20040256671A1 (en) * 2003-06-17 2004-12-23 Kuo-Tai Huang Metal-oxide-semiconductor transistor with selective epitaxial growth film
US7402207B1 (en) 2004-05-05 2008-07-22 Advanced Micro Devices, Inc. Method and apparatus for controlling the thickness of a selective epitaxial growth layer
KR100669664B1 (ko) * 2004-09-14 2007-01-15 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
US7456062B1 (en) 2004-10-20 2008-11-25 Advanced Micro Devices, Inc. Method of forming a semiconductor device
US7402485B1 (en) 2004-10-20 2008-07-22 Advanced Micro Devices, Inc. Method of forming a semiconductor device
US7416956B2 (en) * 2004-11-23 2008-08-26 Sandisk Corporation Self-aligned trench filling for narrow gap isolation regions
US7276433B2 (en) * 2004-12-03 2007-10-02 Micron Technology, Inc. Methods of forming integrated circuitry, methods of forming memory circuitry, and methods of forming field effect transistors
KR100593452B1 (ko) * 2005-02-01 2006-06-28 삼성전자주식회사 전체실리사이드 금속게이트전극을 갖는 모스 트랜지스터의제조방법
US20060281271A1 (en) * 2005-06-13 2006-12-14 Advanced Micro Devices, Inc. Method of forming a semiconductor device having an epitaxial layer and device thereof
US7553732B1 (en) * 2005-06-13 2009-06-30 Advanced Micro Devices, Inc. Integration scheme for constrained SEG growth on poly during raised S/D processing
US20070235783A9 (en) * 2005-07-19 2007-10-11 Micron Technology, Inc. Semiconductor constructions, memory arrays, electronic systems, and methods of forming semiconductor constructions
US7772672B2 (en) 2005-09-01 2010-08-10 Micron Technology, Inc. Semiconductor constructions
US7572705B1 (en) 2005-09-21 2009-08-11 Advanced Micro Devices, Inc. Semiconductor device and method of manufacturing a semiconductor device
KR100707593B1 (ko) * 2005-12-27 2007-04-13 동부일렉트로닉스 주식회사 반도체 소자의 이중 소자분리 구조 및 그 형성 방법
JP2007220739A (ja) * 2006-02-14 2007-08-30 Sony Corp 半導体装置及びその製造方法並びに酸窒化シリコン膜の形成方法
US20070194403A1 (en) * 2006-02-23 2007-08-23 International Business Machines Corporation Methods for fabricating semiconductor device structures with reduced susceptibility to latch-up and semiconductor device structures formed by the methods
US7799694B2 (en) 2006-04-11 2010-09-21 Micron Technology, Inc. Methods of forming semiconductor constructions
KR100810409B1 (ko) * 2006-10-31 2008-03-04 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
CN101847607B (zh) * 2009-03-27 2014-08-20 联华电子股份有限公司 快闪存储器的工艺及应用于快闪存储器的绝缘结构
KR101201903B1 (ko) * 2010-07-20 2012-11-16 매그나칩 반도체 유한회사 반도체소자의 소자분리 구조 및 그 형성방법
US9054221B2 (en) * 2011-08-31 2015-06-09 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device with a common back gate isolation region and method for manufacturing the same
US9214400B2 (en) * 2011-08-31 2015-12-15 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device with back gate isolation regions and method for manufacturing the same
US8623713B2 (en) * 2011-09-15 2014-01-07 International Business Machines Corporation Trench isolation structure
US20130093062A1 (en) * 2011-10-18 2013-04-18 Ying-Chih Lin Semiconductor structure and process thereof
US20140327084A1 (en) 2013-05-01 2014-11-06 International Business Machines Corporation Dual shallow trench isolation (sti) field effect transistor (fet) and methods of forming
KR102072410B1 (ko) 2013-08-07 2020-02-03 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9379106B2 (en) 2013-08-22 2016-06-28 Samsung Electronics Co., Ltd. Semiconductor devices having 3D channels, and methods of fabricating semiconductor devices having 3D channels
KR102025309B1 (ko) * 2013-08-22 2019-09-25 삼성전자 주식회사 반도체 장치 및 그 제조 방법
CN106960789B (zh) * 2016-01-08 2020-03-10 中芯国际集成电路制造(上海)有限公司 半导体器件以及改善半导体器件性能的方法
US20170278925A1 (en) * 2016-03-23 2017-09-28 Globalfoundries Inc. Introducing material with a lower etch rate to form a t-shaped sdb sti structure
CN110299398B (zh) 2018-03-22 2022-04-19 联华电子股份有限公司 高电压晶体管及其制造方法
JP2020129654A (ja) * 2019-01-18 2020-08-27 ヘリオス バイオエレクトロニクス インコーポレイテッド マルチレベルエッチングの方法、半導体センシングデバイス、および半導体センシングデバイスを製造するための方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4472240A (en) * 1981-08-21 1984-09-18 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing semiconductor device
JP2635796B2 (ja) * 1990-04-03 1997-07-30 株式会社東芝 圧延制御装置
JPH05343509A (ja) * 1992-06-05 1993-12-24 Hitachi Ltd 半導体集積回路装置の製造方法
US5242847A (en) 1992-07-27 1993-09-07 North Carolina State University At Raleigh Selective deposition of doped silion-germanium alloy on semiconductor substrate
US5536675A (en) * 1993-12-30 1996-07-16 Intel Corporation Isolation structure formation for semiconductor circuit fabrication
DE69516769T2 (de) * 1994-03-15 2000-12-28 National Semiconductor Corp., Sunnyvale Planarisierter isolationsgraben und feldoxid-isolationsstruktur
JP3329640B2 (ja) * 1995-10-10 2002-09-30 株式会社東芝 半導体装置の製造方法
US5874317A (en) * 1996-06-12 1999-02-23 Advanced Micro Devices, Inc. Trench isolation for integrated circuits
US5824586A (en) * 1996-10-23 1998-10-20 Advanced Micro Devices, Inc. Method of manufacturing a raised source/drain MOSFET
TW358989B (en) * 1997-04-08 1999-05-21 United Microelectronics Corp Method of forming gold-oxygen semiconductor cells
US6121100A (en) * 1997-12-31 2000-09-19 Intel Corporation Method of fabricating a MOS transistor with a raised source/drain extension
US6165871A (en) * 1999-07-16 2000-12-26 Chartered Semiconductor Manufacturing Ltd. Method of making low-leakage architecture for sub-0.18 μm salicided CMOS device

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