KR100593452B1 - 전체실리사이드 금속게이트전극을 갖는 모스 트랜지스터의제조방법 - Google Patents

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Abstract

전체실리사이드 금속게이트전극을 갖는 모스 트랜지스터의 제조방법을 제공한다. 상기 제조방법은 먼저 반도체기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성한다. 상기 활성영역 상을 가로지르는 절연된 게이트패턴을 형성한다. 상기 게이트패턴의 측벽들에 스페이서를 형성한다. 상기 게이트패턴 양옆의 활성영역 및 상기 게이트패턴을 선택적 식각하여 소스/드레인 리세스영역들 및 게이트 리세스영역을 형성한다. 상기 게이트패턴 양옆의 활성영역들 및 상기 게이트패턴 상에 선택적 에피택시 성장 공정을 이용하여 소스/드레인 돌출영역들 및 게이트 희생패턴을 형성한다. 상기 소스/드레인 돌출영역들 및 상기 게이트 희생패턴을 갖는 반도체기판에 실리사이드화 공정을 적용하여 엘리베이티드(elevated) 소스/드레인 실리사이드막들 및 실리사이드 희생패턴을 형성한다. 상기 실리사이드 희생패턴을 제거하여 게이트 축소패턴을 형성한다. 상기 게이트 축소패턴을 갖는 반도체기판에 실리사이드화 공정을 적용하여 전체실리사이드 금속게이트전극을 형성한다.

Description

전체실리사이드 금속게이트전극을 갖는 모스 트랜지스터의 제조방법{Method of forming a MOS transistor having fully silicided metal gate electrode}
도 1 및 도 2는 종래의 실리사이드를 이용한 금속게이트전극의 제조방법 상 문제점을 설명하기위한 단면도들이다.
도 3 내지 도 10은 본 발명의 실시 예에 따른 전체실리사이드 금속게이트전극을 갖는 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 전체실리사이드 금속게이트전극을 갖는 모스 트랜지스터의 제조방법에 관한 것이다.
반도체소자들을 사용하는 전자제품들의 경-박-단-소화에 따라, 상기 반도체소자들은 단위 면적당 높은 집적밀도, 낮은 문턱전압(threshold voltage; Vth), 빠른 동작속도 및 저소비전력화가 요구되고 있다. 반도체소자는 모스 트랜지스터와 같은 개별소자(discrete device)를 스위칭 소자로 널리 채택하고 있다. 상기와 같은 고집적화 필요에 따라 상기 트랜지스터의 구성요소인 게이트, 소스/드레인 접합(source and drain junctions) 및 상호연결부(interconnections)는 가능한 범위 내 에서 최대한 축소되어야 한다. 아울러, 상기 트랜지스터 간의 연결부 또한 축소되어야 한다.
그러나 상기 트랜지스터의 축소에 따라 관련된 여러 가지 난관에 봉착하게 된다. 예를 들면, 게이트전극 축소에 따라, 상기 게이트전극의 전기 저항이 증가한다. 이 경우에, 상기 게이트 전극에 가해지는 전기적인 신호의 전송속도(transmission speed)는 RC 지연시간(Resistance-Capacitance delay time)에 기인하여 느려진다. 또한, 채널 길이 축소에 따른 단채널효과(short channel effects)가 발생한다.
종래의 폴리실리콘을 게이트전극으로 이용하는 기술에 있어서, 상기 게이트전극 축소는 폴리실리콘 공핍(poly-silicon depletion) 및 붕소 침투(boron penetration)와 같은 문제를 더욱 부각시킨다. 여기서, 상기 폴리실리콘 공핍은 상기 폴리실리콘 게이트전극 내의 하부영역, 즉, 게이트절연막 과 인접한곳에 공핍영역(depletion region)이 형성됨을 뜻한다. 상기 폴리실리콘 공핍영역은 상기 게이트절연막의 커패시턴스와 직렬로 연결되는 부가적인 커패시턴스로 작용한다. 결과적으로, 상기 폴리실리콘 공핍영역은 상기 게이트절연막의 전기적인 등가두께(electrical equivalent thickness)를 증가시킨다. 상기 전기적인 등가두께 증가는 유효게이트전압(effective gate voltage) 감소를 의미한다. 두꺼운 게이트절연막을 사용하는 종래기술에서, 상기 폴리실리콘 공핍영역의 두께가 상기 두꺼운 게이트절연막의 유효두께에 비하여 상대적으로 매우 작으므로, 그 영향은 무시될 수 있다. 그러나 얇은 게이트절연막을 사용하게 됨에 따라, 상기 폴리실리콘 공핍에 의한 유 효게이트전압 감소는 커다란 문제점으로 부각된다.
상기 폴리실리콘 대신 금속물질을 상기 트랜지스터의 게이트에 사용하는 경우 여러 가지 장점이 있다. 예를 들면, 상기 금속물질은 도전성이 매우 높으며, 게이트 공핍(gate depletion) 및 붕소 침투(boron penetration) 현상을 피할 수 있다. 그러나 상기 금속 게이트는, 금속 이온에 의한 게이트절연막 열화(degrade)를 유발하며, 일함수(work function)가 고정되어 있어서 문턱전압(threshold voltage; Vth)을 조절하기 어렵다는 단점이 있다. 예를 들어, 시모스(CMOS) 트랜지스터와 같은 반도체소자는 단일 칩(chip)내에 N-모스 트랜지스터 영역 과 P-모스 트랜지스터 영역을 가진다. 그리고 상기 N-모스 및 상기 P-모스는 각각의 문턱전압을 다르게 조절하여야 한다. 결과적으로, 상기 N-모스 및 상기 P-모스 트랜지스터 영역에는 서로 다른 금속 게이트를 사용하여야 하는데, 이것은 공정을 매우 복잡하게 한다.
상기 고집적 반도체소자에 적합한 고성능(high performance) 모스 트랜지스터를 구현하기위하여 샐리사이드(salicide; self-aligned silicide) 기술이 연구되고 있다. 상기 샐리사이드 기술은 상기 게이트전극 및 소스/드레인 영역에 금속 실리사이드 막을 형성하여 상기 게이트전극 및 소스/드레인 영역의 전기 저항을 낮추기 위한 공정기술이다. 여기서, 상기 게이트전극 전체를 금속 실리사이드로 변환하면 금속 게이트를 형성할 수 있다. 이에 더하여, 상기 게이트전극이 N 또는 P 도핑 된 상태에서 금속 실리사이드로 변환하면 상기 N-모스 또는 상기 P-모스에 필요한 일함수를 얻을 수 있다.
도 1 및 도 2는 종래의 실리사이드를 이용한 금속게이트전극의 제조방법 상 문제점을 설명하기위한 단면도들이다.
도 1을 참조하면, 반도체기판(11) 내에 활성영역을 한정하는 소자분리막(13)을 형성한다. 상기 활성영역을 가로지르며 차례로 적층된 게이트유전막(17) 및 게이트전극(19)을 형성한다. 상기 게이트전극(19)은 폴리실리콘막이 널리 사용된다. 상기 게이트전극(19)을 이온주입 마스크로 이용하여 상기 활성영역 내에 저 농도 불순물영역들(15)을 형성한다. 상기 게이트전극(19)의 측벽들에 스페이서들(21)을 형성한다. 상기 게이트전극(19) 및 상기 스페이서들(21)을 이온주입 마스크로 이용하여 상기 활성영역 내에 소스/드레인 영역들(23)을 형성한다. 그 결과, 상기 저 농도 불순물영역들(15)은 상기 스페이서들(21)의 하부에 잔존할 수 있다. 이어서, 상기 게이트전극(19) 및 상기 스페이서들(21)을 갖는 반도체기판(11) 전면 상을 덮는 금속층(25)을 증착한다.
도 2를 참조하면, 상기 금속층(25)을 갖는 반도체기판(11)에 실리사이드화 공정(silicidation process)을 진행한다. 계속해서, 상기 스페이서들(21) 및 상기 소자분리막(13) 상의 미 반응된 금속층(25)을 제거한다.
그 결과, 상기 게이트전극(19)은 상부에서 하부방향으로 실리사이드화 되어 금속게이트전극(27)이 형성된다. 상기 금속게이트전극(27)을 형성하는 동안, 상기 소스/드레인 영역들(23)도 상부에서 하부방향으로 실리사이드화 되어 소스/드레인 실리사이드층들(29)이 형성된다. 이때 형성되는 상기 소스/드레인 실리사이드층들(29)이 상기 소스/드레인 영역들(23)의 접합깊이(junction depth) 보다 깊게 형성되면 누설전류가 발생한다. 즉, 상기 소스/드레인 실리사이드층들(29)은 상기 소스 /드레인 영역들(23)의 접합깊이(junction depth) 보다 얕게 형성하여야 한다. 결과적으로, 상기 금속게이트전극(27)은 상기 게이트전극(19)의 상부영역만 제한적으로 형성된다.
상기와 같은 문제점을 개선하는 금속 게이트전극 형성방법이 미국특허 제6,599,831B1호에 "실리사이드를 이용한 금속 게이트전극 및 그 제조방법(metal gate electrode using silicidation and method of formation therof)"이라는 제목으로 마스자라등(Maszara et al.)에 의해 개시된 바 있다.
마스자라등(Maszara et al.)에 의하면, 반도체기판의 소정영역 상에 차례로 적층된 게이트전극 및 캐핑막(capping layer)을 형성한다. 상기 게이트전극과 상기 반도체기판 사이에는 게이트유전막이 개재된다. 상기 게이트전극은 도핑 된 폴리실리콘으로 형성한다. 이어서, 상기 게이트유전막, 게이트전극 및 캐핑막의 측벽들을 감싸는 스페이서들을 형성한다. 상기 캐핑막 및 상기 스페이서들을 이온주입 마스크로 사용하여 상기 반도체기판의 활성영역에 소스/드레인 영역들을 형성한다. 상기 캐핑막을 선택적으로 식각하여 상기 게이트전극을 노출한다. 연속하여, 상기 게이트전극 및 상기 소스/드레인 영역들을 덮는 금속 막을 형성한 후, 실리사이드화 공정(silicidation process)을 진행한다.
그러나 상기 캐핑막을 식각하는 동안 상기 스페이서들이 손상되는 것을 방지하려면, 상기 캐핑막은 상기 스페이서들과 식각선택비가 높은 물질막으로 형성하여야 한다. 그럼에도 불구하고, 상기 캐핑막은 제거하기가 쉽지 않다. 예를 들어, 상기 캐핑막이 산화막인 경우에, 동시에 노출되는 트렌치 소자분리막이 손상될 수 있 다. 다른 경우에, 상기 캐핑막이 질화막인 경우, 동시에 노출되는 트렌치 라이너가 손상될 수 있다.
또한, 상기 캐핑막이 완전히 제거되지 않는 경우, 상기 게이트전극은 완전한 실리사이드화를 기대할 수 없다.
결론적으로, 상기 게이트전극 전체를 실리사이드로 변환하는 기술 및 상기 소스/드레인 영역에 깊은 실리사이드층이 형성되는 것을 방지할 수 있는 기술이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 게이트전극 전체를 실리사이드로 변환하는 동안 소스/드레인 영역에 깊은 실리사이드층이 형성되는 것을 방지할 수 있는 모스 트랜지스터의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 전체실리사이드 금속게이트전극을 갖는 모스 트랜지스터의 제조방법을 제공한다. 상기 제조방법은 반도체기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성하는 것을 포함한다. 상기 활성영역 상을 가로지르는 절연된 게이트패턴을 형성한다. 상기 게이트패턴의 측벽들에 스페이서를 형성한다. 상기 게이트패턴 양옆의 활성영역들 및 상기 게이트패턴 상에 선택적 에피택시 성장 공정을 이용하여 소스/드레인 돌출영역들 및 게이트 희생패턴을 형성한다. 상기 소스/드레인 돌출영역들 및 상기 게이트 희생패턴을 갖 는 반도체기판에 실리사이드화 공정을 적용하여 엘리베이티드(elevated) 소스/드레인 실리사이드막들 및 실리사이드 희생패턴을 형성한다. 상기 엘리베이티드 소스/드레인 실리사이드막들 및 상기 실리사이드 희생패턴을 갖는 반도체기판 전면 상에 층간절연막을 형성한다. 상기 층간절연막을 평탄화하여 게이트 축소패턴을 형성한다. 상기 게이트 축소패턴을 갖는 반도체기판에 실리사이드화 공정을 적용하여 전체실리사이드 금속게이트전극을 형성한다.
본 발명의 몇몇 실시 예들에서, 상기 게이트패턴은 다결정 반도체막으로 형성할 수 있다.
다른 실시 예들에서, 상기 활성영역 상을 가로지르는 절연된 게이트패턴을 형성한 후, 상기 게이트패턴 및 소자분리막을 이온주입 마스크들로 사용하여 상기 활성영역에 저농도 불순물 이온들을 주입하여 엘디디(LDD; lightly doped drain) 영역들을 형성할 수 있다.
또 다른 실시 예들에서, 상기 스페이서는 실리콘산화막, 실리콘질화막(SiN), 및 실리콘산질화막(SiON)으로 이루어진 일군에서 선택된 적어도 하나의 물질막으로 형성할 수 있다.
또 다른 실시 예들에서, 상기 소스/드레인 돌출영역들 및 상기 게이트 희생패턴을 형성하기 전에, 상기 게이트패턴 양옆의 활성영역 및 상기 게이트패턴을 선택적 식각하여 소스/드레인 리세스영역들 및 게이트 리세스영역을 형성할 수 있다. 이 경우에, 상기 소스/드레인 리세스영역들은 100Å 내지 1000Å 깊이를 갖도록 형성할 수 있다.
또 다른 실시 예들에서, 상기 소스/드레인 돌출영역들은 단결정 반도체층들로 형성하고 상기 게이트 희생패턴은 다결정 반도체층으로 형성할 수 있다. 또한, 상기 소스/드레인 돌출영역들 및 상기 게이트 희생패턴은 실리콘(Si), 실리콘게르마늄화합물(SiGe), 실리콘카본화합물(SiC), 카본 도핑된 실리콘게르마늄화합물(C doped SiGe), 인 도핑된 실리콘게르마늄화합물(P doped SiGe) 및 붕소 도핑된 실리콘게르마늄화합물(B doped SiGe)로 이루어진 일군에서 선택된 적어도 하나의 물질로 형성할 수 있다. 상기 소스/드레인 돌출영역들은 반도체기판의 표면으로부터 돌출되도록 형성하는 것이 바람직하다. 이에 더하여, 상기 소스/드레인 돌출영역들의 상부면들은 게이트유전막보다 상부 레벨에 위치하도록 형성할 수 있다. 상기 게이트 희생패턴은 버섯모양으로 형성할 수 있다.
또 다른 실시 예들에서, 상기 엘리베이티드 소스/드레인 실리사이드막들 및 상기 실리사이드 희생패턴을 형성하는 것은, 상기 소스/드레인 돌출영역들 및 상기 게이트 희생패턴을 갖는 반도체기판의 전면 상에 소스/드레인 금속막을 형성하고, 상기 소스/드레인 금속막을 갖는 반도체기판을 열처리하고, 상기 스페이서 및 상기 소자분리막 상의 미반응된 소스/드레인 금속막을 제거하는 공정을 포함할 수 있다. 여기서, 상기 소스/드레인 금속막은 니켈(Ni), 코발트(Co), 텅스텐(W), 탄탈(Ta), 티타늄(Ti), 하프늄(Hf), 니켈탄탈(NiTa), 니켈백금(NiPt), 차례로 적층된 니켈 및 코발트(Ni/Co), 및 차례로 적층된 피브이디 코발트 및 시브이디 코발트(PVD-Co/CVD-Co) 로 이루어진 일군에서 선택된 하나의 물질로 형성하거나, 적어도 두개의 적층으로 형성할 수 있다.
또 다른 실시 예들에서, 상기 소스/드레인 금속막 상에 캐핑막을 형성할 수 있다. 상기 캐핑막은 티타늄질화막(TiN)으로 형성할 수 있다.
또 다른 실시 예들에서, 상기 평탄화는 화학기계적연마(chemical mechanical polishing; CMP)공정을 이용하여 실시할 수 있다.
또 다른 실시 예들에서, 상기 전체실리사이드 금속게이트전극을 형성하는 것은, 상기 게이트 축소패턴 및 상기 층간절연막 상에 게이트 금속막을 형성하고, 상기 게이트 금속막을 갖는 반도체기판을 열처리하고, 상기 층간절연막 상의 미반응된 게이트 금속막을 제거하는 공정을 포함할 수 있다. 상기 게이트 금속막은 니켈(Ni), 코발트(Co), 텅스텐(W), 탄탈(Ta), 티타늄(Ti), 하프늄(Hf), 니켈탄탈(NiTa), 니켈백금(NiPt), 차례로 적층된 니켈 및 코발트(Ni/Co), 및 차례로 적층된 피브이디 코발트 및 시브이디 코발트(PVD-Co/CVD-Co) 로 이루어진 일군에서 선택된 하나의 물질로 형성하거나, 적어도 두개의 적층으로 형성할 수 있다.
또 다른 실시 예들에서, 상기 게이트 금속막 상에 게이트 캐핑막을 형성할 수 있다. 상기 게이트 캐핑막은 티타늄질화막(TiN)으로 형성할 수 있다.
또 다른 실시 예들에서, 상기 전체실리사이드 금속게이트전극은 상기 엘리베이티드 소스/드레인 실리사이드막들과 동일한 금속물질의 실리사이드막으로 형성할 수 있다. 이와는 달리, 상기 전체실리사이드 금속게이트전극은 상기 엘리베이티드 소스/드레인 실리사이드막들과 다른 금속물질의 실리사이드막으로 형성할 수도 있다.
또한, 본 발명은, 전체실리사이드 금속게이트전극을 갖는 모스 트랜지스터의 다른 제조방법을 제공한다. 상기 다른 제조방법은 반도체기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성하는 것을 포함한다. 상기 활성영역 상을 가로지르는 절연된 게이트패턴을 형성한다. 상기 게이트패턴의 측벽들에 스페이서를 형성한다. 상기 게이트패턴 양옆의 활성영역 및 상기 게이트패턴을 선택적 식각하여 소스/드레인 리세스영역들 및 게이트 리세스영역을 형성한다. 상기 게이트패턴 양옆의 활성영역들 및 상기 게이트패턴 상에 선택적 에피택시 성장 공정을 이용하여 소스/드레인 돌출영역들 및 게이트 희생패턴을 형성한다. 상기 소스/드레인 돌출영역들 및 상기 게이트 희생패턴을 갖는 반도체기판에 실리사이드화 공정을 적용하여 엘리베이티드(elevated) 소스/드레인 실리사이드막들 및 실리사이드 희생패턴을 형성한다. 상기 엘리베이티드 소스/드레인 실리사이드막들 및 상기 실리사이드 희생패턴을 갖는 반도체기판 전면 상에 층간절연막을 형성한다. 상기 층간절연막을 평탄화하여 게이트 축소패턴을 형성한다. 상기 게이트 축소패턴을 갖는 반도체기판에 실리사이드화 공정을 적용하여 전체실리사이드 금속게이트전극을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 3 내지 도 10은 본 발명의 실시 예에 따른 전체실리사이드 금속게이트전극을 갖는 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 반도체기판(51)의 소정영역에 소자분리막(53)을 형성하여 활성영역을 한정한다. 상기 반도체기판(11)은 실리콘웨이퍼와 같은 실리콘기판일 수 있다. 상기 활성영역 상에 게이트유전막(55)을 형성한다. 상기 게이트유전막(55)은 예를 들면, 열산화막과 같은 실리콘산화막으로 형성할 수 있다. 상기 게이트유전막(55)을 갖는 반도체기판의 전면 상에 게이트도전막(gate conductive layer)을 형성한다. 상기 게이트도전막은 N형의 불순물들 또는 P형의 불순물들로 도핑 된 폴리실리콘막과 같은 다결정 반도체막으로 형성할 수 있다.
상기 게이트도전막을 패터닝 하여 상기 활성영역의 상부를 가로지르는 게이트패턴(57)을 형성한다. 여기서, 상기 게이트패턴(57)을 형성하는 공정은 상기 게이트도전막을 갖는 반도체기판(51) 상에 차례로 적층된 하드마스크 패턴 및 포토레지스트 패턴을 형성하고, 상기 하드마스크 패턴 및 상기 포토레지스트 패턴을 식각마스크로 이용하여 상기 게이트도전막을 선택적으로 식각하는 것을 포함할 수 있다. 이어서, 상기 게이트패턴(57) 및 소자분리막(53)을 이온주입 마스크들로 사용하여 상기 활성영역에 저농도의 불순물 이온들을 주입하여 엘디디(lightly doped drain; LDD) 영역들(59)을 형성한다. 상기 저농도의 불순물 이온들은 N형 불순물 이온들 또는 P형 불순물 이온들일 수 있다.
도 4를 참조하면, 상기 엘디디 영역들(59)을 갖는 반도체기판(51)의 전면 상에 스페이서절연막을 형성한다.
상기 스페이서절연막을 형성하기 전에 상기 반도체기판(51)은 표면오염들을 제거하기위한 세정공정을 거칠 수 있다. 상기 세정공정은, 예를 들어, 불산(HF)이 함유된 습식세정용액을 이용한 1차 세정 후, 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 순수(H2O)의 혼합용액을 사용한 2차 세정으로 나누어 수행할 수 있다. 상기 세정공정을 거치는 동안 상기 게이트유전막(55)의 노출부분이 식각되어 제거될 수 있다. 즉, 상기 게이트유전막(55)은 상기 게이트패턴(57) 하부에만 잔존할 수 있다.
상기 스페이서절연막은 실리콘산화막, 실리콘질화막(SiN), 및 실리콘산질화막(SiON)으로 이루어진 일군에서 선택된 적어도 하나의 물질막으로 형성할 수 있다. 상기 스페이서절연막을 이방성 식각하여 상기 게이트패턴(57)의 측벽들 상에 스페이서(63)를 형성한다. 이하에서는 설명의 간략화를 위하여, 상기 스페이서(63)는 차례로 적층된 실리콘산화막(61) 및 실리콘질화막(62)으로 형성된 경우를 상정하여 설명하기로 한다. 그 결과, 상기 게이트패턴(57)의 상부면이 노출되고, 상기 게이트패턴(57) 양옆의 상기 활성영역들이 노출된다.
도 5를 참조하면, 상기 노출된 활성영역들을 식각하여 소스/드레인 리세스영역들(59A)을 형성할 수 있다. 상기 소스/드레인 리세스영역들(59A)을 형성하는 동안 상기 게이트패턴(57)의 상부면이 함께 식각되어 게이트 리세스영역(57A)이 형성 될 수 있다. 상기 노출된 활성영역들을 식각하는 것은 상기 노출된 활성영역들 내에 형성될 수 있는 결정구조 결함들을 제거하는 목적으로 실시될 수 있다. 이 경우에, 상기 소스/드레인 리세스영역들(59A)의 식각 깊이는, 예를 들면, 100Å 내지 1000Å 이 되도록 형성할 수 있다. 더욱 바람직하게, 상기 소스/드레인 리세스영역들(59A)의 식각 깊이는 100Å 내지 500Å 이 되도록 형성할 수 있다. 상기 게이트 리세스영역(57A)의 식각 깊이는 식각공정의 식각선택비에 의하여 조절될 수 있다. 즉, 상기 식각선택비를 조절하여 상기 게이트패턴(57)이 상기 활성영역들 보다 빠르게 식각되거나 느리게 식각되도록 할 수 있다. 이하에서는 상기 게이트 리세스영역(57A)이 상기 소스/드레인 리세스영역들(59A) 보다 얕은 깊이로 형성된 경우를 상정하여 설명하기로 한다.
이와는 다르게, 상기 게이트 리세스영역(57A) 및 상기 소스/드레인 리세스영역들(59A)을 형성하는 공정은 생략될 수도 있다.
도 6을 참조하면, 상기 게이트 리세스영역(57A) 및 상기 소스/드레인 리세스영역들(59A)을 갖는 반도체기판에 선택적 에피택시 성장(selective epitaxy growth; SEG) 공정을 진행하여 게이트 희생패턴(67) 및 소스/드레인 돌출영역들(69)을 형성한다. 이때, 상기 소스/드레인 리세스영역들(59A)에는 단결정 반도체층(single-crystalline semiconductor layer)이 성장되고, 동시에 상기 게이트 리세스영역(57A)에는 다결정 반도체층(poly-crystalline semiconductor layer)이 성장된다. 상기 소스/드레인 돌출영역들(69)은 반도체기판(51)의 표면으로부터 돌출되도록 형성하는 것이 바람직하다. 즉, 상기 소스/드레인 돌출영역들(69)의 상부면들 은 상기 게이트유전막(55) 보다 상부 레벨에 위치하도록 형성하는 것이 바람직하다. 또한, 상기 게이트 희생패턴(67)은 상기 게이트 리세스영역(57A)을 채운 후 상부 및 측방으로 성장되어, 도시된 바와 같이, 버섯모양으로 형성될 수 있다.
상기 게이트 희생패턴(67) 및 상기 소스/드레인 돌출영역들(69)은 실리콘(Si), 실리콘게르마늄화합물(SiGe), 실리콘카본화합물(SiC), 카본 도핑된 실리콘게르마늄화합물(C doped SiGe), 인 도핑된 실리콘게르마늄화합물(P doped SiGe) 및 붕소 도핑된 실리콘게르마늄화합물(B doped SiGe)로 이루어진 일군에서 선택된 적어도 하나의 물질로 형성할 수 있다.
이에 더하여, 상기 식각공정 및 상기 선택적 에피택시 성장(SEG) 공정을 2회 이상 반복하여 상기 게이트 희생패턴(67) 및 상기 소스/드레인 돌출영역들(69)의 원하는 두께를 형성할 수도 있다.
도 7을 참조하면, 상기 게이트 희생패턴(67), 상기 스페이서(63) 및 상기 소자분리막(53)을 이온주입 마스크들로 사용하여 상기 소스/드레인 돌출영역들(69) 및 상기 활성영역에 고농도의 불순물 이온들을 주입하여 소스/드레인 영역들(71)을 형성할 수 있다. 그 결과, 상기 스페이서(63)의 하부에는 상기 엘디디 영역들(59)이 잔존할 수 있다. 상기 고농도의 불순물 이온들 역시 N형 불순물 이온들 또는 P형 불순물 이온들일 수 있으며, 상기 고농도의 불순물 이온들 및 상기 저농도의 불순물 이온들은 같은 도전형의 불순물 이온들인 것이 바람직하다. 상기 고농도의 불순물 이온들을 주입하는 공정은 다양한 이온주입 에너지 및 각도를 사용할 수 있다. 이와는 달리, 상기 고농도의 불순물 이온들을 주입하는 공정은 상기 스페이서 (63) 형성 후 상기 게이트패턴(57), 상기 스페이서(63) 및 상기 소자분리막(53)을 이온주입 마스크들로 사용하여 실시할 수도 있다. 즉, 상기 고농도의 불순물 이온들을 주입하는 공정은 상기 소스/드레인 리세스영역들(59A)을 형성하기 전에 실시할 수도 있다.
상기 소스/드레인 돌출영역들(69)을 갖는 반도체기판(51)의 표면을 세정하여 상기 소스/드레인 돌출영역들(69) 및 상기 게이트 희생패턴(67) 상에 잔존하는 자연산화막(native oxide layer) 및 오염입자들(contaminated particles)을 제거한다. 상기 세정공정은, 예를 들어, 불산(HF)이 함유된 습식세정용액을 이용한 1차 세정 후, 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 순수(H2O)의 혼합용액을 사용한 2차 세정으로 나누어 수행할 수 있다.
상기 세정된 반도체기판(51)의 전면 상에 소스/드레인 금속막(72) 및 캐핑막(74)을 차례로 형성한다. 상기 소스/드레인 금속막(72)은 니켈(Ni), 코발트(Co), 텅스텐(W), 탄탈(Ta), 티타늄(Ti), 하프늄(Hf), 니켈탄탈(NiTa), 니켈백금(NiPt), 차례로 적층된 니켈 및 코발트(Ni/Co), 및 차례로 적층된 피브이디 코발트 및 시브이디 코발트(PVD-Co/CVD-Co) 로 이루어진 일군에서 선택된 하나의 물질로 형성하거나, 적어도 두개의 적층으로 형성할 수 있다. 상기 피브이디 코발트(PVD-Co)는 피브이디(physical vapor deposition; PVD) 방법을 이용하여 형성된 코발트(Co)이고, 상기 시브이디 코발트(CVD-Co)는 화학기상증착(chemical vapor deposition; CVD) 방법을 이용하여 형성된 코발트(Co) 이다. 상기 소스/드레인 금속막(72)은 피브이 디(physical vapor deposition; PVD) 기술, 화학기상증착(chemical vapor deposition; CVD) 기술 또는 원자층증착(atomic layer deposition; ALD) 기술을 이용하여 형성할 수 있다. 또한, 상기 캐핑막(74)은 티타늄질화막(TiN)으로 형성할 수 있다. 이 경우에, 상기 티타늄질화막(TiN)은 상기 소스/드레인 금속막(72)의 산화를 방지해주는 역할을 한다. 그러나 상기 캐핑막(74)의 형성은 생략할 수도 있다.
도 8을 참조하면, 상기 소스/드레인 금속막(72)을 갖는 반도체기판(51)에 실리사이드화 공정(silicidation process)을 적용한다. 구체적으로, 상기 실리사이드화 공정은 상기 소스/드레인 금속막(72)을 갖는 반도체기판(51)을, 상기 소스/드레인 돌출영역들(69)이 완전히 실리사이드화 되어 엘리베이티드(elevated) 소스/드레인 실리사이드막들(69A)이 형성될 때까지, 열처리하는 것을 포함한다. 상기 열처리는, 예를 들어, 상기 소스/드레인 금속막(72)이 니켈(Ni)인 경우 400℃ 내지 500℃의 온도에서 실시될 수 있다. 또한, 상기 열처리는 1차 와 2차로 나누어 실시될 수도 있다. 상기 열처리 동안 상기 소스/드레인 금속막(72)은 상기 게이트 희생패턴(67) 및 상기 소스/드레인 돌출영역들(69) 내의 실리콘원자들과 반응한다. 그 결과, 상기 게이트 희생패턴(67) 또한 실리사이드화 되어 실리사이드 희생패턴(67A)이 형성될 수 있다.
상기 엘리베이티드(elevated) 소스/드레인 실리사이드막들(69A)은 상기 소스/드레인 돌출영역들(69)을 완전히 실리사이드화 시키고, 상기 소스/드레인 영역들(71)의 일부영역까지 침투할 수 있다. 이 경우에, 상기 엘리베이티드(elevated) 소 스/드레인 실리사이드막들(69A)이 상기 소스/드레인 영역들(71)의 접합깊이(junction depth) 보다 깊게 형성되면 누설전류가 발생한다. 즉, 상기 엘리베이티드(elevated) 소스/드레인 실리사이드막들(69A)은 상기 소스/드레인 영역들(71)의 접합깊이(junction depth) 보다 얕게 형성하는 것이 바람직하다. 또한, 상기 실리사이드 희생패턴(67A)은 상기 게이트 희생패턴(67)을 완전히 실리사이드화 시키고, 상기 게이트패턴(57)의 일부영역까지 침투할 수 있다.
계속해서, 상기 스페이서(63) 및 상기 소자분리막(53) 상의 미반응된 소스/드레인 금속막(72)을 제거한다. 상기 미반응된 소스/드레인 금속막(72)은 황산용액(sulfuric acid; H2SO4) 및 과산화수소(hydrogen peroxide; H2O2 )의 혼합용액을 사용하여 제거할 수 있다. 상기 미반응된 소스/드레인 금속막(72)의 제거동안 상기 캐핑막(74) 역시 스트립(strip)될 수 있다.
상기 엘리베이티드(elevated) 소스/드레인 실리사이드막들(69A) 및 상기 실리사이드 희생패턴(67A)을 갖는 반도체기판(51) 전면 상에 층간절연막(77)을 형성한다.
도 9를 참조하면, 상기 층간절연막(77)을 평탄화 하여 상기 게이트패턴(57) 및 상기 스페이서(63)를 노출시킨다. 상기 평탄화에는 화학기계적연마(chemical mechanical polishing; CMP)공정이 적용될 수 있다. 그 결과, 상기 게이트패턴(57)은 초기보다 두께가 줄어들어 게이트축소패턴(57A)이 형성된다.
상기 게이트축소패턴(57A) 상을 덮는 게이트 금속막(81) 및 게이트 캐핑막 (83)을 차례로 형성한다. 상기 게이트 금속막(81)은 니켈(Ni), 코발트(Co), 텅스텐(W), 탄탈(Ta), 티타늄(Ti), 하프늄(Hf), 니켈탄탈(NiTa), 니켈백금(NiPt), 차례로 적층된 니켈 및 코발트(Ni/Co), 및 차례로 적층된 피브이디 코발트 및 시브이디 코발트(PVD-Co/CVD-Co) 로 이루어진 일군에서 선택된 하나의 물질로 형성하거나, 적어도 두개의 적층으로 형성할 수 있다. 상기 피브이디 코발트(PVD-Co)는 피브이디(physical vapor deposition; PVD) 방법을 이용하여 형성된 코발트(Co)이고, 상기 시브이디 코발트(CVD-Co)는 화학기상증착(chemical vapor deposition; CVD) 방법을 이용하여 형성된 코발트(Co) 이다. 상기 게이트 금속막(81)은 피브이디(physical vapor deposition; PVD) 기술, 화학기상증착(chemical vapor deposition; CVD) 기술 또는 원자층증착(atomic layer deposition; ALD) 기술을 이용하여 형성할 수 있다. 또한, 상기 게이트 캐핑막(83)은 티타늄질화막(TiN)으로 형성할 수 있다. 이 경우에, 상기 티타늄질화막(TiN)은 상기 게이트 금속막(81)의 산화를 방지해주는 역할을 한다. 그러나 상기 게이트 캐핑막(83)의 형성은 생략할 수도 있다.
도 10을 참조하면, 상기 게이트 금속막(81)을 갖는 반도체기판(51)에 실리사이드화 공정(silicidation process)을 적용한다. 구체적으로, 상기 실리사이드화 공정은 상기 게이트 금속막(81)을 갖는 반도체기판(51)을, 상기 게이트축소패턴(57A)이 완전히 실리사이드화 되어 전체실리사이드 금속게이트전극(89)이 형성될 때까지, 열처리하는 것을 포함한다. 상기 열처리는, 예를 들어, 상기 게이트 금속막(81)이 니켈(Ni)인 경우 400℃ 내지 500℃의 온도에서 실시될 수 있다. 또한, 상기 열처리는 1차 와 2차로 나누어 실시될 수도 있다. 상기 열처리 동안 상기 게이 트 금속막(81)은 상기 게이트축소패턴(57A) 내의 실리콘원자들과 반응한다. 그 결과, 상기 게이트축소패턴(57A)은 전체적으로 실리사이드화 되어 상기 전체실리사이드 금속게이트전극(89)이 형성될 수 있다.
계속해서, 상기 스페이서(63) 및 상기 층간절연막(77) 상의 미반응된 게이트 금속막(81)을 제거한다. 상기 미반응된 게이트 금속막(81)은 황산용액(sulfuric acid; H2SO4) 및 과산화수소(hydrogen peroxide; H2O2)의 혼합용액을 사용하여 제거할 수 있다. 상기 미반응된 게이트 금속막(81)의 제거동안 상기 게이트 캐핑막(83) 역시 스트립(strip)될 수 있다.
상기 소스/드레인 금속막(72) 및 상기 게이트 금속막(81)은 동일한 금속물질로 형성할 수 있으며 서로 다른 금속물질로 형성할 수도 있다. 상기 소스/드레인 금속막(72) 및 상기 게이트 금속막(81)이 서로 다른 금속물질로 형성된 경우, 상기 엘리베이티드(elevated) 소스/드레인 실리사이드막들(69A) 및 상기 전체실리사이드 금속게이트전극(89)은 서로 다른 금속물질의 실리사이드막으로 형성될 수 있다.
본 발명은 상술한 실시 예들에 한정되지 않고 본 발명의 사상 내에서 여러 가지의 다른 형태로 변형될 수 있다.
상술한 바와 같이 본 발명에 따르면, 선택적 에피택시 성장 공정 및 실리사이드화 공정을 이용하여 엘리베이티드(elevated) 소스/드레인 실리사이드막들 및 실리사이드 희생패턴을 형성한 후, 화학기계적연마(chemical mechanical polishing; CMP)공정을 이용하여 상기 실리사이드 희생패턴을 제거한다. 상기 실리사이드 희생패턴 제거로 인하여 게이트 축소패턴이 노출된다. 상기 게이트 축소패턴을 실리사이드화 공정을 이용하여 전체실리사이드 금속게이트전극으로 변환한다. 이에 따라, 상기 전체실리사이드 금속게이트전극을 형성하는 동안 소스/드레인 영역에 깊은 실리사이드층이 형성되는 것을 방지할 수 있다. 즉, 상기 엘리베이티드 소스/드레인 실리사이드막들을 소스/드레인 접합 깊이보다 얕은 영역에 형성할 수 있다. 결과적으로, 고집적이 가능하면서 성능이 우수한, 전체실리사이드 금속게이트전극을 갖는 모스 트랜지스터를 제조할 수 있다.

Claims (27)

  1. 반도체기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성하고,
    상기 활성영역 상을 가로지르는 절연된 게이트패턴을 형성하고,
    상기 게이트패턴의 측벽들에 스페이서를 형성하고,
    상기 게이트패턴 양옆의 활성영역들 및 상기 게이트패턴 상에 선택적 에피택시 성장 공정을 이용하여 소스/드레인 돌출영역들 및 게이트 희생패턴을 형성하고,
    상기 소스/드레인 돌출영역들 및 상기 게이트 희생패턴을 갖는 반도체기판에 실리사이드화 공정을 적용하여 엘리베이티드(elevated) 소스/드레인 실리사이드막들 및 실리사이드 희생패턴을 형성하고,
    상기 엘리베이티드 소스/드레인 실리사이드막들 및 상기 실리사이드 희생패턴을 갖는 반도체기판 전면 상에 층간절연막을 형성하고,
    상기 층간절연막을 평탄화하여 게이트 축소패턴을 형성하고,
    상기 게이트 축소패턴을 갖는 반도체기판에 실리사이드화 공정을 적용하여 전체실리사이드 금속게이트전극을 형성하는 것을 포함하는 모스 트랜지스터의 제조방법.
  2. 제 1 항에 있어서,
    상기 게이트패턴은 다결정 반도체막으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  3. 제 1 항에 있어서,
    상기 활성영역 상을 가로지르는 절연된 게이트패턴을 형성한 후,
    상기 게이트패턴 및 소자분리막을 이온주입 마스크들로 사용하여 상기 활성영역에 저농도 불순물 이온들을 주입하여 엘디디(LDD; lightly doped drain) 영역들을 형성하는 것을 더 포함하는 모스 트랜지스터의 제조방법.
  4. 제 1 항에 있어서,
    상기 스페이서는 실리콘산화막, 실리콘질화막(SiN), 및 실리콘산질화막(SiON)으로 이루어진 일군에서 선택된 적어도 하나의 물질막으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  5. 제 1 항에 있어서,
    상기 소스/드레인 돌출영역들 및 상기 게이트 희생패턴을 형성하기 전에,
    상기 게이트패턴 양옆의 활성영역 및 상기 게이트패턴을 선택적 식각하여 소스/드레인 리세스영역들 및 게이트 리세스영역을 형성하는 것을 더 포함하는 모스 트랜지스터의 제조방법.
  6. 제 5 항에 있어서,
    상기 소스/드레인 리세스영역들은 100Å 내지 1000Å 깊이를 갖도록 형성하 는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  7. 제 1 항에 있어서,
    상기 소스/드레인 돌출영역들은 단결정 반도체층들로 형성하고 상기 게이트 희생패턴은 다결정 반도체층으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  8. 제 1 항에 있어서,
    상기 소스/드레인 돌출영역들 및 상기 게이트 희생패턴은 실리콘(Si), 실리콘게르마늄화합물(SiGe), 실리콘카본화합물(SiC), 카본 도핑된 실리콘게르마늄화합물(C doped SiGe), 인 도핑된 실리콘게르마늄화합물(P doped SiGe) 및 붕소 도핑된 실리콘게르마늄화합물(B doped SiGe)로 이루어진 일군에서 선택된 적어도 하나의 물질로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  9. 제 1 항에 있어서,
    상기 소스/드레인 돌출영역들은 반도체기판의 표면으로부터 돌출되도록 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  10. 제 1 항에 있어서,
    상기 소스/드레인 돌출영역들의 상부면들은 게이트유전막보다 상부 레벨에 위치하도록 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  11. 제 1 항에 있어서,
    상기 게이트 희생패턴은 버섯 모양으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  12. 제 1 항에 있어서,
    상기 엘리베이티드 소스/드레인 실리사이드막들 및 상기 실리사이드 희생패턴을 형성하는 것은,
    상기 소스/드레인 돌출영역들 및 상기 게이트 희생패턴을 갖는 반도체기판의 전면 상에 소스/드레인 금속막을 형성하고,
    상기 소스/드레인 금속막을 갖는 반도체기판을 열처리하고,
    상기 스페이서 및 상기 소자분리막 상의 미반응된 소스/드레인 금속막을 제거하는 것을 포함하는 모스 트랜지스터의 제조방법.
  13. 제 12 항에 있어서,
    상기 소스/드레인 금속막은 니켈(Ni), 코발트(Co), 텅스텐(W), 탄탈(Ta), 티타늄(Ti), 하프늄(Hf), 니켈탄탈(NiTa), 니켈백금(NiPt), 차례로 적층된 니켈 및 코발트(Ni/Co), 및 차례로 적층된 피브이디 코발트 및 시브이디 코발트(PVD-Co/CVD-Co) 로 이루어진 일군에서 선택된 하나의 물질로 형성하거나, 적어도 두개 의 적층으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  14. 제 12 항에 있어서,
    상기 소스/드레인 금속막 상에 캐핑막을 형성하는 것을 더 포함하는 모스 트랜지스터의 제조방법.
  15. 제 14 항에 있어서,
    상기 캐핑막은 티타늄질화막(TiN)으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  16. 제 1 항에 있어서,
    상기 평탄화는 화학기계적연마(chemical mechanical polishing; CMP)공정을 이용하여 실시하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  17. 제 1 항에 있어서,
    상기 전체실리사이드 금속게이트전극을 형성하는 것은,
    상기 게이트 축소패턴 상에 게이트 금속막을 형성하고,
    상기 게이트 금속막을 갖는 반도체기판을 열처리하고,
    상기 층간절연막 상의 미반응된 게이트 금속막을 제거하는 것을 포함하는 모스 트랜지스터의 제조방법.
  18. 제 17 항에 있어서,
    상기 게이트 금속막은 니켈(Ni), 코발트(Co), 텅스텐(W), 탄탈(Ta), 티타늄(Ti), 하프늄(Hf), 니켈탄탈(NiTa), 니켈백금(NiPt), 차례로 적층된 니켈 및 코발트(Ni/Co), 및 차례로 적층된 피브이디 코발트 및 시브이디 코발트(PVD-Co/CVD-Co) 로 이루어진 일군에서 선택된 하나의 물질로 형성하거나, 적어도 두개의 적층으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  19. 제 17 항에 있어서,
    상기 게이트 금속막 상에 게이트 캐핑막을 형성하는 것을 더 포함하는 모스 트랜지스터의 제조방법.
  20. 제 19 항에 있어서,
    상기 게이트 캐핑막은 티타늄질화막(TiN)으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  21. 제 1 항에 있어서,
    상기 전체실리사이드 금속게이트전극은 상기 엘리베이티드 소스/드레인 실리사이드막들과 동일한 금속물질의 실리사이드막으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  22. 제 1 항에 있어서,
    상기 전체실리사이드 금속게이트전극은 상기 엘리베이티드 소스/드레인 실리사이드막들과 다른 금속물질의 실리사이드막으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  23. 반도체기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성하고,
    상기 활성영역 상을 가로지르는 절연된 게이트패턴을 형성하고,
    상기 게이트패턴의 측벽들에 스페이서를 형성하고,
    상기 게이트패턴 양옆의 활성영역 및 상기 게이트패턴을 선택적 식각하여 소스/드레인 리세스영역들 및 게이트 리세스영역을 형성하고,
    상기 게이트패턴 양옆의 활성영역들 및 상기 게이트패턴 상에 선택적 에피택시 성장 공정을 이용하여 소스/드레인 돌출영역들 및 게이트 희생패턴을 형성하고,
    상기 소스/드레인 돌출영역들 및 상기 게이트 희생패턴을 갖는 반도체기판에 실리사이드화 공정을 적용하여 엘리베이티드(elevated) 소스/드레인 실리사이드막들 및 실리사이드 희생패턴을 형성하고,
    상기 엘리베이티드 소스/드레인 실리사이드막들 및 상기 실리사이드 희생패턴을 갖는 반도체기판 전면 상에 층간절연막을 형성하고,
    상기 층간절연막을 평탄화 하여 게이트 축소패턴을 형성하고,
    상기 게이트 축소패턴을 갖는 반도체기판에 실리사이드화 공정을 적용하여 전체실리사이드 금속게이트전극을 형성하는 것을 포함하는 모스 트랜지스터의 제조방법.
  24. 제 23 항에 있어서,
    상기 게이트 희생패턴은 버섯 모양으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  25. 제 23 항에 있어서,
    상기 평탄화는 화학기계적연마(chemical mechanical polishing; CMP) 공정을 이용하여 실시하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  26. 제 23 항에 있어서,
    상기 전체실리사이드 금속게이트전극은 상기 엘리베이티드 소스/드레인 실리사이드막들과 동일한 금속물질의 실리사이드막으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  27. 제 23 항에 있어서,
    상기 전체실리사이드 금속게이트전극은 상기 엘리베이티드 소스/드레인 실리사이드막들과 다른 금속물질의 실리사이드막으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
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