KR100423094B1 - 실리사이드의 브릿지 방지방법 - Google Patents
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Abstract
본 발명은 실리사이드(silicide)의 브릿지(bridge) 방지방법에 관한 것으로, 반도체 기판 상에 얇은 초기 산화막과 질화물을 형성하여 에스티아이(shallow trench isolation : STI) 영역을 디파인(define)하고, STI 영역이 디파인(define)된 후, 질화물(Nitride)과 산화물(oxide)을 식각(etch)한 다음 산화물(oxide)로 갭 필(gap fill)하여 소자 영역을 정의하고, nwell과 pwell을 형성한 후, 문턱 전압(threshold voltage)을 조절하기 위한 이온주입을 실시한다. 이후, 이온주입을 실시한 다음에 얇은 게이트 산화막을 형성한 후, 그 위에 폴리 실리콘(poly silicon)을 증착하고, 폴리 실리콘 상에 포트 레지스트(Photo Resist : PR)를 덮고 게이트(gate) 이외의 영역에 대하여 노광하며, 노광 영역의 포트 레지스트(PR)를 제거한 후, 폴리(poly)를 식각한 다음에 N/P MOS 소자에 LDD 이온주입을 실시한다. LDD 이온 주입이 실시된 게이트(gate) 측벽에 산화물(oxide)을 증착(deposition)하면서 식각한 후, 적층(epitaxial) 방법으로 소스/드레인 영역에 실리콘(si)을 성장시키고, 적층(epitazial)을 성장시키며, 소스/드레인 영역에 이온주입을 실시한 후, 폴리(poly) 식각을 원하는 양만큼 타임(time) 식각을 실시하 면에 코발트(cobalt)를 증착(deposition)한 후, 티타늄 질화막(TiN)을 증착(deposition)하여 두 차례의 담금질을 실시하여 게이트와 소스/드레인 영역에 실리사이드를 형성한다. 따라서, 0.13㎛ 소자 개발함에 있어서, 엘레베이티드 소스/드레인 구조를 적용하여 소스/드레인 영역의 쉘로우 졍션을 형성하고, 소스/드레인 영역의 브릿지가 생성되는 것을 방지함에 따라 게이트(gate)의 라인 폭이 감소되어 실리사이드의 저항을 개선시킬 수 있다는 효과가 있다.
Description
본 발명은 실리사이드(silicide)의 브릿지(bridge) 방지방법에 관한 것으로, 특히 엘리베이티드 소스/드레인(elevated source/drain) 소자의 게이트와 소스 드레인 간에 있어서, 게이트 폴리(gate poly)를 식각하여 게이트와 소스/드레인 영역에 형성되는 실리사이드의 거리를 증가시켜 브릿지가 생성되는 것을 방지하는 제조방법에 관한 것이다.
통상적으로, 게이트와 소스/드레인 영역의 브릿지 현상을 방지하기 위해 실리사이드를 형성한 후, 추가로 측벽(sidewall)을 형성하여 브릿지 현상을 방지하는 방법을 사용하나, 제조 기술이 0.13㎛ 이하 소자를 개발함에 있어서 게이트 폴리 두께를 낮추지 못하여 공정 마진(margin)이 적을 뿐만 아니라 복잡한 공정 과정을 거치게 되는 단점을 갖고 있다.
도 1을 참조하면, 도 1은 종래 기술에서 브릿지를 방지하기 위해 측벽(sidewall)을 형성시키는 제조방법에 대하여 설명한다.
즉, 실리콘 기판(Si-substrate)(nwell 및 pwell)(1)과, STI(6)을 형성한 후, 그 위에 게이트 산화물(gate oxide)를 20Å 산화시키며(2), 산화된 면 위에 폴리(poly)를 증착(deposition)한다.
게이트 패턴이 형성된 후, 증착(deposition)된 폴리를 식각한 후(3), NMOS와 PMOS의 LDD 이온주입을 실시한다(4).
다음으로, 질화물(Nitride)을 원하는 두께만큼 증착(deposition)시킨 후, 식각하여 측벽(sidewall)을 제작한다(8).
상술한 바와 같이, 측벽이 형성된 후, 울트라 쉘로우 정션(Ultra shallow Junction)을 형성하기 위하여 소스/드레인 영역에 epitaxial si layer를 400∼500Å정도 성장시키고, 소스/드레인 영역을 형성하기 위하여 패턴을 진행한 후(5), 이온 주입을 실시하고, 추가로 측벽을 형성한 후(9), 코발트(kobalt : Co) 실리사이드(silicide)를 형성하여(7), 브릿지를 방지한다.
그렇지만, 0.18㎛ 제조 기술(technology) 까지는 게이트 폴리(gate poly)의 두께가 2500Å정도로 게이트와 소스/드레인 영역의 실리사이드 브릿지가 형성될 가능성이 희박하다. 또한 게이트 길이(length)가 0.18㎛ 이하로 줄어들면서 쉘로우 정션(shallow junction)이 요구되면서 소스/드레인 영역에 epitaxial si layer를 성장시켜야할 필요성이 있다.
그리고, 게이트 폴리(gate poly) 두께가 낮아지면서 소스/드레인 영역의 epi-layer 위에 Co 실리사이드를 형성시켜 게이트와 소스 드레인 영역의 브릿지 현상이 발생하게 되는 문제점이 있으며, 특히, 상술한 문제점으로 인하여 게이트 폴리(gate poly)를 낮추기가 어려우며, 이로 인하여 폴리의 도핑 효율(doping efficiency)을 증가시키는데 상당한 어려움이 발생한다. 또한 게이트 폴리(gate poly)의 두께가 낮게 진행될 경우, 게이트 디멘젼(dimension)을 마진(margin)있는 공정으로 진행하기가 어렵다는 문제점을 갖고 있다.
따라서, 본 발명은 상술한 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 엘리베이티드 소스/드레인(elevated source/drain) 소자의 게이트와 소스 드레인 간의 게이트 폴리(gate poly)를 식각하여 게이트와 소스/드레인 영역에 형성되는 실리사이드의 거리를 증가시켜 브릿지가 생성되는 것을 방지하도록 하는 실리사이드(silicide)의 브릿지(bridge) 방지방법을 제공함에 있다.
이러한 목적을 달성하기 위한 본 발명에서 실리사이드(silicide)의브릿지(bridge) 방지방법은 반도체 기판 상에 얇은 초기 산화막과 질화물을 형성하여 에스티아이(shallow trench isolation : STI) 영역을 디파인(define)하는 단계; STI 영역이 디파인(define) 된 후, 질화물(Nitride)과 산화물(oxide)을 식각(etch)한 다음 산화물(oxide)로 갭 필(gap fill)하여 소자 영역을 정의하고, nwell과 pwell을 형성한 후, 문턱 전압(threshold voltage)을 조절하기 위한 이온주입을 실시하는 단계; 이온주입을 실시한 다음에 얇은 게이트 산화막을 형성한 후, 그 위에 폴리 실리콘(poly silicon)을 증착(deposition)하는 단계; 폴리 실리콘 상에 포트 레지스트(PR)를 덮고 게이트(gate) 이외의 영역에 대하여 노광하고, 노광 영역의 포트 레지스트(PR)를 제거한 후, 폴리(poly)를 식각한 다음에 N/P MOS 소자에 LDD 이온주입을 실시하는 단계; LDD 이온 주입이 실시된 게이트(gate) 측벽에 산화물(oxide)을 증착(deposition)하면서 식각한 후, 적층(epitaxial) 방법으로 소스/드레인 영역에 실리콘(si)을 성장시키고, 적층(epitazial)을 성장시키며, 소스/드레인 영역에 이온주입을 실시한 후, 폴리(poly) 식각을 원하는 양만큼 타임(time) 식각을 실시하는 단계; 이온주입되면서 식각된 면에 코발트(cobalt)를 증착(deposition)한 후, 티타늄 질화막(TiN)을 증착(deposition)하여 두 차례의 담금질을 실시하여 게이트와 소스/드레인 영역에 실리사이드를 형성하는 것을 특징으로 한다.
도 1은 종래 기술에서 브릿지를 방지하기 위해 측벽(sidewall)을 형성시킨 제조방법에 대한 도면이며,
도 2a 내지 도 2f는 본 발명에 따른 실리사이드의 브릿지를 방지하기 위한 모스 트랜지스터의 제조 과정에 대한 도면이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 게이트 산화막 11 : 폴리 실리콘
12 : LDD 이온주입 13 : 소스/드레인 영역
14 : 필드 산화막 15 : 쉘로우 졍션
16 : 절연막 17 : 실리콘
18 : 폴리(poly) 식각 19 : 코발트(cobalt)
이하, 첨부된 도면을 참조하여 본 발명의 구성 및 동작에 대하여 상세히 설명한다.
도 2a 내지 도 2f는 본 발명에 따른 실리사이드의 브릿지를 방지하기 위한 모스 트랜지스터의 제조 과정에 대하여 도시한 도면에 대하여 보다 상세하게 설명한다.
즉, 도 2a는 N형 또는 P형 단결정 반도체 기판 상에 얇은 초기 산화막 200Å 정도와 질화물(Nitride) 2000Å을 형성하여 에스티아이(shallow trench isolation : STI) 영역(필드 산화막)(14)을 디파인(define)한다.
이후, 질화물(Nitride)과 산화물(oxide)을 식각(etch)한 다음 산화물(oxide)로 갭 필(gap fill)하여 소자 영역을 정의하고, nwell과 pwell을 형성한 후, 문턱 전압(threshold voltage)을 조절하기 위한 이온주입을 실시한다. 이온주입을 실시한 다음에 20Å 정도의 얇은 게이트 산화막(10)을 형성한 후, 그 위에 폴리 실리콘(poly silicon)(11)을 2000Å을 증착(deposition)한다.
다음으로, 도 2b를 참조하면, 도 2b는 포트 레지스트(PR)를 덮고 게이트(gate) 이외의 영역에 대하여 노광하고, 노광 영역의 포트 레지스트(PR)를 제거한 후, 폴리(poly)를 식각한 다음에 N/P MOS 소자에 LDD 이온주입(12)을 실시한다.
다음으로, 도 2c는 게이트(gate) 측벽에 절연막(16)을 형성하기 위하여 산화물(oxide)을 1000∼1300Å 정도 증착(deposition)하면서 식각한다.
게이트(gate) 측벽에 절연막(16)이 형성된 후, 적층(epitaxial) 방법으로 소스/드레인 영역에 실리콘(si)(17)을 성장시키며, 적층(epitazial)을 성장시킨 후, 소스/드레인 영역(13)에 이온주입을 실시한다.
다음으로, 도 2d를 참조하면, 도 2d는 적층 실리콘(Epi Si layer) 상에서 N/P MOS의 소스/드레인 영역에 이온주입을 실시한 후, 폴리(poly) 식각(18)을 원하는 양만큼 타임(time) 식각을 실시한다.
도 3e는 코발트(cobalt)(19)를 90Å 정도 증착(deposition)한 후, 티타늄 질화막(TiN)을 150Å 정도 증착(deposition)하여 1차로 500℃ 30분 담금질(anneal)을 실시하여 게이트와 소스/드레인 영역에 실리사이드를 형성한다. 실리사이드가 형성되지 않은 부분에 대하여 그 부분을 제거하고 2차로 담금질(anneal)을 실시하면, 도 2f와 같이, 엘레베이티드 소스/드레인 구조의 소자는 게이트(gate)와 소스/드레인 영역의 거리가 멀게 형성되고, 게이트(gate) 영역의 실리사이드(silicide)의 두께가 증가되면서 쉘로우 졍션(15)이 형성된다.
상기와 같이 설명한 본 발명은 엘리베이티드 소스/드레인(elevated source/drain) 소자의 게이트와 소스/드레인 간의 게이트 폴리(gate poly)를 식각하여 게이트와 소스/드레인 영역에 형성되는 실리사이드의 거리를 증가시킴으로써, 0.13㎛ 소자 개발함에 있어서, 엘레베이티드 소스/드레인 구조를 적용하여 소스/드레인 영역의 쉘로우 졍션을 형성하고, 게이트(gate) 영역과 소스/드레인 영역의 브릿지가 생성되는 것을 방지함에 따라 게이트(gate)의 라인 폭이 감소됨에 따른 실리사이드의 저항을 개선시킬 수 있다는 효과가 있다.
Claims (8)
- 엘리베이티드 소스/드레인(elevated source/drain) 소자의 게이트와 소스 드레인을 형성하는 반도체 제조 과정에 있어서,상기 반도체 기판 상에 얇은 초기 산화막과 질화물을 형성하여 에스티아이(shallow trench isolation : STI) 영역을 디파인(define)하는 단계;상기 STI 영역이 디파인(define) 된 후, 질화물(Nitride)과 산화물(oxide)을 식각(etch)한 다음 산화물(oxide)로 갭 필(gap fill)하여 소자 영역을 정의하고, nwell과 pwell을 형성한 후, 문턱 전압(threshold voltage)을 조절하기 위한 이온주입을 실시하는 단계;상기 이온주입을 실시한 다음에 얇은 게이트 산화막을 형성한 후, 그 위에 폴리 실리콘(poly silicon)을 증착(deposition)하는 단계;상기 폴리 실리콘 상에 포트 레지스트(PR)를 덮고 게이트(gate) 이외의 영역에 대하여 노광하고, 상기 노광 영역의 포트 레지스트(PR)를 제거한 후, 폴리(poly)를 식각한 다음에 N/P MOS 소자에 LDD 이온주입을 실시하는 단계;상기 LDD 이온 주입이 실시된 게이트(gate) 측벽에 산화물(oxide)을 증착(deposition)하면서 식각한 후, 적층(epitaxial) 방법으로 소스/드레인 영역에 실리콘(si)을 성장시키고, 상기 적층(epitazial)을 성장시키며, 소스/드레인 영역에 이온주입을 실시한 후, 폴리(poly) 식각을 원하는 양만큼 타임(time) 식각을 실시하는 단계;상기 이온주입되면서 상기 식각된 면에 코발트(cobalt)를 증착(deposition)한 후, 티타늄 질화막(TiN)을 증착(deposition)하여 두 차례의 담금질을 실시하여 게이트와 소스/드레인 영역에 실리사이드를 형성하는 것을 특징으로 하는 실리사이드의 브릿지 방지방법.
- 제 1 항에 있어서,상기 초기 산화막은 200Å 정도이며, 상기 질화물(Nitride)은 2000Å으로 형성하는 것을 특징으로 하는 실리사이드의 브릿지 방지방법.
- 제 1 항에 있어서,상기 얇은 게이트 산화막 형성은 20Å 정도이며, 상기 폴리 실리콘(poly silicon)은 2000Å으로 증착하는 것을 특징으로 하는 실리사이드의 브릿지 방지방법.
- 제 1 항에 있어서,상기 산화물(oxide)을 1000∼1300Å 정도로 증착하는 것을 특징으로 하는 실리사이드의 브릿지 방지방법.
- 제 4 항에 있어서,상기 산화물(oxide)은 절연막을 형성하기 위한 것을 특징으로 하는 실리사이드의 브릿지 방지방법.
- 제 1 항에 있어서,상기 코발트(cobalt)는 90Å 정도로 증착하며, 상기 티타늄 질화막(TiN)은 150Å 정도로 증착하는 것을 특징으로 하는 실리사이드의 브릿지 방지방법.
- 제 1 항에 있어서,상기 실리사이드를 형성하기 위해 1차 담금질을 500℃ 30분을 실시하는 것을 특징으로 하는 실리사이드의 브릿지 방지방법.
- 제 1 항 또는 제 7 항에 있어서,상기 실리사이드가 형성되지 않은 부분에 대하여 상기 형성되지 않은 부분을 제거하고 2차로 담금질(anneal)을 실시하여 게이트(gate)와 소스/드레인 영역의 거리가 멀게 형성하고, 상기 게이트(gate) 영역의 실리사이드(silicide)의 두께가 증가되면서 쉘로우 졍션(shallow junction)이 형성되는 것을 특징으로 하는 실리사이드의 브릿지 방지방법.
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Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100423094B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100593452B1 (ko) | 2005-02-01 | 2006-06-28 | 삼성전자주식회사 | 전체실리사이드 금속게이트전극을 갖는 모스 트랜지스터의제조방법 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0661180A (ja) * | 1992-08-03 | 1994-03-04 | Yamaha Corp | 電極形成法 |
| JPH0936360A (ja) * | 1995-07-20 | 1997-02-07 | Nec Corp | 半導体装置の製造方法 |
| JPH09148568A (ja) * | 1995-11-21 | 1997-06-06 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH1117181A (ja) * | 1997-06-26 | 1999-01-22 | Sony Corp | 半導体装置の製造方法 |
| JP2001358330A (ja) * | 2000-06-12 | 2001-12-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
2002
- 2002-01-31 KR KR10-2002-0005669A patent/KR100423094B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR20030065174A (ko) | 2003-08-06 |
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