JPH09148568A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09148568A JPH09148568A JP30316095A JP30316095A JPH09148568A JP H09148568 A JPH09148568 A JP H09148568A JP 30316095 A JP30316095 A JP 30316095A JP 30316095 A JP30316095 A JP 30316095A JP H09148568 A JPH09148568 A JP H09148568A
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- forming
- film
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Abstract
(57)【要約】 （修正有）
【課題】サイドウォールを介してゲート電極とソース・
ドレイン間において高融点金属ケイ化物がショートする
危険性を防止することができる半導体装置の製造方法を
提供する。 【解決手段】多結晶シリコンから成るゲート電極を形成
後、膜厚数１００Å程度のシリコン酸化膜を形成し、連
続して膜厚数１０００Å程度のシリコン窒化膜を形成す
る。さらにゲート電極の側壁にのみシリコン窒化膜を残
すように異方性エッチングを施す。このプロセスにおい
て、シリコン窒化膜のオーバーエッチング時にシリコン
酸化膜もエッチングされるため、サイドウォールはゲー
ト電極の上面より突き出る形状になる。その後高融点金
属薄膜を形成し、熱処理を施し、未反応高融点金属を除
去することによりゲート電極表面および拡散層表面にシ
リサイド層を形成する。
ドレイン間において高融点金属ケイ化物がショートする
危険性を防止することができる半導体装置の製造方法を
提供する。 【解決手段】多結晶シリコンから成るゲート電極を形成
後、膜厚数１００Å程度のシリコン酸化膜を形成し、連
続して膜厚数１０００Å程度のシリコン窒化膜を形成す
る。さらにゲート電極の側壁にのみシリコン窒化膜を残
すように異方性エッチングを施す。このプロセスにおい
て、シリコン窒化膜のオーバーエッチング時にシリコン
酸化膜もエッチングされるため、サイドウォールはゲー
ト電極の上面より突き出る形状になる。その後高融点金
属薄膜を形成し、熱処理を施し、未反応高融点金属を除
去することによりゲート電極表面および拡散層表面にシ
リサイド層を形成する。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳ型半導体装
置、特にゲート電極上とソース・ドレイン領域に選択的
に高融点金属ケイ化物が形成された（以下サリサイド構
造と略記）ＭＯＳ型半導体装置の製造方法に関する。
置、特にゲート電極上とソース・ドレイン領域に選択的
に高融点金属ケイ化物が形成された（以下サリサイド構
造と略記）ＭＯＳ型半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、ＭＯＳ型半導体装置のサリサイド
構造を形成するために以下の様な方法が行われてきた。
図４（ａ）〜図４（ｇ）は従来の半導体装置におけるサ
リサイド構造の形成方法を説明するために工程順に示し
た断面図である。
構造を形成するために以下の様な方法が行われてきた。
図４（ａ）〜図４（ｇ）は従来の半導体装置におけるサ
リサイド構造の形成方法を説明するために工程順に示し
た断面図である。
【０００３】最初、図４（ａ）の如く、Ｎ型シリコン基
板１の表面に膜厚数１０〜数１００Å程度のシリコン酸
化膜２を形成する。次に、図４（ｂ）に示すように、膜
厚数１０００Å程度の多結晶シリコン膜を形成、パター
ニングしゲート電極３を形成する。ここでは多結晶シリ
コン膜を形成後、Ｐ型に導電化した後に、パターニング
する事によりゲート電極を形成する事もある。
板１の表面に膜厚数１０〜数１００Å程度のシリコン酸
化膜２を形成する。次に、図４（ｂ）に示すように、膜
厚数１０００Å程度の多結晶シリコン膜を形成、パター
ニングしゲート電極３を形成する。ここでは多結晶シリ
コン膜を形成後、Ｐ型に導電化した後に、パターニング
する事によりゲート電極を形成する事もある。
【０００４】次に、シリコン酸化膜２を除去後、あらた
に、Ｎ型シリコン基板１上およびゲート電極３の表面上
に膜厚数１００Å程度のシリコン酸化膜を形成し、イオ
ン注入法により１０Ｅ１２〜１０Ｅ１３ａｔｏｍｓ／ｃ
ｍ２程度のドーズ量のＰ型不純物をＮ型シリコン基板１
の表面に導入し、低濃度Ｐ型不純物拡散層４を形成す
る。続いて図４（ｃ）に示すように、膜厚数１０００Å
程度のシリコン酸化膜５を形成する。さらに図４（ｄ）
に示すように、ゲート電極３の側壁にのみシリコン酸化
膜５を残すように異方性エッチングを施す。
に、Ｎ型シリコン基板１上およびゲート電極３の表面上
に膜厚数１００Å程度のシリコン酸化膜を形成し、イオ
ン注入法により１０Ｅ１２〜１０Ｅ１３ａｔｏｍｓ／ｃ
ｍ２程度のドーズ量のＰ型不純物をＮ型シリコン基板１
の表面に導入し、低濃度Ｐ型不純物拡散層４を形成す
る。続いて図４（ｃ）に示すように、膜厚数１０００Å
程度のシリコン酸化膜５を形成する。さらに図４（ｄ）
に示すように、ゲート電極３の側壁にのみシリコン酸化
膜５を残すように異方性エッチングを施す。
【０００５】次に、図４（ｅ）に示すように、あらた
に、Ｎ型シリコン基板１上およびゲート電極３の表面上
に膜厚数１００Å程度のシリコン酸化膜８を形成し、イ
オン注入法により１０Ｅ１５ａｔｏｍｓ／ｃｍ２程度以
上のドーズ量のＰ型不純物をＮ型シリコン基板１の表面
およびゲート電極３の表面に導入し、アニールする事に
より、高濃度Ｐ型不純物拡散層７およびＰ型ゲート電極
３’を形成する。
に、Ｎ型シリコン基板１上およびゲート電極３の表面上
に膜厚数１００Å程度のシリコン酸化膜８を形成し、イ
オン注入法により１０Ｅ１５ａｔｏｍｓ／ｃｍ２程度以
上のドーズ量のＰ型不純物をＮ型シリコン基板１の表面
およびゲート電極３の表面に導入し、アニールする事に
より、高濃度Ｐ型不純物拡散層７およびＰ型ゲート電極
３’を形成する。
【０００６】最後に、図４（ｆ）に示すように、シリコ
ン酸化膜８を除去し、膜厚数１００〜１０００Å程度の
チタン（Ｔｉ）９を被着する。続いて図４（ｇ）に示す
ように、シリサイド化アニール後、未反応Ｔｉを選択エ
ッチング液にて除去することにより、高濃度Ｐ型不純物
拡散層７表面上およびＰ型ゲート電極３’表面上にチタ
ンシリサイド層１０が形成される。
ン酸化膜８を除去し、膜厚数１００〜１０００Å程度の
チタン（Ｔｉ）９を被着する。続いて図４（ｇ）に示す
ように、シリサイド化アニール後、未反応Ｔｉを選択エ
ッチング液にて除去することにより、高濃度Ｐ型不純物
拡散層７表面上およびＰ型ゲート電極３’表面上にチタ
ンシリサイド層１０が形成される。
【０００７】
【発明が解決しようとする課題】しかし、前述の従来技
術においては、シリサイド化アニール温度のマージンが
狭く、低温側ではシリサイド化が不十分に行われないた
め、選択エッチング時の選択比を充分に確保できない。
また、高温側では不純物拡散層中もしくはサイドウォー
ル中のシリコン（Ｓｉ）が吸い出されれることにより、
サイドウォール上にまでチタンシリサイド層が形成され
てしまい、ゲート電極とソース・ドレインのショートを
引き起こしてしまうという欠点があった。
術においては、シリサイド化アニール温度のマージンが
狭く、低温側ではシリサイド化が不十分に行われないた
め、選択エッチング時の選択比を充分に確保できない。
また、高温側では不純物拡散層中もしくはサイドウォー
ル中のシリコン（Ｓｉ）が吸い出されれることにより、
サイドウォール上にまでチタンシリサイド層が形成され
てしまい、ゲート電極とソース・ドレインのショートを
引き起こしてしまうという欠点があった。
【０００８】本発明はそのような問題点を解決するもの
で、その目的とするところは、シリサイド化アニール温
度のマージンが広く、ゲート電極とソース・ドレインの
ショートを引き起こしにくくする事ができる半導体装置
の製造方法を提供する事にある。
で、その目的とするところは、シリサイド化アニール温
度のマージンが広く、ゲート電極とソース・ドレインの
ショートを引き起こしにくくする事ができる半導体装置
の製造方法を提供する事にある。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、シリコン基板の一主表面上に第１絶縁膜を形
成する工程と、第１絶縁膜上に多結晶シリコン膜を形成
・パターニングし、ゲート電極を形成する工程と、前記
基板全面に第２絶縁膜および第３絶縁膜を順次形成し異
方性エッチングを施すことにより、前記ゲート電極の側
壁に第２絶縁膜を介した第３絶縁膜から成るサイドウォ
ールを形成する工程と、導電型不純物拡散層を形成する
工程と、全面に高融点金属薄膜を形成し熱処理を施すこ
とにより前記ゲート電極表面上および前記拡散層表面に
シリサイド層を形成する工程と、未反応高融点金属を除
去する工程とを含む事を特徴とする。
造方法は、シリコン基板の一主表面上に第１絶縁膜を形
成する工程と、第１絶縁膜上に多結晶シリコン膜を形成
・パターニングし、ゲート電極を形成する工程と、前記
基板全面に第２絶縁膜および第３絶縁膜を順次形成し異
方性エッチングを施すことにより、前記ゲート電極の側
壁に第２絶縁膜を介した第３絶縁膜から成るサイドウォ
ールを形成する工程と、導電型不純物拡散層を形成する
工程と、全面に高融点金属薄膜を形成し熱処理を施すこ
とにより前記ゲート電極表面上および前記拡散層表面に
シリサイド層を形成する工程と、未反応高融点金属を除
去する工程とを含む事を特徴とする。
【００１０】また、前記の半導体装置の製造方法におい
て、第２絶縁膜および第３絶縁膜を順次形成し異方性エ
ッチングを施し、さらに第２絶縁膜に対し等方性エッチ
ングを施すこと等方性エッチングを施すことを特徴とす
る。
て、第２絶縁膜および第３絶縁膜を順次形成し異方性エ
ッチングを施し、さらに第２絶縁膜に対し等方性エッチ
ングを施すこと等方性エッチングを施すことを特徴とす
る。
【００１１】また、シリコン基板の一主表面上に第１絶
縁膜を形成する工程と、第１絶縁膜上に多結晶シリコン
膜を形成・パターニングし、ゲート電極を形成する工程
と、前記基板全面に砒素をドーピングした第２絶縁膜を
形成し、異方性エッチングを施すことにより、前記ゲー
ト電極の側壁に第２絶縁膜から成るサイドウォールを形
成する工程と、導電型不純物拡散層を形成する工程と、
全面に高融点金属薄膜を形成し熱処理を施すことにより
前記ゲート電極表面上および前記拡散層表面にシリサイ
ド層を形成する工程と、未反応高融点金属を除去する工
程とを含む事を特徴とする。
縁膜を形成する工程と、第１絶縁膜上に多結晶シリコン
膜を形成・パターニングし、ゲート電極を形成する工程
と、前記基板全面に砒素をドーピングした第２絶縁膜を
形成し、異方性エッチングを施すことにより、前記ゲー
ト電極の側壁に第２絶縁膜から成るサイドウォールを形
成する工程と、導電型不純物拡散層を形成する工程と、
全面に高融点金属薄膜を形成し熱処理を施すことにより
前記ゲート電極表面上および前記拡散層表面にシリサイ
ド層を形成する工程と、未反応高融点金属を除去する工
程とを含む事を特徴とする。
【００１２】
【発明の実施の形態】次に本発明の実施例について図面
を参照しながら説明する。図１（ａ）〜図１（ｇ）は、
本発明の一実施例を説明するために工程順に示した素子
の断面図である。
を参照しながら説明する。図１（ａ）〜図１（ｇ）は、
本発明の一実施例を説明するために工程順に示した素子
の断面図である。
【００１３】当初の工程である図１（ａ）〜図１（ｂ）
は、従来方法の図４（ａ）〜図４（ｂ）の工程と同様の
方法で、Ｎ型シリコン基板１上に、シリコン酸化膜２と
多結晶シリコンを形成し、ゲート電極３を加工する。さ
らに従来方法と同様にシリコン酸化膜２を除去後、あら
たにＮ型シリコン基板１上およびゲート電極３の表面上
に膜厚数１００Å程度のシリコン酸化膜を形成し、イオ
ン注入法により１０Ｅ１２〜１０Ｅ１３ａｔｏｍｓ／ｃ
ｍ２程度のドーズ量のＰ型不純物をＮ型シリコン基板１
の表面に導入し、低濃度Ｐ型不純物拡散層４を形成す
る。
は、従来方法の図４（ａ）〜図４（ｂ）の工程と同様の
方法で、Ｎ型シリコン基板１上に、シリコン酸化膜２と
多結晶シリコンを形成し、ゲート電極３を加工する。さ
らに従来方法と同様にシリコン酸化膜２を除去後、あら
たにＮ型シリコン基板１上およびゲート電極３の表面上
に膜厚数１００Å程度のシリコン酸化膜を形成し、イオ
ン注入法により１０Ｅ１２〜１０Ｅ１３ａｔｏｍｓ／ｃ
ｍ２程度のドーズ量のＰ型不純物をＮ型シリコン基板１
の表面に導入し、低濃度Ｐ型不純物拡散層４を形成す
る。
【００１４】続いて図１（ｃ）に示すように、膜厚数１
００Å程度のシリコン酸化膜５を形成し、連続して膜厚
数１０００Å程度のシリコン窒化膜６を形成する。さら
に図１（ｄ）に示すように、ゲート電極３の側壁にのみ
シリコン窒化膜６を残すように異方性エッチングを施
す。このプロセスにおいて、シリコン窒化膜のオーバー
エッチング時にシリコン酸化膜５もエッチングされるた
め、サイドウォールはゲート電極３の上面より突き出る
形状になる。
００Å程度のシリコン酸化膜５を形成し、連続して膜厚
数１０００Å程度のシリコン窒化膜６を形成する。さら
に図１（ｄ）に示すように、ゲート電極３の側壁にのみ
シリコン窒化膜６を残すように異方性エッチングを施
す。このプロセスにおいて、シリコン窒化膜のオーバー
エッチング時にシリコン酸化膜５もエッチングされるた
め、サイドウォールはゲート電極３の上面より突き出る
形状になる。
【００１５】次に、図１（ｅ）に示すように、あらた
に、Ｎ型シリコン基板１上およびゲート電極３の表面上
に膜厚数１００Å程度のシリコン酸化膜８を形成し、イ
オン注入法により１０Ｅ１５ａｔｏｍｓ／ｃｍ２程度以
上のドーズ量のＰ型不純物をＮ型シリコン基板１の表面
およびゲート電極３の表面に導入し、アニールする事に
より、高濃度Ｐ型不純物拡散層７およびＰ型ゲート電極
３’を形成する。
に、Ｎ型シリコン基板１上およびゲート電極３の表面上
に膜厚数１００Å程度のシリコン酸化膜８を形成し、イ
オン注入法により１０Ｅ１５ａｔｏｍｓ／ｃｍ２程度以
上のドーズ量のＰ型不純物をＮ型シリコン基板１の表面
およびゲート電極３の表面に導入し、アニールする事に
より、高濃度Ｐ型不純物拡散層７およびＰ型ゲート電極
３’を形成する。
【００１６】最後に、図１（ｆ）に示すように、シリコ
ン酸化膜８を除去し、膜厚数１００〜１０００Å程度の
チタン（Ｔｉ）９を被着する。続いて図１（ｇ）に示す
ように、シリサイド化アニール後、未反応Ｔｉを選択エ
ッチング液にて除去することにより、高濃度Ｐ型不純物
拡散層７表面上およびＰ型ゲート電極３’表面上にチタ
ンシリサイド層１０が形成される。
ン酸化膜８を除去し、膜厚数１００〜１０００Å程度の
チタン（Ｔｉ）９を被着する。続いて図１（ｇ）に示す
ように、シリサイド化アニール後、未反応Ｔｉを選択エ
ッチング液にて除去することにより、高濃度Ｐ型不純物
拡散層７表面上およびＰ型ゲート電極３’表面上にチタ
ンシリサイド層１０が形成される。
【００１７】次に、図２（ａ）〜図２（ｇ）は、本発明
の他の実施例を説明するために工程順に示した素子の断
面図である。
の他の実施例を説明するために工程順に示した素子の断
面図である。
【００１８】当初の工程である図２（ａ）〜図２（ｃ）
は、前記実施例の図１（ａ）〜図１（ｃ）の工程と同様
の方法で、Ｎ型シリコン基板１の表面にシリコン酸化膜
２、ゲート電極３および低濃度Ｐ型不純物拡散層４を形
成後、シリコン絶縁膜５および６が形成される。続いて
ゲート電極３の側壁にのみシリコン窒化膜６を残すよう
に異方性エッチングを施し、さらに等方性エッチングを
施す事により、シリコン窒化膜６から成るサイドウォー
ル下部のシリコン酸化膜５をえぐる様にエッチングする
ことにより、図２（ｄ）に示すような形状になる。
は、前記実施例の図１（ａ）〜図１（ｃ）の工程と同様
の方法で、Ｎ型シリコン基板１の表面にシリコン酸化膜
２、ゲート電極３および低濃度Ｐ型不純物拡散層４を形
成後、シリコン絶縁膜５および６が形成される。続いて
ゲート電極３の側壁にのみシリコン窒化膜６を残すよう
に異方性エッチングを施し、さらに等方性エッチングを
施す事により、シリコン窒化膜６から成るサイドウォー
ル下部のシリコン酸化膜５をえぐる様にエッチングする
ことにより、図２（ｄ）に示すような形状になる。
【００１９】以降の図２（ｅ）〜図２（ｇ）に示す高濃
度Ｐ型不純物拡散層７の形成、チタンシリサイド層１０
の形成は、請求項１の実施方法の図１（ｅ）〜図１
（ｇ）の工程と同様の方法で行われる。つまり、図２
（ｅ）に示すシリコン酸化膜８を介してＰ型不純物をＮ
型シリコン基板１の表面およびゲート電極３の表面に導
入し、アニールする事により、高濃度Ｐ型不純物拡散層
７およびＰ型ゲート電極３’を形成する。さらに、図２
（ｆ）に示すように、シリコン酸化膜８を除去し、チタ
ン（Ｔｉ）９を被着し、図２（ｇ）に示すように、シリ
サイド化アニール後、未反応Ｔｉを選択エッチング液に
て除去することにより、高濃度Ｐ型不純物拡散層７表面
上およびＰ型ゲート電極３’表面上にチタンシリサイド
１０が形成される。
度Ｐ型不純物拡散層７の形成、チタンシリサイド層１０
の形成は、請求項１の実施方法の図１（ｅ）〜図１
（ｇ）の工程と同様の方法で行われる。つまり、図２
（ｅ）に示すシリコン酸化膜８を介してＰ型不純物をＮ
型シリコン基板１の表面およびゲート電極３の表面に導
入し、アニールする事により、高濃度Ｐ型不純物拡散層
７およびＰ型ゲート電極３’を形成する。さらに、図２
（ｆ）に示すように、シリコン酸化膜８を除去し、チタ
ン（Ｔｉ）９を被着し、図２（ｇ）に示すように、シリ
サイド化アニール後、未反応Ｔｉを選択エッチング液に
て除去することにより、高濃度Ｐ型不純物拡散層７表面
上およびＰ型ゲート電極３’表面上にチタンシリサイド
１０が形成される。
【００２０】以上の実施例は、Ｎ型シリコン基板に対す
るＰチャネルトランジスタについて説明を行ってきた
が、同様の製造方法を用いる事により、Ｎチャネルトラ
ンジスタにも適用できる。
るＰチャネルトランジスタについて説明を行ってきた
が、同様の製造方法を用いる事により、Ｎチャネルトラ
ンジスタにも適用できる。
【００２１】次に本発明のもう一つの実施例について図
面を参照しながら説明する。図３（ａ）〜図３（ｇ）
は、本発明のもう一つの実施例を説明するために工程順
に示した素子の断面図である。
面を参照しながら説明する。図３（ａ）〜図３（ｇ）
は、本発明のもう一つの実施例を説明するために工程順
に示した素子の断面図である。
【００２２】本実施例も当初の工程である図３（ａ）〜
図３（ｂ）は、従来方法の図４（ａ）〜図４（ｂ）の工
程と同様の方法で、Ｎ型シリコン基板１上に、シリコン
酸化膜２と多結晶シリコンを形成し、ゲート電極３を加
工する。さらに従来方法や前記実施例と同様にシリコン
酸化膜２を除去後、あらたにシリコン酸化膜を形成し、
イオン注入法によりＰ型不純物をＮ型シリコン基板１の
表面に導入し、低濃度Ｐ型不純物拡散層４を形成する。
図３（ｂ）は、従来方法の図４（ａ）〜図４（ｂ）の工
程と同様の方法で、Ｎ型シリコン基板１上に、シリコン
酸化膜２と多結晶シリコンを形成し、ゲート電極３を加
工する。さらに従来方法や前記実施例と同様にシリコン
酸化膜２を除去後、あらたにシリコン酸化膜を形成し、
イオン注入法によりＰ型不純物をＮ型シリコン基板１の
表面に導入し、低濃度Ｐ型不純物拡散層４を形成する。
【００２３】続いて図３（ｃ）に示すように、膜厚数１
０００Å程度の砒素（Ａｓ）をドーピングしたシリコン
酸化膜１１を形成する。さらに図３（ｄ）に示すよう
に、ゲート電極３の側壁にのみシリコン酸化膜１１を残
すように異方性エッチングを施す。
０００Å程度の砒素（Ａｓ）をドーピングしたシリコン
酸化膜１１を形成する。さらに図３（ｄ）に示すよう
に、ゲート電極３の側壁にのみシリコン酸化膜１１を残
すように異方性エッチングを施す。
【００２４】このプロセスは、ドーピングしてないシリ
コン酸化膜を形成した後にイオン注入等の方法により砒
素を導入しても良い。また、シリコン酸化膜の代わりに
シリコン窒化膜等の絶縁膜を用いても良い。
コン酸化膜を形成した後にイオン注入等の方法により砒
素を導入しても良い。また、シリコン酸化膜の代わりに
シリコン窒化膜等の絶縁膜を用いても良い。
【００２５】次に、図３（ｅ）に示すように、あらた
に、膜厚数１００Å程度のシリコン酸化膜８を形成し、
イオン注入法により１０Ｅ１５ａｔｏｍｓ／ｃｍ２程度
以上のドーズ量のＰ型不純物を導入し、アニールする事
により、高濃度Ｐ型不純物拡散層７およびＰ型ゲート電
極３’を形成する。
に、膜厚数１００Å程度のシリコン酸化膜８を形成し、
イオン注入法により１０Ｅ１５ａｔｏｍｓ／ｃｍ２程度
以上のドーズ量のＰ型不純物を導入し、アニールする事
により、高濃度Ｐ型不純物拡散層７およびＰ型ゲート電
極３’を形成する。
【００２６】最後に、図３（ｆ）に示すように、シリコ
ン酸化膜８を除去し、膜厚数１００〜１０００Å程度の
チタン（Ｔｉ）９を被着する。続いて図３（ｇ）に示す
ように、シリサイド化アニール後、未反応Ｔｉを選択エ
ッチング液にて除去することにより、高濃度Ｐ型不純物
拡散層７表面上およびＰ型ゲート電極３’表面上にチタ
ンシリサイド層１０が形成される。
ン酸化膜８を除去し、膜厚数１００〜１０００Å程度の
チタン（Ｔｉ）９を被着する。続いて図３（ｇ）に示す
ように、シリサイド化アニール後、未反応Ｔｉを選択エ
ッチング液にて除去することにより、高濃度Ｐ型不純物
拡散層７表面上およびＰ型ゲート電極３’表面上にチタ
ンシリサイド層１０が形成される。
【００２７】
【発明の効果】以上述べたように本発明によれば、サイ
ドウォールが窒化膜で形成されている事、さらにサイド
ウォールがゲート電極の上面より突き出た形状である事
から、サイドウォール上のチタンシリサイド層の成長を
抑制し、ゲート電極とソース・ドレインがショートする
危険性を防止できる効果がある。
ドウォールが窒化膜で形成されている事、さらにサイド
ウォールがゲート電極の上面より突き出た形状である事
から、サイドウォール上のチタンシリサイド層の成長を
抑制し、ゲート電極とソース・ドレインがショートする
危険性を防止できる効果がある。
【００２８】さらに、実施例２によれば、さらにソース
・ドレイン側からのチタンシリサイドのせり上がりを抑
止できるため、ゲート電極とソース・ドレインのショー
トを防止する効果はより大きくなる。
・ドレイン側からのチタンシリサイドのせり上がりを抑
止できるため、ゲート電極とソース・ドレインのショー
トを防止する効果はより大きくなる。
【００２９】また、サイドウォールに砒素を導入する事
により、サイドウォール上でのチタンシリサイドの形成
が抑止され、前記方法と同様に、ゲート電極とソース・
ドレインがショートする危険性を防止できる効果があ
る。
により、サイドウォール上でのチタンシリサイドの形成
が抑止され、前記方法と同様に、ゲート電極とソース・
ドレインがショートする危険性を防止できる効果があ
る。
【図１】本発明の一実施例を説明するために工程順に示
した素子の断面図である。
した素子の断面図である。
【図２】本発明の他の実施例を説明するために工程順に
示した素子の断面図である。
示した素子の断面図である。
【図３】本発明のもう一つの他の実施例を説明するため
に工程順に示した素子の断面図である。
に工程順に示した素子の断面図である。
【図４】従来の半導体装置におけるサリサイド構造の形
成方法を説明するために工程順に示した素子の断面図で
ある。
成方法を説明するために工程順に示した素子の断面図で
ある。
１ Ｎ型シリコン基板 ２ シリコン酸化膜 ３ ゲート電極 ３’ Ｐ型ゲート電極 ４ 低濃度Ｐ型不純物拡散層 ５ シリコン酸化膜 ６ シリコン窒化膜 ７ 高濃度Ｐ型不純物拡散層 ８ シリコン酸化膜 ９ チタン １０ チタンシリサイド層 １１ 砒素をドーピングしたシリコン酸化膜
Claims (3)
- 【請求項１】シリコン基板の一主表面上に第１絶縁膜を
形成する工程と、第１絶縁膜上に多結晶シリコン膜を形
成・パターニングし、ゲート電極を形成する工程と、前
記基板全面に第２絶縁膜および第３絶縁膜を順次形成し
異方性エッチングを施すことにより、前記ゲート電極の
側壁に第２絶縁膜を介した第３絶縁膜から成るサイドウ
ォールを形成する工程と、導電型不純物拡散層を形成す
る工程と、全面に高融点金属薄膜を形成し熱処理を施す
ことにより前記ゲート電極表面上および前記拡散層表面
にシリサイド層を形成する工程と、未反応高融点金属を
除去する工程とを含む事を特徴とする半導体装置の製造
方法。 - 【請求項２】請求項１記載の半導体装置の製造方法にお
いて、第２絶縁膜および第３絶縁膜を順次形成し異方性
エッチングを施し、さらに第２絶縁膜に対し等方性エッ
チングを施すことを特徴とする半導体装置の製造方法。 - 【請求項３】シリコン基板の一主表面上に第１絶縁膜を
形成する工程と、第１絶縁膜上に多結晶シリコン膜を形
成・パターニングし、ゲート電極を形成する工程と、前
記基板全面に砒素をドーピングした第２絶縁膜を形成
し、異方性エッチングを施すことにより、前記ゲート電
極の側壁に第２絶縁膜から成るサイドウォールを形成す
る工程と、導電型不純物拡散層を形成する工程と、全面
に高融点金属薄膜を形成し熱処理を施すことにより前記
ゲート電極表面上および前記拡散層表面にシリサイド層
を形成する工程と、未反応高融点金属を除去する工程と
を含む事を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30316095A JPH09148568A (ja) | 1995-11-21 | 1995-11-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30316095A JPH09148568A (ja) | 1995-11-21 | 1995-11-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09148568A true JPH09148568A (ja) | 1997-06-06 |
Family
ID=17917610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30316095A Withdrawn JPH09148568A (ja) | 1995-11-21 | 1995-11-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09148568A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990007327A (ko) * | 1997-06-26 | 1999-01-25 | 이데이 노부유키 | 반도체장치의 제조방법 |
| US6566254B1 (en) | 1999-01-22 | 2003-05-20 | Nec Electronics Corporation | Method for forming a silicide film on gate electrodes and diffusion layers of MOS transistors |
| KR100423094B1 (ko) * | 2002-01-31 | 2004-03-16 | 아남반도체 주식회사 | 실리사이드의 브릿지 방지방법 |
| JP2011061222A (ja) * | 1998-11-13 | 2011-03-24 | Intel Corp | 多結晶シリコン・ゲート上のサリサイドの抵抗を改善するための方法およびデバイス |
-
1995
- 1995-11-21 JP JP30316095A patent/JPH09148568A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990007327A (ko) * | 1997-06-26 | 1999-01-25 | 이데이 노부유키 | 반도체장치의 제조방법 |
| JP2011061222A (ja) * | 1998-11-13 | 2011-03-24 | Intel Corp | 多結晶シリコン・ゲート上のサリサイドの抵抗を改善するための方法およびデバイス |
| JP2014195091A (ja) * | 1998-11-13 | 2014-10-09 | Intel Corp | 多結晶シリコン・ゲート上のサリサイドの抵抗を改善するための方法およびデバイス |
| US6566254B1 (en) | 1999-01-22 | 2003-05-20 | Nec Electronics Corporation | Method for forming a silicide film on gate electrodes and diffusion layers of MOS transistors |
| KR100423094B1 (ko) * | 2002-01-31 | 2004-03-16 | 아남반도체 주식회사 | 실리사이드의 브릿지 방지방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20040812 |