KR19990007327A - 반도체장치의 제조방법 - Google Patents

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KR19990007327A
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silicon
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나오키 나가시마
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이데이 노부유키
소니 가부시기가이샤
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Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로, 게이트 절연막이 형성되고 또한 이 게이트 절연막상에 다결정 실리콘막과 절연막과를 적층한 게이트 전극을 구비한 실리콘 기판을 준비하는 공정과, 상기 게이트 전극의 양 측부에 상기 절연막에 대하여 에칭 선택성을 가지는 재료로 사이드 월을 형성하는 공정과, 상기 반도체기판상에 상기 게이트 전극을 덮는 레지스트막을 형성한 후, 이 게이트 전극 부분을 제외한 실리콘 기판상에 레지스트막을 남기면서 이 게이트 전극 상부가 노출되기까지 이 레지스트막을 에치 백하는 공정과, 상기 레지스트막 및 상기 사이드 월을 마스크로 하여 상기 게이트 전극 상부의 절연막을 선택적으로 제거한 후, 이 레지스트막을 제거하는 공정과, 상기 반도체기판상에 상기 게이트 전극을 덮는 고융점 금속막을 형성한 후, 열처리를 행함으로써 이 고융점 금속막과 이 게이트 전극의 다결정 실리콘막, 및 이 고융점 금속막과 이 실리콘 기판과를 실리사이드 반응시켜, 이 게이트 전극상 및 이 실리콘 기판상에 금속 실리사이드층을 형성하는 공정과로 이루어지는 것을 특징으로 한다.

Description

반도체장치의 제조방법
본 발명은, 반도체장치의 제조방법에 관한 것으로, 상세하게는 살리사이드(Self­Aligned Silicidation:SALICIDE) 기술을 이용한 절연 게이트형 전계효과 트랜지스터로 이루어지는 반도체장치의 제조방법에 관한 것이다.
반도체 집적회로의 미세화에 따라 절연 게이트형 전계효과 트랜지스터의 게이트 길이는 짧아지고, 구동시의 저항은 저하되어 가고 있다. 그러나, 콘택트 지름의 축소에 따른 콘택트저항의 증가나, 확산층의 얕은 접합화에 따른 기생저항은 증가하는 경향에 있다. 그러므로, 기생저항에 의한 전류 구동 능력의 저하는 점차 큰 문제가 되고 있다. 이와 같은 기생저항을 저감하는 수단의 하나로, 금속을 퇴적한 후에 온도를 가함으로써 실리사이드를 형성하고, 또한 금속만을 제거하여 실리사이드만을 남기는 자기 정합 실리사이드〔살리사이드(Self­Aligned Silicidation:SALICIDE)〕기술이 제안되어 있다.
즉, 도 1 (A)에 나타낸 바와 같이, 실리콘 기판(111)에 형성된 소자 분리 절연막(112)간에 있어서 이 실리콘 기판(111)상에 게이트 절연막(113)을 통하여 게이트 전극(114)이 형성되어 있다. 또 게이트 전극(114)의 양측의 실리콘 기판(111)에 형성되어 있는 확산 전극(115,116)이 형성되고, 또한 게이트 전극(113)의 양측에는 사이드 월(117,118)이 형성되어 있다. 이와 같은 게이트 구조를 가지는 실리콘 기판(111)에 대하여, 코발트막을 퇴적하고, 열처리를 행하여 코발트의 실리사이드화를 도모한 후, 암모니아 과수(過水)에 의해 미반응의 코발트를 제거하여, 게이트 전극(114)상에 코발트 실리사이드 전극(121)을 형성하는 동시에, 확산 전극(115,116)상에 코발트 실리사이드 전극(122,123)을 형성하는 방법이다. 이 방법에서는, 게이트 전극(114)상에 형성되는 코발트 실리사이드 전극(121)은 사이드 월(117,118)보다 높은 상태로 형성된다.
그후, 도 1 (B)에 나타낸 바와 같이, 반도체기판(111)상에 게이트 전극(114) 등을 덮는 질화 실리콘막(131)을 퇴적하고나서 산화 실리콘막(132)을 퇴적한다. 이어서 도 1 (C)에 나타낸 바와 같이, 리소그래피 기술과 질화 실리콘에 대하여 선택성을 가지는 에칭 기술과를 이용하여 산화 실리콘막(132)에 콘택트 홀(141,142)을 개구한다. 또한 산화 실리콘에 대하여 선택성을 가지는 에칭 기술을 이용하여 질화 실리콘막(131)을 에칭한다. 이와 같이 하여 코발트 실리사이드 전극(122,123)에 도달하는 콘택트 홀(141,142)을 형성한다.
한편, 반도체 집적회로의 미세화 추세에 따라 콘택트와 게이트와의 거리를 크게 취하는 것이 곤란해지므로, 층간 절연막과는 상이한 재질의 막을 게이트의 상부나 그 측부 등에 형성하여 콘택트가 게이트에 접촉 및 접근하는 것을 방지하는, 자기 정합 콘택트(Self­Aligned Contact:SAC) 기술이 제안되어 있다.
그러나, 종래의 자기 정합 콘택트 기술에서는, 콘택트와 게이트 전극과의 절연성을 확보하기 위해 게이트 전극상에 절연막을 퇴적하고나서 게이트 전극의 가공을 행할 필요가 있었다. 이로 인해, 게이트 전극과 소스·드레인 전극(예를 들면 실리콘 기판)과를 일괄로 실리사이드화하기 위해서는, 실리사이드화하기 위한 금속을 퇴적하기 전에 게이트 전극상의 절연막을 제거해야만 한다. 그러나, 게이트 전극상의 절연막으로서 소자 분리 절연막과 동질의 재료로 형성하면, 게이트 전극상의 절연막을 제거할 때에 소자 분리 절연막도 에칭된다는 문제가 있었다.
또, 상기 도 1 (A)∼(C)에 의해 설명한 바와 같은 제조방법에서는, 콘택트 홀의 형성위치가 어긋나 게이트 전극의 측벽에 형성되어 있는 사이드 월에 겹치는 경우에는, 콘택트 홀에 형성되는 콘택트부와 게이트 전극(특히 실리사이드화한 부분)과의 거리가 좁아져 전기적인 내압이 저하한다는 문제가 있었다.
도 1 (A)∼(C)는 종래기술에 의한 제조방법을 설명하는 제조공정도.
도 2 (A)∼(I)는 본 발명의 제1의 제조방법에 관한 제1 실시형태를 설명하는 제조공정도
도 3a∼3n은 본 발명의 제2 제조방법에 관한 제2 실시형태를 설명하는 제조공정도.
도 4a∼4l은 본 발명의 제2 제조방법에 관한 제3 실시형태를 설명하는 제조공정도
〈도면의 주요부분에 대한 부호의 설명〉
11:실리콘 기판, 14:게이트 절연막, 15:다결정 실리콘막
16:절연막, 17:게이트 전극, 18,19:사이드 월
21:레지스트막, 22:고융점 금속막, 23,24,25:금속 실리사이드층
본 발명의 목적은, 상기 과제를 해결하기 위해 이루어진 반도체장치의 제조방법, 즉, SAC 기술과 함께 SALICIDE 기술을 사용하는 경우에, 게이트 전극상의 절연막과 유사한 재질의 절연막이 게이트 전극상의 절연막을 제거할 때 제거되고, 콘택트부와 게이트 전극 사이의 거리가 좁아져 내압특성이 저하한다는 문제를 해결할 수 있는 반도체장치의 제조방법을 제공하는 것이다.
즉, 제1의 제조방법은, 게이트 절연막이 형성되고 또한 이 게이트 절연막상에 다결정 실리콘막과 절연막과를 적층한 게이트 전극을 구비한 실리콘 기판을 준비하는 공정과, 상기 게이트 전극의 양 측부에 상기 절연막에 대하여 에칭 선택성을 가지는 재료로 사이드 월을 형성하는 공정과, 상기 반도체기판상에 상기 게이트 전극을 덮는 레지스트막을 형성한 후, 이 게이트 전극 부분을 제외한 실리콘 기판상에 레지스트막을 남기면서 이 게이트 전극 상부가 노출되기까지 이 레지스트막을 에치 백하는 공정과, 상기 레지스트막 및 상기 사이드 월을 마스크로 하여 상기 게이트 전극 상부의 절연막을 선택적으로 제거한 후, 이 레지스트막을 제거하는 공정과, 상기 반도체기판상에 상기 게이트 전극을 덮는 고융점 금속막을 형성한 후, 열처리를 행함으로써 이 고융점 금속막과 이 게이트 전극의 다결정 실리콘막, 및 이 고융점 금속막과 이 실리콘 기판과를 실리사이드 반응시켜, 이 게이트 전극상 및 이 실리콘 기판상에 금속 실리사이드층을 형성하는 공정과로 이루어지는 반도체장치의 제조방법이다.
상기 제1의 제조방법에서는, 게이트 전극 부분을 제외한 실리콘 기판상에 레지스트막이 남는 상태로 레지스트막을 에치 백한 후, 게이트 전극 상부의 절연막을 제거하므로, 이 절연막만이 선택적으로 제거된다. 그러므로, 다른 부분이 에칭되지 않는다. 따라서, 예를 들면 실리콘 기판상에 형성되어 있는 소자 분리 절연막도 에칭되지 않는다.
또, 상기 제1의 제조방법에서는 게이트 전극상에 형성되는 금속 실리사이드층은, 절연막을 제거한 다결정 실리콘막상에 형성되므로, 사이드 월보다 낮은 상태로 형성되게 된다. 그러므로, 콘택트가 사이드 월에 겹치는 상태로 형성되어도, 사이드 월에 의해 게이트 전극과 콘택트와의 거리가 확보된다.
제2의 제조방법은, 게이트 절연막이 형성되고 또한 이 게이트 절연막상에 다결정 실리콘막과 절연막과를 적층한 게이트 전극을 구비한 실리콘 기판을 준비하는 공정과, 상기 게이트 전극의 양 측부에 상기 절연막과는 에칭 선택성을 가지는 재료로 사이드 월을 형성하는 공정과, 상기 반도체기판상에 상기 절연막에 대하여 에칭 선택성을 가지는 재료로 상기 실리콘 기판상을 덮는 마스크층을 형성하는 공정과, 상기 마스크층 및 사이드 월을 마스크로 하여 상기 게이트 전극 상부의 절연막을 선택적으로 제거한 후, 이 마스크층을 제거하는 공정과, 상기 반도체기판상에 상기 게이트 전극을 덮는 고융점 금속막을 형성한 후, 열처리를 행함으로써 이 고융점 금속막과 이 게이트 전극의 다결정 실리콘막, 및 이 고융점 금속막과 이 실리콘 기판과를 실리사이드 반응시켜, 이 게이트 전극상 및 이 실리콘 기판상에 금속 실리사이드층을 형성하는 공정과로 이루어지는 반도체장치의 제조방법이다.
상기 제2의 제조방법에서는, 게이트 전극 부분을 제외한 실리콘 기판상은 절연막과는 에칭 선택성을 가지는 재료로 형성된 마스크층 및 사이드 월에 의해 덮여 있는 상태에서, 게이트 전극 상부의 절연막을 제거하므로, 이 절연막만이 선택적으로 제거된다. 그러므로, 다른 부분이 에칭되지 않는다. 따라서, 예를 들면 실리콘 기판상에 형성되어 있는 소자 분리 절연막도 에칭되지 않는다.
또, 게이트 전극상에 형성되는 금속 실리사이드층은, 절연막을 제거한 다결정 실리콘막상에 형성되므로, 사이드 월보다 낮은 상태로 형성되게 된다. 그러므로, 콘택트가 사이드 월에 겹치는 상태로 형성되어도, 사이드 월에 의해 게이트 전극과 콘택트와의 거리가 확보된다.
[제1 실시형태]
본 발명의 제1의 제조방법에 관한 제1 실시형태의 일예를, 도 2 (A)∼(I)의 제조공정도에 따라 설명한다.
도 2 (A)에 나타낸 바와 같이, 실리콘 기판(11)에 소자 형성 영역(12)을 분리하는 소자 분리 영역(13)을 형성한다. 이어서 반도체기판(11)에, 예를 들면 웰의 형성, 임계전압(Vth) 조정 등의 불순물 주입을 행한 후, 열산화 등의 산화막 형성방법에 의해 게이트 절연막(14)을 예를 들면 5nm 정도의 두께로 형성한다. 이어서 CVD법 등의 성막 기술에 의해 다결정 실리콘막(15)을 예를 들면 200nm 정도의 두께로 형성하고, 또한 절연막(16)으로서 예를 들면 인(P)을 도핑한 산화 실리콘막(16)을 예를 들면 150nm 정도의 두께로 형성한다. 그후, 리소그래피 기술과 이방성 에칭 기술과를 이용하여 상기 절연막(16), 다결정 실리콘막(15)을 패터닝하여 게이트 전극(17)을 형성한다.
이어서 도 2 (B)에 나타낸 바와 같이, 상기 게이트 전극(17)을 마스크로 하여 실리콘 기판(11)에 불순물을 주입하여 소스·드레인 전극의 확장 전극(31,32)을 형성한다. 그리고 실리콘 기판(11)상에 게이트 전극(17)을 덮는 산화 실리콘막(41)을 예를 들면 20nm의 두께로 형성하고, 또한 질화 실리콘막(42)을 예를 들면 150nm의 두께로 형성한다.
계속해서 상기 질화 실리콘막(42)과 산화 실리콘막(41)과를 이방성 에칭하여, 도 2 (C)에 나타낸 바와 같이, 게이트 전극(17)의 측벽부에 질화 실리콘막(42)과 산화 실리콘막(41)과를 남기고 사이드 월(18,19)을 형성한다. 따라서, 사이드 월(18,19)과 절연막(16)과는 서로 에칭 선택성을 가지므로, 에칭 마스크로 될 수 있다.
이어서 도 2 (D)에 나타낸 바와 같이, 실리콘 기판(11)이 노출되어 있는 영역에 선택적으로 실리콘층(33,34)을, 예를 들면 선택 에피택셜 성장법에 의해 퇴적한다. 그후 상기 실리콘 기판(11)상에 상기 게이트 전극(17), 사이드 월(18,19) 등을 덮는 레지스트막(21)을, 도포 기술에 의해 예를 들면 500nm 정도의 두께로 형성한다. 계속해서 상기 레지스트막(21)을 이방성 에칭에 의해, 300nm 정도의 두께(도 4 d에서 이점쇄선으로 나타낸 부분)만큼 제거하여, 레지스트막(21)으로부터 절연막(16)을 노출시킨다.
또한 질화 실리콘으로 이루어지는 사이드 월(18,19)과 비교하여 인(P)을 도핑한 산화 실리콘으로 이루어지는 절연막(16)의 에칭 레이트가 예를 들면 30배 정도로 되는 에칭 조건으로 이방성 에칭을 행한다. 이 에칭 조건의 일예로서는, 플라즈마 에칭 장치를 이용하여, 에칭 가스로 옥타플루오로 시클로부탄(c­C4F8):18sccm〔이하, sccm은 표준상태에서의 체적유량(㎤/분)을 나타낸다〕, 일산화탄소(CO):300sccm, 아르곤(Ar):400sccm을 이용하고, 에칭 분위기의 압력을 5.3Pa, RF 파워를 1.5kW로 설정한다. 또한 희(希)불산 용액(예를 들면 물:불산=100:1)을 이용한 웨트 에칭(에칭시간:60초)에 의해 산화 실리콘으로 이루어지는 절연막(16)을 제거하여, 도 2 (E)에 나타낸 바와 같이, 게이트 전극(17)의 다결정 실리콘막(15)을 노출시킨다.
또한 상기 레지스트막(21)을 제거한 후, 도 2 (F)에 나타낸 바와 같이, 예를 들면 이온 주입법에 의해, 실리콘층(33,34) 및 게이트 전극(17)에 불순물을 주입한다. 그리고 RTA(Rapid Thermal Annealing)를 행한다. 이 RTA는, 예를 들면 램프 어닐링에 의해, 예를 들면 1000℃에서 10초간 행하여, 실리콘층(33,34)에 소스·드레인 전극(35,36)을 형성한다.
계속해서 도 2 (G)에 나타낸 바와 같이, 실리콘 기판(11)의 게이트 전극(17)측의 전체면에, 실리사이드를 형성하기 위한 고융점 금속막(22)으로서, 예를 들면 코발트막을 예를 들면 20nm의 두께로 퇴적한다.
이어서 실리사이드화 반응을 일으키기 위한 열처리(예를 들면 RTA)를 행한다. 이 열처리는, 예를 들면 550℃, 30초간의 램프 어닐링에 의해 행한다. 그후 황산 과수를 이용한 웨트 에칭에 의해 미반응의 고융점 금속막(22)을 제거하여, 코발트 실리사이드층만을 남기고, 도 2 (H)에 나타낸 바와 같이, 게이트 전극(17)의 다결정 실리콘막(15)상에 코발트 실리사이드층으로 이루어지는 금속 실리사이드층(23)을 형성하고, 소스·드레인 전극(35,36)상에 코발트 실리사이드층으로 이루어지는 금속 실리사이드층(24,25)을 형성한다.
이어서 도 2 (I)에 나타낸 바와 같이, 실리콘 기판(11)상에 게이트 전극(17) 등을 덮는 산화 실리콘으로 이루어지는 층간 절연막(51)을 퇴적한 후, 리소그래피 기술과 에칭 기술과를 이용하여 층간 절연막(51)에 콘택트 홀(52,53)을 개구한다. 여기에서는 질화 실리콘으로 이루어지는 사이드 월(18,19)에 비해 산화 실리콘으로 이루어지는 층간 절연막(51)의 에칭 레이트가 예를 들면 30배로 되는 조건으로 이방성 에칭을 행하여 상기 콘택트 홀(52,53)을 형성한다. 이 에칭 조건은, 일예로서, 플라즈마 에칭 장치를 이용하고, 에칭 가스로 옥타플루오로 시클로부탄(c­C4F8):18sccm〔이하, sccm은 표준상태에서의 체적유량(㎤/분)을 나타낸다〕, 일산화탄소(CO):300sccm, 아르곤(Ar):400sccm을 이용하고, 에칭 분위기의 압력을 5.3Pa, RF 파워를 1.5kW로 설정한다. 그리고, 도시하지는 않았으나, 금속 실리사이드층(23)상에도 콘택트 홀이 형성된다.
상기 제1 실시형태의 제조방법에 있어서는, 리소그래피 기술로 형성한 레지스트막(도시생략)은 그 레지스트 패턴을 마스크로 이용한 에칭 후에 제거한다.
상기 제1 실시형태의 제조방법을 이용하여 CMOS 트랜지스터를 형성하는 경우에는, pMOS 트랜지스터의 확장 전극(31,32) 및 소스·드레인 전극(35,36)을 형성할 때에는, nMOS 트랜지스터의 형성역역을 예를 들면 레지스트 마스크로 덮어, pMOS 트랜지스터의 형성영역에 p형 불순물을 도핑하고, 한편 nMOS 트랜지스터의 확장 전극(31,32) 및 소스·드레인 전극(35,36)을 형성할 때에는, pMOS 트랜지스터의 형성영역을 예를 들면 레지스트 마스크로 덮어, nMOS 트랜지스터의 형성영역에 n형 불순물을 도핑하면 된다.
상기 제1의 제조방법에서는, 게이트 전극(17)의 부분을 제외한 실리콘 기판(11)상에 레지스트막(21)이 남는 상태로 레지스트막(21)을 에치 백한 후, 게이트 전극(17)의 상부의 절연막(16)을 제거하므로, 이 절연막(16)만이 선택적으로 제거된다. 그러므로, 다른 부분이 에칭되지 않는다. 따라서, 실리콘 기판(11)상에 형성되어 있는 소자 분리 절연막(13)도 에칭되지 않는다.
또, 게이트 전극(17)상에 형성되는 금속 실리사이드층(23)은, 절연막(16)을 제거한 다결정 실리콘막(15)상에 형성되므로, 사이드 월(18,19)의 정상부보다 낮은 상태로 형성되게 된다. 그러므로, 콘택트 홀(52,53)이 사이드 월(18,19)에 겹치는 상태로 형성되어도, 사이드 월(18,19)에 의해 게이트 전극(17)과 콘택트 홀(52,53)의 내부에 형성되게 되는 콘택트부(도시생략)와의 거리가 확보된다.
[제2 실시형태]
다음에 제2의 발명의 제조방법에 관한 실시형태를 제2 실시형태로서, 도 3a∼도 3n의 제조공정도에 의해 설명한다. 도 3a∼도 3n에서는, 상기 도 2 (A)∼(I)에 의해 설명한 구성부품과 동일한 것에는 동일 부호를 붙였다.
도 3a에 나타낸 바와 같이, 실리콘 기판(11)에 소자 형성 영역(12)을 분리하는 소자 분리 영역(13)을 형성한다. 이어서 반도체기판(11)에, 예를 들면 웰의 형성, 임계전압(Vth) 조정 등의 불순물 주입을 행한 후, 열산화 등의 산화막 형성방법에 의해 게이트 절연막(14)을 예를 들면 5nm 정도의 두께로 형성한다. 이어서 CVD법 등의 성막기술에 의해, 다결정 실리콘막(15)을 예를 들면 150nm 정도의 두께로 형성하고, 또한 절연막(16)으로서 예를 들면 질화 실리콘막을 예를 들면 200nm 정도의 두께로 형성한다. 그후 리소그래피 기술과 이방성 에칭 기술과를 이용하여, 상기 절연막(16), 다결정 실리콘막(15)을 패터닝하여 게이트 전극(17)을 형성한다.
이어서 도 3b에 나타낸 바와 같이, 상기 게이트 전극(17)을 마스크로 하여 실리콘 기판(11)에 불순물을 주입하여 소스·드레인 전극의 확장 전극(31,32)을 형성한다. 그리고 실리콘 기판(11)상에 게이트 전극(17)을 덮는 산화 실리콘막(41)을 예를 들면 150nm의 두께로 형성한다.
계속해서 상기 산화 실리콘막(41)을 이방성 에칭하여, 도 3c에 나타낸 바와 같이, 게이트 전극(17)의 측벽부에 산화 실리콘막(41)을 남기고 사이드 월(18,19)을 형성한다. 따라서, 사이드 월(18,19)과 절연막(16)과는 서로 에칭 선택성을 가지므로, 에칭 마스크로 될 수 있다.
이어서 도 3d에 나타낸 바와 같이, 실리콘 기판(11)상에 게이트 전극(17), 사이드 월(18,19) 등을 덮는 인 실리케이트 글래스(PSG)로 이루어지는 마스크층 형성막(26)을 예를 들면 상압(常壓) CVD법에 의해 예를 들면 30nm의 두께로 퇴적한다. 그후 도 3e에 나타낸 바와 같이, 상기 실리콘 기판(11)상에 상기 마스크층 형성막(26)을 덮는 레지스트막(21)을, 도포 기술에 의해 예를 들면 400nm 정도의 두께로 형성한다. 계속해서 상기 레지스트막(21)을 이방성 에칭에 의해, 예를 들면 250nm 정도의 두께분만큼 제거하여, 도 3f에 나타낸 바와 같이, 레지스트막(21)으로부터 게이트 전극(17)상의 마스크층 형성막(26)을 노출시킨다.
또한 이방성 에칭을 행하여 게이트 전극(17) 상부의 마스크층 형성막(26)을 제거하여, 도 3g에 나타낸 바와 같이, 절연막(16)을 노출시키는 동시에 마스크층(27)을 형성한다. 그리고 상기 레지스트막(21)을 제거한 후, 열 인산을 이용한 웨트 에칭에 의해 절연막(16)을 선택적으로 제거하여, 도 3h에 나타낸 바와 같이, 다결정 실리콘막(15)을 노출시킨다. 이때, 실리콘 기판(11) 및 소자 분리 절연막(13)은 마스크층(27)에 덮여 있으므로 에칭되지 않는다.
또한 상기 마스크층(27)을 제거한 후, 도 3i에 나타낸 바와 같이, 예를 들면 이온 주입법에 의해, 게이트 전극(17) 및 그 양측의 실리콘 기판(11)에 불순물을 주입한다. 그리고 RTA를 행한다. 이 RTA는, 예를 들면 램프 어닐링에 의해, 예를 들면 1000℃에서 10초간 행하여, 실리콘 기판(11)에 소스·드레인 전극(35,36)을 형성한다.
계속해서 도 3j에 나타낸 바와 같이, 실리콘 기판(11)의 게이트 전극(17)측의 전체면에, 실리사이드를 형성하기 위한 고융점 금속막(22)으로서, 예를 들면 코발트막을 예를 들면 20nm의 두께로 퇴적한다.
이어서 상기 고융점 금속막(22)에 대하여 실리사이드화 반응을 일으키게 하기 위한 열처리(예를 들면 RTA)를 행한다. 이 열처리는, 예를 들면 550℃, 30초간의 램프 어닐링에 의해 행한다. 그후 황산 과수를 이용한 웨트 에칭에 의해 미반응의 고융점 금속막(22)을 제거하여, 코발트 실리사이드층만을 남기고, 도 3k에 나타낸 바와 같이, 게이트 전극(17)의 다결정 실리콘막(15)상에 코발트 실리사이드층으로 이루어지는 금속 실리사이드층(23)을 형성하고, 소스·드레인 전극(35,36)상에 코발트 실리사이드층으로 이루어지는 금속 실리사이드층(24,25)을 형성한다.
이어서 도 3l에 나타낸 바와 같이, 실리콘 기판(11)상에 게이트 전극(17) 등을 덮는 상태로 질화 실리콘막(54)을 예를 들면 70nm의 두께로 퇴적한 후, 또한 산화 실리콘막(55)을 예를 들면 70nm의 두께로 퇴적하여, 층간 절연막(51)을 형성한다. 그후 도 3m에 나타낸 바와 같이, 리소그래피 기술과 에칭 기술과를 이용하여 산화 실리콘막(55)에 콘택트 홀(52,53)의 일부를 형성한다. 여기에서는 질화 실리콘막(54)에 비해 산화 실리콘막(55)의 에칭 레이트가 예를 들면 10배로 되는 조건으로 이방성 에칭을 행하여 질화 실리콘막(54)의 상부까지 콘택트 홀(52,53)을 개구한다.
또한 도 3n에 나타낸 바와 같이, 코발트 실리사이드에 대한 질화 실리콘의 에칭 레이트가 예를 들면 30배로 되는 조건으로 금속 실리사이드층(24,25)이 노출되기까지 질화 실리콘막(54)을 에칭한다. 이와 같이 하여 콘택트 홀(52,53)을 형성한다. 그리고, 도시하지는 않았으나, 금속 실리사이드층(23)상에도 콘택트 홀이 형성된다.
그후, 도시하지는 않았으나 종래기술과 동일하게 하여, 콘택트부 및 배선을 형성한다.
상기 제2 실시형태의 제조방법에 있어서는, 리소그래피 기술로 형성한 레지스트막(도시생략)은 그 레지스트 패턴을 마스크로 이용한 에칭 후에 제거한다.
그리고, 상기 제2 실시형태에서는, 상기 제1 실시형태에서 설명한 것과 동일하게, 실리콘 기판(11)상에 소스·드레인 전극을 형성하기 위한 실리콘층을 형성해도 된다.
또, 상기 제2 실시형태의 제조방법을 이용하여 CMOS 트랜지스터를 형성하는 경우에는, pMOS 트랜지스터의 확장 전극(31,32) 및 소스·드레인 전극(35,36)을 형성할 때에는, nMOS 트랜지스터의 형성영역을 예를 들면 레지스트 마스크로 덮어, pMOS 트랜지스터의 형성영역에 p형 불순물을 도핑하고, 한편 nMOS 트랜지스터의 확장 전극(31,32) 및 소스·드레인 전극(35,36)을 형성할 때에는, pMOS 트랜지스터의 형성영역을 예를 들면 레지스트 마스크로 덮어, nMOS 트랜지스터와의 형성영역에 n형 불순물을 도핑하면 된다.
상기 제2 실시형태의 제조방법에 의하면, 평면에서 본 경우의 콘택트 홀(52,53)과 게이트 전극(17)과의 거리가 0으로 되어도 콘택트 홀(52,53)내에 형성되는 콘택트 재료와 게이트 전극(17)과의 거리는 질화 실리콘막(54)의 막 두께 정도는 최소한 확보하는 것이 가능하게 된다. 그러므로, 게이트 전극(17)과 콘택트 홀(52,53)에 형성되는 콘택트부(도시생략)간의 단락이 회피되는 동시에 리크전류가 저감된다.
즉, 게이트 전극(17)과 소스·드레인 전극(35,36)의 동시 실리사이드화와, 자기 정합 콘택트 형성 프로세스를 병용할 때에, 콘택트 재료와 게이트 전극(17)과의 거리를 확보할 수 있고, 게이트 전극(17)과 콘택트부간의 단락, 및 리크전류를 억제하면서, 기생저항의 저감에 의한 고성능화와 집적도의 향상을 도모할 수 있다.
[제3 실시형태]
다음에 제2의 발명의 제조방법에 관한 실시형태를 제3 실시형태로서, 도 4a∼도 4l의 제조공정도에 의해 설명한다. 이 도면에서는, 상기 도 2 (A)∼(I) 및 도 3a∼도 3n에 의해 설명한 구성부품과 동일한 것에는 동일 부호를 붙였다.
도 4a에 나타낸 바와 같이, 실리콘 기판(11)에 pMOS 트랜지스터의 소자형성영역(이하 ″pMOS″ 영역이라고 한다)(12p) 및 nMOS 트랜지스터의 소자형성영역(이하 ″nMOS″ 영역이라고 한다)(12n)을 분리하는 소자 분리영역(13)을 형성한다. 이어서 반도체기판(11)에, 예를 들면 웰의 형성, 임계전압(Vth) 조정 등의 불순물 주입을 행한 후, 열 산화 등의 산화막 형성방법에 의해 게이트 절연막(14)을 예를 들면 5nm 정도의 두께로 형성한다. 이어서 CVD법 등의 성막기술에 의해 다결정 실리콘막(15)을 예를 들면 150nm 정도의 두께로 형성하고, 또한 절연막(16)으로서 예를 들면 인을 질화 실리콘막(16)을 200nm 정도의 두께로 형성한다. 그후, 리소그래피 기술과 이방성 에칭 기술과를 이용하여 상기 절연막(16), 다결정 실리콘막(15)을 패터닝하여, pMOS 영역(12p) 및 nMOS 영역(12n)의 각각에 게이트 전극(17p,17n)을 형성한다.
이어서 도 4b에 나타낸 바와 같이, nMOS 영역(12n)을 덮는 레지스트막(도시생략)을 형성한 후, 이 레지스트막과 상기 게이트 전극(17p)을 마스크로 하여 실리콘 기판(11)에 p형 불순물을 주입하여 소스·드레인 전극의 확장 전극(31p,32p)을 형성한다. 그후 상기 레지스트막을 제거한다. 이어서 pMOS 영역(12p)을 덮는 레지스트막(도시생략)을 형성한 후, 이 레지스트막과 상기 게이트 전극(17n)을 마스크로 하여 실리콘 기판(11)에 n형 불순물을 주입하여 소스·드레인 전극의 확장 전극(31n,32n)을 형성한다. 상기 p형 불순물의 이온 주입전에 실리콘 기판(11)의 표면에 얇은 산화막(도시생략)을 형성하고, 그 p형 불순물의 이온 주입후에 그 얇은 산화막을 제거해도 된다. 그리고 실리콘 기판(11)상에 게이트 전극(17p,17n)을 덮는 산화 실리콘막(41)을 예를 들면 150nm의 두께로 형성한다.
계속해서 상기 산화 실리콘막(41)을 이방성 에칭하여, 도 4c에 나타낸 바와 같이, 게이트 전극(17p)의 측벽부에 산화 실리콘막(41)을 남기고 사이드 월(18p,19p)을 형성하는 동시에, 게이트 전극(17n)의 측벽부에 산화 실리콘막(41)을 남기고 사이드 월(18n,19n)을 형성한다. 따라서, 사이드 월(18p,19p,18n,19n)과 절연막(16)과는 서로 에칭 선택성을 가지므로, 에칭 마스크로 될 수 있다.
이어서 도 4d에 나타낸 바와 같이, 실리콘 기판(11)의 노출 부분을 선택적으로 산화하여, 마스크층(27)을 예를 들면 산화 실리콘을 5nm 정도의 두께로 퇴적하여 형성한다.
이어서 열 인산에 의한 웨트 에칭에 의해, 각 게이트 전극(17p,17n)상의 질화 실리콘으로 이루어지는 절연막(16)을 선택적으로 제거한다. 이때, 실리콘 기판(11)은 산화 실리콘으로 이루어지는 마스크층(27), 사이드 월(18p,19p,18n,19n) 등에 덮여 있으므로 에칭되지 않는다. 그 결과, 도 4e에 나타낸 바와 같이, 게이트 전극(17p,17n)의 각 다결정 실리콘막(15)이 노출된다.
이어서 도 4f에 나타낸 바와 같이, 리소그래피 기술에 의해 nMOS 영역(12n)을 덮는 레지스트막(61)을 형성한 후, pMOS 영역(12p)의 실리콘 기판(11) 및 게이트 전극(17p)에 p형 불순물로서, 예를 들면 이불화 붕소 이온(BF2 ＋)을 이온 주입한다. 이때의 이온 주입 조건으로서는, 예를 들면 주입 에너지를 30keV, 도즈량을 5×1015개／㎠로 설정한다.
이어서 상기 레지스트막(61)을 제거한 후, 희불산 용액을 이용한 웨트 에칭에 의해, 상기 마스크층(27)을 제거한다. 그후 도 4g에 나타낸 바와 같이, 리소그래피 기술에 의해 pMOS 영역(12p)을 덮는 레지스트막(62)을 형성한 후, nMOS 영역(12n)의 실리콘 기판(11) 및 게이트 전극(17n)에 n형 불순물로서, 예를 들면 비소 이온(As＋)을 이온 주입한다. 이때의 이온 주입 조건으로서는, 예를 들면 주입 에너지를 60keV, 도즈량을 5×1015개／㎠로 설정한다.
이어서 상기 레지스트막(62)을 제거한 후, RTA(Rapid Thermal Annealing)를 행한다. 이 RTA는, 예를 들면 램프 어닐링에 의해, 예를 들면 1000℃에서 10초간 행하여, 실리콘 기판(11)의 pMOS 영역의 게이트 전극(17p), 소스·드레인 전극(35p,36p) 및 nMOS 영역의 게이트 전극(17n), 소스·드레인 전극(35n,36n)을 활성화한다.
계속해서 도 4h에 나타낸 바와 같이, 실리콘 기판(11)의 게이트 전극(17p,17n)측의 전체면에, 실리사이드를 형성하기 위한 고융점 금속막(22)으로서, 예를 들면 코발트막을 예를 들면 20nm의 두께로 퇴적한다.
이어서 실리사이드화 반응을 일으키게 하기 위한 열처리(예를 들면 RTA)를 행한다. 이 열처리는, 예를 들면 550℃, 30초간의 램프 어닐링에 의한다. 그후 황산 과수를 이용한 웨트 에칭에 의해 미반응의 고융점 금속막(22)을 제거하여, 코발트 실리사이드층만을 남기고, 도 4i에 나타낸 바와 같이, 게이트 전극(17p)의 다결정 실리콘막(15)상에 코발트 실리사이드층으로 이루어지는 금속 실리사이드층(23p)을 형성하고, 소스·드레인 전극(35p,36p)상에 코발트 실리사이드층으로 이루어지는 금속 실리사이드층(24p,25p)을 형성하는 동시에, 게이트 전극(17n)의 다결정 실리콘막(15)상에 코발트 실리사이드층으로 이루어지는 금속 실리사이드층(23n)을 형성하고, 소스·드레인 전극(35n,36n)상에 코발트 실리사이드층으로 이루어지는 금속 실리사이드층(24n,25n)을 형성한다.
이어서 도 4j에 나타낸 바와 같이, 실리콘 기판(11)상에 각 게이트 전극(17p,17n) 등을 덮는 상태로 질화 실리콘막(54)을 예를 들면 70nm의 두께로 퇴적한 후, 또한 산화 실리콘막(55)을 예를 들면 70nm의 두께로 퇴적하여, 층간 절연막(51)을 형성한다. 그후 도 4k에 나타낸 바와 같이, 리소그래피 기술과 에칭 기술과를 이용하여 산화 실리콘막(55)에 콘택트 홀(52p,53p)의 일부 및 콘택트 홀(52n,53n)의 일부를 형성한다. 여기에서는 질화 실리콘막(54)에 비해 산화 실리콘막(55)의 에칭 레이트가 예를 들면 10배로 되는 조건으로 이방성 에칭을 행하여 질화 실리콘막(54)의 상부까지 콘택트 홀(52p,53p,52n,53n)을 개구한다.
또한 도 4l에 나타낸 바와 같이, 코발트 실리사이드에 대한 질화 실리콘의 에칭 레이트가 예를 들면 30배로 되는 조건으로 금속 실리사이드층(24p,25p,24n,25n)이 노출되기까지 질화 실리콘막(54)을 에칭한다. 이와 같이 하여 콘택트 홀(52p,53p,52n,53n)을 형성한다. 그리고, 도시하지는 않았으나, 금속 실리사이드층(23p,23n)상에도 콘택트 홀이 형성된다.
그후, 도시하지는 않았으나 종래기술과 동일하게 하여, 콘택트부 및 배선을 형성한다.
상기 제3 실시형태의 제조방법에 있어서는, 리소그래피 기술로 형성한 레지스트막(도시생략)은 그 레지스트 패턴을 마스크로 이용한 에칭 후에 제거한다.
그리고, 상기 제3 실시형태에서는, 상기 제1 실시형태에서 설명한 것과 동일하게, 실리콘 기판(11)상에 소스·드레인 전극을 형성하기 위한 실리콘층을 형성해도 된다.
이상 설명한 바와 같이 본 발명의 제1, 제2의 제조방법에 의하면, 실리콘 기판을 에칭하지 않고 선택적으로 게이트 전극 상부의 절연막을 제거할 수 있으므로, 예를 들면 실리콘 기판상에 형성되어 있는 소자 분리 절연막이 에칭되지 않는다. 그리고 게이트 전극상 및 실리콘 기판상을 동시에 실리사이드화하여 금속 실리사이드층을 형성하므로, 기생저항의 저감이 가능하고, 고성능화를 도모할 수 있다.
또, 게이트 전극상에 형성되는 금속 실리사이드층은 절연막을 제거한 다결정 실리콘막상에 형성되므로, 사이드 월보다 낮은 상태로 형성할 수 있다. 그러므로, 자기 정합적으로 형성한 콘택트 홀이 사이드 월에 겹쳐서 형성되어도, 사이드 월에 의해 게이트 전극과 콘택트 홀에 형성되는 콘택트부와의 단락을 회피할 수 있으므로 프로세스 여유가 확대되고, 고집적화를 도모할 수 있는 동시에, 리크전류의 억제를 도모하는 것이 가능하게 되어, 원료에 대한 제품의 비율의 향상을 도모할 수 있다.
이상, 본 발명의 바람직한 실시예에 대하여 구체적으로 설명하였으나, 본 발명은 전술한 실시예에 한정되는 것은 아니고, 이 기술분야에서 숙련되 자는 다음의 특허청구의 범위에 정의된 범위 및 기술적 사상을 일탈하지 않고 여러 가지 변형 및 변경이 가능함을 이해할 수 있을 것이다.

Claims (10)

  1. 게이트 절연막이 형성되고 또한 이 게이트 절연막상에 다결정 실리콘막과 절연막과를 적층한 게이트 전극을 구비한 실리콘 기판을 준비하는 공정과,
    상기 게이트 전극의 양 측부에 상기 절연막에 대하여 에칭 선택성을 가지는 재료로 사이드 월을 형성하는 공정과,
    상기 반도체기판상에 상기 게이트 전극을 덮는 레지스트막을 형성한 후, 이 게이트 전극 부분을 제외한 실리콘 기판상에 레지스트막을 남기면서 이 게이트 전극 상부가 노출되기까지 이 레지스트막을 에치 백하는 공정과,
    상기 레지스트막 및 상기 사이드 월을 마스크로 하여 상기 게이트 전극 상부의 절연막을 선택적으로 제거한 후, 이 레지스트막을 제거하는 공정과,
    상기 반도체기판상에 상기 게이트 전극을 덮는 고융점 금속막을 형성한 후, 열처리를 행함으로써 이 고융점 금속막과 이 게이트 전극의 다결정 실리콘막, 및 이 고융점 금속막과 이 실리콘 기판과를 실리사이드 반응시켜, 이 게이트 전극상 및 이 실리콘 기판상에 금속 실리사이드층을 형성하는 공정과
    로 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 절연막은 산화 실리콘으로 형성하고, 상기 사이드 월은 질화 실리콘으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 게이트 절연막이 형성되고 또한 이 게이트 절연막상에 다결정 실리콘막과 절연막과를 적층한 게이트 전극을 구비한 실리콘 기판을 준비하는 공정과,
    상기 게이트 전극의 양 측부에 상기 절연막과는 에칭 선택성을 가지는 재료로 사이드 월을 형성하는 공정과,
    상기 반도체기판상에 상기 절연막에 대하여 에칭 선택성을 가지는 재료로 상기 실리콘 기판상을 덮는 마스크층을 형성하는 공정과,
    상기 마스크층 및 사이드 월을 마스크로 하여 상기 게이트 전극 상부의 절연막을 선택적으로 제거한 후, 이 마스크층을 제거하는 공정과,
    상기 반도체기판상에 상기 게이트 전극을 덮는 고융점 금속막을 형성한 후, 열처리를 행함으로써 이 고융점 금속막과 이 게이트 전극의 다결정 실리콘막, 및 이 고융점 금속막과 이 실리콘 기판과를 실리사이드 반응시켜, 이 게이트 전극상 및 이 실리콘 기판상에 금속 실리사이드층을 형성하는 공정과
    로 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제3항에 있어서, 상기 마스크층을,
    상기 실리콘 기판상에 게이트 전극을 덮는 상태로 마스크층 형성막을 성막한 후, 이 마스크층 형성막상에 레지스트막을 형성하는 공정과,
    상기 게이트 전극상의 상기 마스크층 형성막이 노출되는 상태로 이 레지스트막을 에치 백하고, 또한 이 레지스트막을 마스크로 하여 이 게이트 전극상의 이 마스크층 형성막을 제거하는 공정과,
    상기 레지스트막을 제거하는 공정과
    에 의해 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제3항에 있어서, 상기 절연막을 질화 실리콘으로 형성하고, 상기 마스크층을 산화 실리콘으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제4항에 있어서, 상기 절연막을 질화 실리콘으로 형성하고, 상기 마스크층을 산화 실리콘으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제3항에 있어서, 상기 마스크층을, 상기 실리콘 기판을 선택적으로 산화함으로써 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제7항에 있어서, 상기 절연막을 질화 실리콘으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제3항에 있어서, 또한 상기 금속 실리사이드층을 형성한 후, 상기 실리콘 기판상에 제1 층간 절연막을 형성한 후, 상기 제1 층간 절연막상에 이 제1 층간 절연막에 대하여 에칭 선택성을 가지는 재료로 제2 층간 절연막을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제9항에 있어서, 상기 사이드 월을 산화 실리콘계 재료로 형성하고, 상기 제1 층간 절연막을 질화 실리콘으로 형성하고, 상기 제2 층간 절연막을 산화 실리콘계 재료로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6403488B1 (en) * 1998-03-19 2002-06-11 Cypress Semiconductor Corp. Selective SAC etch process
JP3175700B2 (ja) 1998-08-24 2001-06-11 日本電気株式会社 メタルゲート電界効果トランジスタの製造方法
JP3295931B2 (ja) * 1999-04-28 2002-06-24 日本電気株式会社 半導体装置の製造方法
US6569766B1 (en) * 1999-04-28 2003-05-27 Nec Electronics Corporation Method for forming a silicide of metal with a high melting point in a semiconductor device
KR100558540B1 (ko) * 1999-05-21 2006-03-10 삼성전자주식회사 반도체 소자 제조방법
US6372634B1 (en) 1999-06-15 2002-04-16 Cypress Semiconductor Corp. Plasma etch chemistry and method of improving etch control
KR20010003682A (ko) * 1999-06-24 2001-01-15 김영환 자기정렬식 게이트전극 형성방법
US6271106B1 (en) * 1999-10-29 2001-08-07 Motorola, Inc. Method of manufacturing a semiconductor component
JP3439706B2 (ja) 1999-11-17 2003-08-25 シャープ株式会社 半導体装置の製造方法
JP3554514B2 (ja) * 1999-12-03 2004-08-18 松下電器産業株式会社 半導体装置及びその製造方法
JP2001196581A (ja) * 2000-01-17 2001-07-19 Oki Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
US20010053572A1 (en) * 2000-02-23 2001-12-20 Yoshinari Ichihashi Semiconductor device having opening and method of fabricating the same
US6388327B1 (en) 2001-01-09 2002-05-14 International Business Machines Corporation Capping layer for improved silicide formation in narrow semiconductor structures
KR20030005603A (ko) * 2001-07-09 2003-01-23 주식회사 하이닉스반도체 반도체 장치의 게이트 및 그의 제조방법
US6727168B2 (en) 2001-10-24 2004-04-27 Micron Technology, Inc. Method of forming local interconnects
KR100423094B1 (ko) * 2002-01-31 2004-03-16 아남반도체 주식회사 실리사이드의 브릿지 방지방법
KR100549006B1 (ko) * 2004-02-27 2006-02-02 삼성전자주식회사 완전한 실리사이드 게이트를 갖는 모스 트랜지스터 제조방법
US7078278B2 (en) * 2004-04-28 2006-07-18 Advanced Micro Devices, Inc. Dual-metal CMOS transistors with tunable gate electrode work function and method of making the same
US7235472B2 (en) * 2004-11-12 2007-06-26 Infineon Technologies Ag Method of making fully silicided gate electrode
US7544553B2 (en) * 2005-03-30 2009-06-09 Infineon Technologies Ag Integration scheme for fully silicided gate
US8946828B2 (en) * 2010-02-09 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having elevated structure and method of manufacturing the same
US20120205727A1 (en) * 2011-02-11 2012-08-16 International Business Machines Corporation Semiconductor device including multiple metal semiconductor alloy region and a gate structure covered by a continuous encapsulating layer

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08204193A (ja) * 1995-01-27 1996-08-09 Ricoh Co Ltd 半導体装置の製造方法
JPH08274187A (ja) * 1995-02-03 1996-10-18 Sony Corp 半導体装置の製造方法
JPH09148568A (ja) * 1995-11-21 1997-06-06 Seiko Epson Corp 半導体装置の製造方法
KR19980040632A (ko) * 1996-11-29 1998-08-17 김광호 반도체 장치의 살리사이드 형성방법
KR0165999B1 (ko) * 1994-10-12 1999-02-01 가네꼬 히사시 반도체 장치 및 그 제조 방법
KR100244577B1 (ko) * 1992-06-19 2000-02-15 김영환 반도체메모리셀의실리사이드제조방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100212455B1 (ko) * 1996-11-04 1999-08-02 정선종 이중 게이트 구조의 반도체 소자 제조 방법
TW408465B (en) * 1997-01-24 2000-10-11 United Microelectronics Corp The manufacture method of anti-electrostatic discharge device
US5966597A (en) * 1998-01-06 1999-10-12 Altera Corporation Method of forming low resistance gate electrodes

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100244577B1 (ko) * 1992-06-19 2000-02-15 김영환 반도체메모리셀의실리사이드제조방법
KR0165999B1 (ko) * 1994-10-12 1999-02-01 가네꼬 히사시 반도체 장치 및 그 제조 방법
JPH08204193A (ja) * 1995-01-27 1996-08-09 Ricoh Co Ltd 半導体装置の製造方法
JPH08274187A (ja) * 1995-02-03 1996-10-18 Sony Corp 半導体装置の製造方法
JPH09148568A (ja) * 1995-11-21 1997-06-06 Seiko Epson Corp 半導体装置の製造方法
KR19980040632A (ko) * 1996-11-29 1998-08-17 김광호 반도체 장치의 살리사이드 형성방법

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