JP3439706B2 - 半導体装置の製造方法 - Google Patents
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Description
法に関する。更に詳しくは、本発明は、半導体装置の一
種である不揮発性半導体記憶装置の製造方法に関し、特
にサリサイド(self-Aligned Silicidation:SALICIDE)
法と自己整合コンタクト(Self-Aligned Contact:SAC)法
を用いる半導体装置の製造方法に関する。
小によるコンタクト抵抗、拡散層の浅接合化による寄生
抵抗は増加する傾向にある。このようなコンタクト抵抗
や寄生抵抗を低減する手段として、導通が必要なシリコ
ン領域に金属を堆積させ、その後にアニールを行うこと
でシリサイドを形成し、未反応の金属を除去することで
シリサイドのみを残す自己整合シリサイド法が使われて
いる。自己整合シリサイドの従来技術を以下に述べる。
スタに自己整合シリサイド法を適用した例である。
1に形成された素子分離領域12間の活性領域上に、ゲ
ート絶縁膜13を介してゲート電極14が形成されてい
る。また、ゲート電極14の両側には、ソース15aと
ドレイン16aとしての高濃度拡散層が形成されてい
る。更にゲート電極14の側壁にはサイドウォールスペ
ーサー28が形成されている。このような構造のゲート
電極を有するシリコン基板1上に金属膜(コバルト、チ
タン等)を堆積し、熱処理を行ってシリサイド化した
後、未反応な金属を除去してゲート電極14、ソース1
5aとドレイン16a上に金属シリサイド層18〜20
を形成する。この方法では金属シリサイド層18の底面
は、サイドウォールスペーサー28の上部よりも高い位
置に形成される。
トとゲート電極との距離を大きくとることが難しくなっ
てきたため、層間絶縁膜とは異なる材質の膜をゲート電
極の上部やその側壁等に形成してコンタクトがゲート電
極に接触及び接近するのを防ぐ自己整合コンタクト法が
提案されている。この方法にはいろいろな種類がある
が、よく検討されているのはシリコン窒化膜をエッチス
トップ層として用いる方法である。
を形成するためには、金属シリサイド層18形成後に、
シリコン基板1上にゲート電極14等を覆うシリコン窒
化膜21を堆積する。この後、シリコン酸化膜からなる
層間絶縁膜22を堆積する(図15(b))。そしてフ
ォトリソグラフィ、エッチング法によって層間絶縁膜2
2にコンタクトホール23と24を開口する。このエッ
チングは、エッチストップ層としてのシリコン窒化膜2
1に対してシリコン酸化膜からなる層間絶縁膜22を選
択的に除去する条件でシリコン窒化膜21の上部まで行
い、続いて金属シリサイド膜に対してシリコン窒化膜を
選択的にエッチングする条件で、金属シリサイド膜が露
出するまで行われる(図15(c))。
己整合シリサイド法及び自己整合コンタクト法を提供し
ているが、同様な方法を不揮発性半導体記憶装置に適用
した場合のビットライン方向の断面における工程図を、
図16(a)〜(c)に示す。図16(a)〜(c)
は、図15(a)〜(c)に対応している。図16
(a)〜(c)中、2はゲート絶縁膜、3はフローティ
ングゲートシリコン膜、4はONO膜からなるゲート間
絶縁膜、5はコントロールゲートシリコン膜をそれぞれ
示している。
技術による自己整合コンタクト法では、コンタクトホー
ルの形成位置がずれて、ゲート電極の側壁に位置するサ
イドウォールスペーサーにかかるような場合には、コン
タクトホールに形成されるコンタクト部とゲート電極
(特にシリサイド部)との距離が狭くなり電気的な耐圧
が低下する傾向がある。
ば特開平11−17181号公報に記載された方法があ
る。この方法は、自己整合シリサイド(SALICID
E)法と自己整合コンタクト(SAC)法を両立させる
と共に、コンタクトホール形成時にアライメントにずれ
が生じても、ゲート電極とコンタクト部の電気的な耐圧
劣化を抑制しようとするものである。この方法を図17
(a)〜(e)を用いて説明する。
を示し、図中、9は熱酸化膜、30はオフセット酸化膜
を意味する。このMOSトランジスタの全面にレジスト
層29を塗布により形成し、エッチバックを行ってオフ
セット酸化膜30上部を露出させる。次いで、他の部分
にレジスト層29を残した状態で、ゲート電極14上の
オフセット酸化膜30を選択的に除去する(図17
(b))。
ドレイン16aを同時にシリサイド化する(図17
(c))。その後、全面にシリコン窒化膜21及び層間
絶縁膜22を堆積した後(図17(d))、コンタクト
ホール23と24を形成する(図17(e))。
OSトランジストでは、コンタクトホール23と24形
成時に、アライメントがずれた場合でも、オフセット酸
化膜30及びその側壁に形成されたサイドウォールスペ
ーサー28により、シリサイドの這い上がりを抑制する
ことができる。更に、ゲート電極14上にシリコン窒化
膜21があるため、ゲート電極14とコンタクト部の電
気的な耐圧劣化を抑制することが可能となる。
明したが、この方法は、ゲート絶縁膜13上にフローテ
ィングゲートシリコン膜3、ゲート間絶縁膜4、コント
ロールゲートシリコン膜5、窒化膜をこの順で形成し、
ゲート電極14をコントロールゲートシリコン膜5、オ
フセット酸化膜30を窒化膜とすることで不揮発性半導
体に適用することができる。
進展すると、コンタクトホールの形成位置がずれてゲー
ト電極上にかかり、拡散領域のコンタクトとゲート電極
とで短絡することとなる。
ク、オフセット酸化膜除去という工程が追加されるとい
う問題がある。
シリサイド化するための絶縁膜除去用マスク工程が増加
するという問題がある。
去するための工程を追加することなしに、ゲート電極と
拡散領域のコンタクト部の電気的な耐圧劣化を抑制する
ことを目的とするものである。
ば、(a)シリコン基板上に、ゲート絶縁膜、フローテ
ィングゲートシリコン膜、ゲート間絶縁膜、コントロー
ルゲートシリコン膜をこの順で積層したゲート電極形成
層上に第3絶縁膜を設ける工程と、(b)前記各膜をシ
リコン基板が露出するまでエッチングして、ゲート電極
を形成すると共にソース及びドレイン形成領域を開口さ
せ、次いで第3絶縁膜をゲート電極の少なくとも一方の
端部に残して除去することでコントロールゲートシリコ
ン膜を一部露出させる工程と、(c)前記ゲート電極と
該ゲート電極上に残る第3絶縁膜の側壁にサイドウォー
ルスペーサーを形成する工程と、(d)全面に高融点金
属膜を堆積する工程と、(e)熱処理を行うことによっ
て該高融点金属膜と、露出したコントロールゲートシリ
コン膜及びシリコン基板とを同時にシリサイド化反応さ
せて、露出したコントロールゲートシリコン膜及びシリ
コン基板の上に金属シリサイド層を形成する工程を備え
たことを特徴とする半導体装置の製造方法が提供され
る。
ために、既存の自己整合ソース形成のためのマスクを使
って、ゲート電極上の絶縁膜の除去時に、ゲート電極上
にシリサイド化する領域とシリコン窒化膜領域とをつく
りわけ、その後に高融点金属膜を堆積することを特徴の
1つとしている。
極(特にシリサイド部)との距離を大きくとることが可
能となる。また、コンタクトホールの形成位置がずれて
ゲート電極にかかるような場合であってもゲート電極上
にシリコン窒化膜領域があることで電気的な耐圧の低下
を防ぐことが可能となる。そして、ゲート電極上の絶縁
膜を自己整合ソースエッチングの際に同時に除去するこ
とで工程が複雑化することを防ぐことができる。
する。まず、図1及び13(a)が本発明の方法により
形成できる半導体装置である。図1はビットライン方向
のタングステンプラグ10形成後の断面図であり、図1
3(a)は平面図である。なお、図13(b)は、平面
図である図13(a)の断面との対応関係を示すための
図である。
より得ることができる。
上にSTI法により素子分離領域12を形成する。素子
分離領域は例えばCVDシリコン酸化膜からなる。次
に、シリコン基板1上にゲート絶縁膜2(トンネル絶縁
膜)を形成する。ゲート絶縁膜は例えば8〜10nm厚
さのシリコン酸化膜からなる。ゲート絶縁膜2上にフロ
ーティングゲートシリコン膜材料層を堆積し、所望に応
じてりんのような不純物をドープし、フォトリソグラフ
ィ及びエッチング処理して、一方向(ビットライン方
向)において平行なパターンを有するフローティングゲ
ートシリコン膜3を形成する。フローティングゲートシ
リコン膜は例えば厚さ100〜200nmの多結晶シリ
コンからなる。
つづいて、ゲート間絶縁層形成用の材料層(例えばシリ
コン酸化膜−シリコン窒化膜−シリコン酸化膜:ONO
からなる)を堆積させる。次いで、ゲート間絶縁膜形成
用の材料層上にコントロールゲートシリコン膜材料層を
堆積し、所望に応じてりんのような不純物をドープす
る。コントロールゲートシリコン膜材料層は例えば多結
晶シリコン層からなる。次に、コントロールゲートシリ
コン膜材料層上に第3絶縁膜形成用の材料層、例えば、
シリコン窒化膜を堆積する。シリコン窒化膜の前にシリ
コン酸化膜を堆積して第3絶縁膜形成用の材料層を2層
としてもよい。
ッチング処理してゲート電極形状にパターニングする。
このエッチングにおいて、各材料層が順次エッチングさ
れて、第3絶縁膜6、コントロールゲートシリコン膜
5、ゲート間絶縁膜4が形成される(図3と5)。更
に、このときフローティングゲートシリコン膜3もエッ
チングされ、フローティングゲートシリコン膜3の上記
エッチングに対し直角に配向された行が画定される。な
お、図3は、ワードライン方向の断面図であり、図5は
ビットライン方向の断面図である。ここで、図4に図3
と5が対応する平面図を示す。
が得られ、矩形フローティングゲート領域がコントロー
ルゲートシリコン膜5の下側に形成される。
レイのドレインや他サイドの隣接する素子分離膜をエッ
チングしないようなパターンのレジスト層26を形成す
る。このレジスト層26を用いて、ソース形成領域15
上の露出している素子分離領域12を除去する(図6、
図7(a)及び7(b))。このときコントロールゲー
トシリコン膜上の第3絶縁膜6は、コントロールゲート
シリコン膜5をエッチ停止層として除去される。従っ
て、ソースを決めるレジスト層26によれば、ゲート上
のシリサイド化する領域8も同時に決めることができ
る。
成領域16に適切な拡散領域をよく知られた方法を用い
て形成する。続いて、図8に示すように、熱酸化層9
(再酸化)を制御線7のまわりに熱成長させ、各々のコ
ントロールゲートシリコン膜5とフローティングゲート
シリコン膜3とをソース15aとドレイン16aから絶
縁する。
を基板上に堆積させ制御線7の上部、側部を覆い異方性
エッチングを行ってサイドウォールスペーサー17、1
7a、17bを形成する。この異方性エッチングではゲ
ート上のシリサイド化する領域8までエッチバックを行
うのでゲート上の第3絶縁膜6は、少し膜減りすると共
にその側壁にもサイドウォールスペーサーが形成され
る。
a、ドレイン16aを画定する。そして全面にシリサイ
ドを形成するための高融点金属層(たとえばコバルト
等)を堆積する。次いでシリサイド化反応を起こさせる
ための熱処理(たとえばRTA:Rapid Thermal Anneal)を
行う。その後、硫酸過水を用いたウエットエッチングに
より未反応の高融点金属膜を除去して、ゲート電極のシ
リサイド化する領域8上と、ソース15a及びドレイン
16a上に金属シリサイド層18及び20を形成する
(図9)。
シリコン窒化膜21を堆積後、例えばシリコン酸化膜か
らなる層間絶縁膜22を堆積する(図10)。そしてフ
ォトリソグラフィ、エッチング法によって層間絶縁膜2
2にコンタクトホール23を開口する(図11と図1
2)。
サイドウォール17、17a、17b、ゲート電極上の
第3絶縁膜6、シリコン窒化膜21に対して、シリコン
酸化膜からなる層間絶縁膜22を選択的に除去する条件
にて、レジスト層27を用いてシリコン窒化膜21の上
部まで行う。続いて金属シリサイド膜に対してシリコン
窒化膜を選択的にエッチングする条件にて金属シリサイ
ド膜が露出するまでエッチングを行う。レジスト層27
はエッチング後に除去する。
法により、例えばタングステンからなるプラグ10を導
入することで、図1の不揮発性記憶装置を形成すること
ができる。
ルを形成しない場合について例示しているが、図14に
示すように、ソースにコンタクトホール24を形成する
ことも可能である。
ることなく、ゲート電極上に絶縁膜領域を設けることが
でき、かつゲート電極上及びシリコン基板上を同時にシ
リサイド化して金属シリサイド層を形成できる。またゲ
ート電極上の金属シリサイドの上面はゲート電極上の絶
縁膜領域の上面よりも低い位置に形成され、絶縁膜をシ
リコン窒化膜とすることで、自己整合的に形成したコン
タクトホールがゲート電極上にかかってもコンタクトホ
ールに形成されるコンタクト部とゲート電極(特にシリ
サイド部)との短絡を回避することができる。そのた
め、コンタクト部とゲート電極(特にシリサイド部)と
のプロセス余裕ができるのでリーク電流の抑制が図れ
る。
法を用いるため、ゲート電極上の絶縁膜をシリコン窒化
膜とすることができ自己整合コンタクト法によるコンタ
クトエッチ時のプロセス余裕が大きくなる。サイドウォ
ールをシリコン窒化膜で形成することにより、 微細化
によるドレインスペースの縮小時にもサイドウォールス
ペーサー幅を狭くしてドレインのシリサイド化領域を確
保することができる。
体装置のビットライン方向の概略断面図である。
方向の概略工程断面図である。
方向の概略工程断面図である。
図である。
方向の概略工程断面図である。
図である。
方向の概略工程断面図である。
方向の概略工程断面図である。
方向の概略工程断面図である。
ン方向の概略工程断面図である。
ン方向の概略工程断面図である。
ン方向の概略工程断面図である。
導体装置の概略平面図である。
導体装置のビットライン方向の概略断面図である。
問題点を説明する概略工程断面図である。
を説明する概略工程断面図である。
タクト法の両立を図った改良法の概略工程断面図であ
る。
ー 18、19、20 金属シリサイド層 21 シリコン窒化膜 22 層間絶縁膜 23、24 コンタクトホール 26、27、29 レジスト層 30 オフセット酸化膜
Claims (4)
- 【請求項1】 (a)シリコン基板上に、ゲート絶縁
膜、フローティングゲートシリコン膜、ゲート間絶縁
膜、コントロールゲートシリコン膜をこの順で積層した
ゲート電極形成層上に第3絶縁膜を設ける工程と、
(b)前記各膜をシリコン基板が露出するまでエッチン
グして、ゲート電極を形成すると共にソース及びドレイ
ン形成領域を開口させ、次いで第3絶縁膜をゲート電極
の少なくとも一方の端部に残して除去することでコント
ロールゲートシリコン膜を一部露出させる工程と、
(c)前記ゲート電極と該ゲート電極上に残る第3絶縁
膜の側壁にサイドウォールスペーサーを形成する工程
と、(d)全面に高融点金属膜を堆積する工程と、
(e)熱処理を行うことによって該高融点金属膜と、露
出したコントロールゲートシリコン膜及びシリコン基板
とを同時にシリサイド化反応させて、露出したコントロ
ールゲートシリコン膜及びシリコン基板の上に金属シリ
サイド層を形成する工程を備えたことを特徴とする半導
体装置の製造方法。 - 【請求項2】 工程(a)の前にシリコン基板に活性領
域を仕切る素子分離領域を設ける工程を有し、工程
(b)の第3絶縁膜の除去時に、ソース形成領域上の素
子分離領域の除去及びコントロールゲートシリコン膜上
に形成される金属シリサイド層の領域の画定を同時に行
う請求項1に記載の製造方法。 - 【請求項3】 工程(b)の第3絶縁膜の除去とソース
形成領域上の素子分離領域の除去が、シリコン膜及びシ
リコン基板に対して、選択的に行われる請求項2に記載
の製造方法。 - 【請求項4】 第3絶縁膜とサイドウォールスペーサー
が、シリコン窒化膜からなる請求項1〜3のいずれか1
つに記載の製造方法。
Priority Applications (2)
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