JPH09321280A

JPH09321280A - Ｍｏｓトランジスタおよびその製造方法

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Publication number: JPH09321280A
Application number: JP13002896A
Authority: JP
Inventors: Hirobumi Sumi; 博文角
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-05-24
Filing date: 1996-05-24
Publication date: 1997-12-12
Anticipated expiration: 2016-05-24
Also published as: JP3724057B2

Abstract

(57)【要約】【課題】ソース／ドレイン領域のシート抵抗とコンタ
クト抵抗を低減させながら自己整合コンタクト・プロセ
スが適用できるＭＯＳトランジスタを提供する。【解決手段】共に酸化シリコンよりなるフィールド酸
化膜２およびＬＤＤサイドウォール６の上であってコン
タクトホール１６の重ね合わせずれが発生すると予測さ
れる領域にＷＳｉｘ膜からなる部分型導電ストッパ膜８
Ｆ，８Ｇを形成し、かつこれらストッパ膜８Ｆ，８Ｇの
中間ではソース／ドレイン領域７の表面にＴｉＳｉｘ膜
１１を形成してシート抵抗を低減させる。コンタクトホ
ール１６の底面がフィールド酸化膜２やＬＤＤサイドウ
ォール６の上に掛かっても、ストッパ膜８Ｆ，８Ｇのお
かげでこれらの絶縁膜に穴が開かず、かつ該ストッパ膜
８Ｆ，８Ｇがソース／ドレイン取出し電極として機能す
るのでコンタクト抵抗を低減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンタクトホール
形成時の重ね合わせずれの許容度を増大させると共に、
コンタクト抵抗やシート抵抗の低減を図ることが可能な
ＭＯＳトランジスタおよびその製造方法に関する。

【０００２】

【従来の技術】近年のＶＬＳＩ，ＵＬＳＩといった超高
集積化半導体装置においては、デザイン・ルールの縮小
に伴って益々高度なプロセス技術が要求されている。

【０００３】たとえば、０．３μｍ以降のデザイン・ル
ールの下では、接続孔の設計余裕を下層配線との重ね合
わせ誤差のバラつきを考慮して決定しようとすると、接
続孔の設計寸法（＝ホール径＋設計余裕）が大きくなり
過ぎる問題が生じている。下層配線の線幅の拡大をもっ
てこの問題に対処しようとするとチップ面積の縮小や高
集積化が妨げられ、逆にホール径を縮小しようとすると
ホール・パターンが解像できなくなる。上述の重ね合わ
せ誤差のバラつきは、フォトリソグラフィで用いられる
縮小投影露光装置のアライメント性能の不足に起因する
ものである。しかもこのバラつきは、半導体プロセスに
含まれる様々なスケーリング・ファクターの中でも特に
スケール・ダウンが困難な項目であり、解像度以上に露
光技術の限界を決定する要因であるとすら言われてい
る。

【０００４】このような背景から、位置合わせのための
設計余裕をフォトマスク上で不要にできる自己整合コン
タクト（ＳＡＣ）プロセスが提案されている。ＳＡＣプ
ロセスとしては様々なタイプが知られているが、配線の
上部や側壁部をＳｉＮ膜で覆ったり、あるいは配線と層
間絶縁膜との間にＳｉＮ膜を１層介在させ、これらのＳ
ｉＮ膜をエッチング停止膜として利用するプロセスが最
も良く検討されている。、これは、余分な露光工程が必
要とならず、また層間絶縁膜の平坦化が可能となるから
である。

【０００５】一方、配線の低抵抗化も重要な課題であ
る。半導体デバイスの高集積化に伴って縮小されるもの
はホール径や配線幅だけではなく、ソース／ドレイン領
域を構成する拡散層の厚さ（接合深さ）もその例であ
る。しかし、接合が浅くなるとシート抵抗が増大し、た
とえばデザイン・ルール０．１μｍの下で接合深さが
０．０６μｍ程度となった場合には、シート抵抗は１ｋ
Ω／□にも達する。このことは、ＡＳＩＣ等のように拡
散層を電極として用いるデバイスにおいて、応答速度を
大きく低下させる原因となる。

【０００６】この拡散層の低抵抗化を、その表面に金属
シリサイド層を形成することで達成する技術が知られて
いる。この金属シリサイド層は一般に、シリコン（Ｓ
ｉ）系材料層の表出部を含む基板の全面にシリサイドを
形成できる金属膜を薄く堆積させた後、熱処理を施し、
該金属膜とＳｉ系材料層とが接触した部分において自己
整合的なシリサイド化反応（ＳＡＬＩＣＩＤＥ；self-a
ligned silicidation)を進行させる手法で形成される。
シリサイドを形成できる金属として最も良く利用される
ものはＴｉ，Ｍｏ等の遷移金属であり、ＭＯＳトランジ
スタのソース／ドレイン領域やゲート電極の表面にＴｉ
Ｓｉｘ膜，ＭｏＳｉｘ膜が形成される。かかるソース／
ドレイン領域に臨んでコンタクトホールを開口し、その
内部を金属プラグで埋め込めば、実際にコンタクト抵抗
を決定している金属プラグとＳｉのコンタクト面積は実
寸のコンタクト面積より遥かに広いソース／ドレイン領
域全体に近いものとなるため、実効的にコンタクト抵抗
を下げることが可能となる。

【０００７】

【発明が解決しようとする課題】ところで、上述したＳ
ＡＣとＳＡＬＩＣＩＤＥの両プロセスは、今後の世代の
半導体デバイスの製造において同時に適用されることが
望まれるが、これに際して次のような問題が生ずる虞れ
がある。この問題について、図３７および図３８を参照
しながら説明する。

【０００８】図３７は、ＬＤＤ構造を有するＭＯＳトラ
ンジスタの製造プロセスにおいて、素子形成領域にゲー
ト電極８４（ｐｏｌｙＳｉ／ＷＳｉｘ）とソース／ドレ
イン領域８７を形成した後、ＳｉＮエッチング停止膜８
９を介して層間絶縁膜９０（ＳｉＯｘ／ＢＰＳＧ）をほ
ぼ平坦に形成し、この上でレジスト・パターニングを行
った状態を示している。ここまでのプロセスを簡単に説
明すると、まずＳｉ基板８１に公知の選択酸化分離法
（ＬＯＣＯＳ）法によりフィールド酸化膜８２（ＳｉＯ
₂ ）を形成し、このフィールド酸化膜８２により規定さ
れる素子形成領域の全面を酸化してゲート酸化膜８３を
形成した後、Ｗ−ポリサイド膜（ｐｏｌｙＳｉ／ＷＳｉ
ｘ）とＳｉＯｘ膜を順次積層し、この積層膜をパターニ
ングしてオフセット酸化膜８５（ＳｉＯｘ）とゲート電
極８４とを形成する。続いて、低濃度イオン注入による
ＬＤＤ領域の形成、ＳｉＯｘ膜の全面堆積およびエッチ
バックによるＬＤＤサイドウォール８６の形成、高濃度
イオン注入によるソース／ドレイン領域８７の形成を行
う。

【０００９】次に、基体の全面に薄くＴｉ膜を成膜し、
シリサイド化アニールを行ってソース／ドレイン領域８
７の表面にＴｉＳｉｘ膜８８を形成する。このＴｉＳｉ
ｘ膜８８は、素子形成領域からＬＤＤサイドウォール８
６およびフィールド酸化膜８２の上へ若干這い上がる形
状を呈するのが普通である。この這い上がり部分の長さ
は、最初に全面に成膜されるＴｉ膜の厚さとアニール時
間を増すことにより増大し、低抵抗化を図るにはこれら
の条件が有利とされる。しかしその一方で、這い上がり
部分の長さの増大はプロセスの不安定性を増す原因とな
る。また、ゲート電極８４の上面もシリサイド化できる
様にオフセット酸化膜８５が設けられていない場合に
は、長い這い上がり部分が該ゲート電極８４とソース／
ドレイン領域８７とを短絡させる原因ともなる。したが
って通常は、低抵抗化を図りながら這い上がり部分の長
さもできるだけ縮小できる様に、プロセスの最適化が行
われている。

【００１０】さらに、基体の全面をコンフォーマルなＳ
ｉＮエッチング停止膜８９で被覆した後、層間絶縁膜９
０で基体の表面を略平坦化する。この層間絶縁膜９０
は、たとえばＳｉＯｘ膜とホウ素・リン・シリケート・
ガラス（ＢＰＳＧ）膜との積層膜である。この層間絶縁
膜９０の上で、コンタクトホール・エッチングのマスク
となるレジスト・パターン９１（ＰＲ）を形成する。レ
ジスト・パターン９１の開口９２は、重ね合わせずれの
無い理想的な状態ではソース／ドレイン領域８７の中央
に臨んで形成されるはずであるが、図示される例ではそ
の位置がＬＤＤサイドウォール８６とフィールド酸化膜
９２に重複している。

【００１１】この状態で、まずＳｉＮエッチング停止膜
８９に対して高選択比を確保できる条件でドライエッチ
ングを行うことにより層間絶縁膜９０の露出部を選択的
に除去し、ＳｉＮエッチング停止膜８９が露出した時点
でエッチングを一旦停止する。次に、ＴｉＳｉｘ膜８８
に対して高選択比を確保できる条件でＳｉＮエッチング
停止膜８９の露出部を選択的に除去し、図３８に示され
るようなコンタクトホール９３を形成する。しかし、Ｔ
ｉＳｉｘ膜８８に対して高選択比を確保できる条件は一
般にＳｉＯｘ系材料膜に対しては高選択比を保証できな
い。このため、コンタクトホール９３の底面の一部にＬ
ＤＤサイドウォール８６やフィールド酸化膜８２が表出
すると、この表出部からＳｉＯｘ膜の侵食が進んでしま
い、図示されるような穴９４が開いてしまう。このよう
な穴９４が存在すると、コンタクトホール・エッチング
時に除去されたソース／ドレイン領域８７の不純物を補
償してコンタクト抵抗を下げるためのいわゆるコンタク
ト・イオン注入を行う際、この穴９４を通した下地にも
不純物が導入されてしまい、耐圧劣化や接合リークの増
大といったデバイス特性の劣化が生ずる。ＴｉＳｉｘ膜
８８の這い上がり長さを大としておけばこの問題は一見
解決できるようであるが、この長さは前述の理由により
増大させることができない。

【００１２】このように、ソース／ドレイン領域のシー
ト抵抗とコンタクト抵抗の低減を図りながらＳＡＣを適
用するプロセスは、現状では実現困難である。本発明
は、これらを両立させることを可能とするＭＯＳトラン
ジスタおよびその製造方法を提供することを目的とす
る。

【００１３】

【課題を解決するための手段】本発明のＭＯＳトランジ
スタは上述の目的を達成するために提案されるものであ
り、フィールド絶縁膜上であってコンタクトホールの重
ね合わせずれが発生すると予測される領域に、該フィー
ルド絶縁膜とエッチング選択比のとれる導電膜でストッ
パ膜を形成することにより、コンタクトホールの開口位
置が仮にずれてもフィールド絶縁膜への穴開きを防止で
きるようにするものである。また、この導電ストッパ膜
をゲート電極側でも使用する場合には、ゲート電極とス
トッパ膜との短絡を防止するために、ゲート電極の側壁
面にサイドウォールを形成しておくことが必要である。
さらに、ゲート電極の上面の絶縁を図るために、オフセ
ット絶縁膜が形成されていればストッパ膜の形成範囲を
広げることができ、一層好ましい。

【００１４】上記導電ストッパ膜はソース／ドレイン領
域の全面を被覆していても、あるいは途中で離間されて
いても良い。全面被覆型とする場合には、導電ストッパ
膜の表面の全部または一部をシリサイド化することがで
きる。また部分被覆型とする場合には、離間されている
部分を低抵抗化するために、この部分に対応するソース
／ドレイン領域の表面をシリサイド化することが有効で
ある。

【００１５】あるいは、ゲート電極とフィールド絶縁膜
側のストッパ膜とを共通の導電膜で形成し、該ゲート電
極とストッパ膜との間を埋め込み絶縁膜により電気的に
分離し、この埋め込み絶縁膜の直下をソース／ドレイン
領域とする構成も可能である。このような構成では、コ
ンタクトホールはソース／ドレイン領域に直接臨む様に
は開口されず、全面的にストッパ膜をソース／ドレイン
取出し電極として利用することになる。これに加えてス
トッパ膜とソース／ドレイン領域の表面が自己整合的に
シリサイド化されていれば、コンタクト抵抗とシート抵
抗を低減させることができ、有効である。

【００１６】次に、上述のＭＯＳトランジスタの製造方
法であるが、まずゲート電極とストッパ膜を別の導電膜
で形成する場合は、基本的には従来公知のＭＯＳトラン
ジスタの製造プロセスにこの導電ストッパ膜を形成する
工程および導電ストッパ膜を追加すれば良く、これにＳ
ＡＬＩＣＩＤＥ工程を適宜追加する。なお、本発明では
上記ストッパ膜として絶縁膜を用いることも可能である
が、この場合には従来公知のプロセスとの相違点として
ＳＡＬＩＣＩＤＥ工程の追加による低抵抗化を必須の要
件とする。

【００１７】一方、ゲート電極とストッパ膜を共通の導
電膜で形成する場合、この導電膜のパターニングについ
てはフォトマスクの変更で対応することができる。この
後はゲート電極とストッパ膜とを絶縁するための埋め込
み絶縁膜の形成工程が追加されるだけなので、工程数の
増加を最小限に抑えることができる。もちろん、ＳＡＬ
ＩＣＩＤＥプロセスを組み合わせてストッパ膜やソース
／ドレイン領域の低抵抗化を図っても良い。

【００１８】

【発明の実施の形態】本発明によると、ストッパ膜を導
電膜で構成する場合、コンタクトホールの底面の少なく
とも一部がこの導電ストッパ膜の上に掛かっても、この
膜がそのままソース／ドレイン取出し電極として機能す
ることになるので、コンタクト抵抗を低減させることが
できる。これに加えてソース／ドレイン領域の表面が自
己整合的にシリサイド化されていれば、シート抵抗も低
減できることになる。このようにして、ＳＡＣとＳＡＬ
ＩＣＩＤＥの組み合わせが実用レベルで可能となる。

【００１９】ところで、通常のシリコン・デバイスでは
フィールド絶縁膜やサイドウォール絶縁膜は酸化シリコ
ン系材料（ＳｉＯｘ）で形成されるが、これに対してエ
ッチング選択比を確保可能な導電膜としては、Ｗ，Ｍ
ｏ，Ｔｉ，Ａｌ，Ｃｕ等の金属膜、ＴｉＮ，ＴｉＯＮ，
ＴｉＯ，ＷＮ等の金属化合物膜、ＴｉＳｉｘ，ＣｏＳｉ
ｘ，ＮｉＳｉｘ，ＷＳｉｘ，ＭｏＳｉｘ，ＰｔＳｉｘ，
ＺｒＳｉｘ，ＨｆＳｉｘ等の遷移金属シリサイド膜、あ
るいはこれらの上層側または下層側に多結晶状，アモル
ファス状，単結晶状のいずれかのＳｉ膜を積層した積層
膜を挙げることができる。

【００２０】また、ストッパ膜を絶縁膜で構成する場合
には、前掲の図３８を参照しながら説明したような従来
のＳｉＮエッチング停止膜の使用法とは異なり、コンタ
クトホール底面における該ストッパ膜の露出部分を特に
除去しない。したがって、コンタクトホールの重ね合わ
せずれが大きくなる程、コンタクト面積は減少すること
になる。しかし、本発明ではその代わりにＳＡＬＩＣＩ
ＤＥプロセスを必ず組み合わせるため、ソース／ドレイ
ン領域の表面に形成されたシリサイド膜がシート抵抗と
コンタクト抵抗の低減をもたらし、結果的にコンタクト
面積の減少による高抵抗化を相殺することができる。上
記絶縁膜としてはＳｉＯｘ，ＳｉＮ，ＳｉＯＮ，ＳｉＯ
Ｆ等の薄膜を用いることができる。

【００２１】

【実施例】以下、本発明の具体的な実施例について説明
する。

【００２２】実施例１本実施例は、本発明を適用したＭＯＳトランジスタの製
造プロセスにおいて、フィールド酸化膜とＬＤＤサイド
ウォールの各々を保護するための部分型導電ストッパ膜
をＷＳｉｘ膜を用いて形成すると共に、ソース／ドレイ
ン領域中、これら双方の部分型導電ストッパ膜の中間に
表出する部分を自己整合的にシリサイド化して低抵抗化
を図った例である。本実施例のプロセスを、図１〜図８
を参照しながら説明する。ただし、これらの図面はＣＭ
ＯＳトランジスタを構成するｐＭＯＳトランジスタとｎ
ＭＯＳトランジスタのいずれか一方を示しており、両ト
ランジスタでプロセスが異なる部分については、２種類
のプロセスを併記する形で説明を行う。

【００２３】図１は、素子形成領域にゲート電極４とＬ
ＤＤ構造を有するソース／ドレイン領域７が形成された
状態を示している。ここまでのプロセスを簡単に説明す
ると、まずＳｉ基板１に公知の選択酸化分離法（ＬＯＣ
ＯＳ）法によりフィールド酸化膜２（ＳｉＯ₂ ）を形成
し、このフィールド酸化膜２により規定される素子形成
領域の全面をパイロジェニック酸化法により熱酸化し
て、厚さ約１０ｎｍのゲート酸化膜３を形成した。次
に、基体の全面に厚さ約１４０ｎｍのＷ−ポリサイド膜
（ｐｏｌｙＳｉ／ＷＳｉｘ）と厚さ約１００ｎｍのＳｉ
Ｏｘ膜を順次積層し、この積層膜をパターニングしてオ
フセット酸化膜５（ＳｉＯｘ）とゲート電極４を形成し
た。続いて、低濃度イオン注入によるＬＤＤ領域の形
成、厚さ約２００ｎｍのＳｉＯｘ膜の全面堆積、このＳ
ｉＯｘ膜のエッチバックによるＬＤＤサイドウォール６
の形成を行った。さらに、この基体を酸化炉に搬入し、
Ｏ₂ 流量４ＳＬＭ，８００℃，１０分間の条件でチャネ
リング防止用のＳｉＯｘ膜（図示せず。）を約１０ｎｍ
の厚さに形成した後、高濃度イオン注入によるソース／
ドレイン領域７の形成を順次行った。この高濃度イオン
注入は、たとえばｐＭＯＳ形成領域についてはイオン種
ＢＦ₂ ⁺，イオン加速エネルギー４０ｋｅＶ，ドース量３
×１０¹⁵／ｃｍ² の条件で行い、ｎＭＯＳ形成領域につ
いてはイオン種Ａｓ⁺ ，イオン加速エネルギー５０ｋｅ
Ｖ，ドース量３×１０¹⁵／ｃｍ² の条件で行った。

【００２４】導入された不純物は、Ｎ₂ 雰囲気中，１０
００℃，１０秒間のアニールを行って活性化させた。

【００２５】次に、ジクロロシラン還元法によるＬＰＣ
ＶＤを行い、図２に示されるように基体の全面にＷＳｉ
ｘ膜８を約３０ｎｍの厚さに成膜した。このＷＳｉｘ膜
８は、後にパターニングを経て部分型導電ストッパ膜と
なる膜であり、成膜条件はたとえば、ＷＦ₆ 流量２．８ＳＣＣＭＳｉＣｌ₂ Ｈ₂ 流量３００ＳＣＣＭＡｒ流量５０ＳＣＣＭ圧力２０Ｐａ基板温度５２０℃ とした。

【００２６】続いて、このＷＳｉｘ膜８の上にレジスト
・パターン９Ｆ，９Ｇ（ＰＲ）を形成した。ここで、レ
ジスト・パターン９Ｆ（添字Ｆはフィールド側に形成さ
れることを表す。以下同様。）は素子形成領域からフィ
ールド酸化膜２にわたる領域を被覆し、レジスト・パタ
ーン９Ｇ（添字Ｇはゲート側に形成されることを表す。
以下同様。）は素子形成領域からＬＤＤサイドウォール
６を経てオフセット酸化膜５の端部に掛かる領域を被覆
する。この被覆領域は、後工程でソース／ドレイン領域
へ臨んで形成されるコンタクトホールの重ね合わせずれ
の発生予測範囲にもとづいて決定されている。

【００２７】次に、有磁場マイクロ波プラズマ・エッチ
ング装置を用いて上記ＷＳｉｘ膜８をドライエッチング
した。このときのエッチング条件はたとえば、ＳＦ₆ 流量２５ＳＣＣＭＣｌ₂ 流量２０ＳＣＣＭ圧力１Ｐａマイクロ波パワー９５０Ｗ（２．４５ＧＨｚ）ＲＦバイアス・パワー５０Ｗ（８００ｋＨｚ）基板温度２５℃（室温）とした。この後、アッシングを行ってレジスト・パター
ン９Ｇ，９Ｆを除去した。この結果、図３に示されるよ
うに、フィールド側とゲート側にそれぞれ部分型導電ス
トッパ膜８Ｆ，８Ｇが形成された。

【００２８】次に、緩衝化希フッ酸溶液を用いて基板を
洗浄することによりソース／ドレイン領域７の表面の自
然酸化膜（図示せず。）を除去した。この後、直ちにマ
グネトロン・スパッタリングを行い、図４に示されるよ
うに基体の全面にＴｉ膜１０を約３０ｎｍの厚さに成膜
した。このＴｉ膜１０はシリサイド膜形成用の原料であ
り、成膜条件はたとえば、ターゲットＴｉＡｒ流量１００ＳＣＣＭ圧力０．４７ＰａＲＦパワー１ｋＷ（１３．５６ＭＨｚ）基板温度１５０℃ とした。

【００２９】次に、ソース／ドレイン領域７の表面に自
己整合的をシリサイド化するための２段階ＲＴＡ（ラピ
ッド・サーマル・アニール）を行った。すなわちまず、
図４に示される状態の基体をＲＴＡ装置に搬入し、一例
としてＮ₂ 流量５ＳＬＭ，６５０℃，３０秒間の条件で
１回目ＲＴＡを行ってＣ４９構造のＴｉＳｉｘ膜を形成
した。これにより、Ｓｉ系材料層の露出面がＴｉ膜１０
と接触している領域、すなわちソース／ドレイン領域７
の表面において自己整合的にシリサイド形成反応が進行
した。ここで、基体を一旦アンモニア過水（ＮＨ₄ ＯＨ
／Ｈ₂ Ｏ₂ 混合水溶液）に浸漬して未反応のＴｉ膜を選
択的に溶解除去した後、たとえばＮ₂ 流量５ＳＬＭ，８
００℃，３０秒間の条件で２回目ＲＴＡを行った。この
結果、図５に示されるように、ソース／ドレイン領域７
の表面にＴｉＳｉｘ膜１１が選択的に形成された。

【００３０】次に、図６に示されるように、基体の全面
を膜厚約５０ｎｍのＳｉＮエッチング停止膜１２でほぼ
コンフォーマルに被覆した。このときの成膜条件はたと
えば、ＳｉＣｌ₂ Ｈ₂ 流量５０ＳＣＣＭＮＨ₃ 流量２００ＳＣＣＭＮ₂ 流量２００ＳＣＣＭ圧力７０Ｐａ基板温度７００℃ とした。

【００３１】この後、ＳｉＮエッチング停止膜１２の上
に層間絶縁膜１３（ＳｉＯｘ／ＢＰＳＧ）を積層した。
この層間絶縁膜１３は、膜質に優れる厚さ約１００ｎｍ
のＳｉＯｘ膜と、リフロー特性に優れる厚さ約５００ｎ
ｍのＢＰＳＧ（ホウ素・リン・シリケート・ガラス）膜
とをこの順に成膜したものである。これらの膜の成膜条
件はたとえば、（ＳｉＯｘ膜の成膜条件）ＣＶＤ装置ＬＰＣＶＤ装置ＳｉＨ₄ 流量３０ＳＣＣＭＯ₂ 流量５４０ＳＣＣＭ圧力１０．２Ｐａ基板温度４００℃ （ＢＰＳＧ膜の成膜条件）ＣＶＤ装置常圧条件ＳｉＨ₄流量４０ＳＣＣＭＰＨ₃流量１０ＳＣＣＭＢ₂Ｈ₄流量１３ＳＣＣＭ圧力１０１０８０Ｐａ基板温度５２０℃ のとおりとした。

【００３２】次に、上記層間絶縁膜１３の上でコンタク
トホール・エッチングのマスクとなるレジスト・パター
ン１４（ＰＲ）を形成した。コンタクトホールは、理想
的にはソース／ドレイン領域７の中央に臨んで開口され
るが、図示される例ではその開口位置を決めるレジスト
・パターン１４全体に向かって右方向へずれている。す
なわち、レジスト・パターン１４の開口１５の位置がＬ
ＤＤサイドウォール６とフィールド酸化膜２に重複して
いる。図６には、ここまでのプロセスを示した。

【００３３】この状態で、次にコンタクトホールを開口
するためのドライエッチングを行った。このときのエッ
チングには一例として有磁場マイクロ波プラズマ・エッ
チング装置を用い、次の条件ＣＨＦ₃ 流量３０ＳＣＣＭＣＨ₂ Ｆ₂ 流量１０ＳＣＣＭ圧力０．２７Ｐａマイクロ波パワー１２００Ｗ（２．４５ＧＨｚ）ＲＦバイアス・パワー２５０Ｗ（８００ｋＨｚ）基板温度２０℃ オーバーエッチング率５０％を採用し、図７に示されるようなコンタクトホール１６
を形成した。この後、アッシングを行ってレジスト・パ
ターン１４を除去した。

【００３４】従来、ＳｉＮエッチング停止膜を用いるＳ
ＡＣプロセスでコンタクトホール・エッチングを行う場
合、一般的にはまずＳｉＮエッチング停止膜１２に対し
て高選択比を確保できる条件でまず層間絶縁膜１３をエ
ッチングし、続いてオフセット酸化膜，ＬＤＤサイドウ
ォール，フィールド酸化膜等の通常ＳｉＯｘ膜で形成さ
れる部材に対して高選択比を確保できる条件でＳｉＮエ
ッチング停止膜１２をエッチングするという、２段階エ
ッチングが行われる。

【００３５】しかし、本発明ではＬＤＤサイドウォール
６とフィールド酸化膜２がそれぞれＷＳｉｘからなる部
分型導電ストッパ膜８Ｆ，８Ｇで被覆されているため、
上述のようにＳｉＯｘ系膜とＳｉＮ膜とを一括してエッ
チングできる条件（ただし、ＳｉＮ膜の方がエッチング
速度は遅い）を採用しても、エッチングはこの部分型導
電ストッパ膜８Ｆ，８Ｇの上で停止する。しかも、この
部分型導電ストッパ膜は８Ｆ，８Ｇはコンタクトホール
１６の重ね合わせ誤差の発生予測範囲をカバーするよう
に形成されているので、該コンタクトホール１６の重ね
合わせ誤差が最も大きく生じた場合でも、その底面の一
部は必ず部分型導電ストッパ膜８Ｆ，８Ｇの上に存在す
る。したがって、コンタクトホール・エッチング時にサ
イドウォール６やフィールド酸化膜２に穴が開く虞れは
ない。

【００３６】次に、上記コンタクトホール１６を介して
下地にコンタクト・イオン注入を行った。このイオン注
入は、ｐＭＯＳ形成領域についてはイオン種ＢＦ₂ ⁺，イ
オン加速エネルギー３０ｋｅＶ，ドース量３×１０¹⁵／
ｃｍ² の条件で、またｎＭＯＳ形成領域についてはイオ
ン種Ａｓ⁺，イオン加速エネルギー３０ｋｅＶ，ドース
量５×１０¹⁵／ｃｍ² の条件で行った。この後、Ｎ₂ 雰
囲気中，８５０℃，３０秒間の条件で不純物活性化アニ
ールを行った。

【００３７】この後は常法にしたがい、図８に示される
ような上層配線の形成を行った。この上層配線は、コン
タクトホール１６の内部に埋め込まれるプラグ１７（Ｔ
ｉ／Ｗ）と、これに接続される配線パターン１８（Ｔｉ
／Ａｌ）からなる。

【００３８】まず、上記プラグ１７は、スパッタ成膜さ
れたＴｉ／ＴｉＮ系密着膜とブランケットＷ−ＣＶＤに
より成膜されたＷ膜とをエッチバックすることにより形
成した。これらの各プロセスの条件は、一例として（プラグ１７部のＴｉ膜の成膜条件）装置マグネトロン・スパッタリング装置ターゲットＴｉＡｒ流量１００ＳＣＣＭ圧力０．４７ＰａＲＦパワー８ｋＷ（１３．５６ＭＨｚ）基板温度１５０℃ 膜厚１０ｎｍ（ＴｉＮ膜の成膜条件）装置マグネトロン・スパッタリング装置ターゲットＴｉＡｒ流量４０ＳＣＣＭＮ₂ 流量２０ＳＣＣＭ圧力０．４７ＰａＲＦパワー５ｋＷ（１３．５６ＭＨｚ）基板温度１５０℃ 膜厚７０ｎｍ（Ｗ膜の成膜条件）装置ＬＰＣＶＤ装置ＷＦ₆ 流量７５ＳＣＣＭＡｒ流量２２００ＳＣＣＭＮ₂ 流量３００ＳＣＣＭＨ₂ 流量５００ＳＣＣＭ圧力１０６４０Ｐａ基板温度４５０℃ 膜厚４００ｎｍ（Ｗ膜とＴｉ／ＴｉＮ膜のエッチバック条件）装置平行平板型ＲＩＥ装置ＳＦ₆ 流量５０ＳＣＣＭ圧力１．３３ＰａＲＦパワー１５０Ｗ（１３．５６ＭＨｚ）基板温度２５℃（室温）とした。

【００３９】一方の上記配線パターン１８は、Ｔｉバリ
ヤメタルとＡｌ−１％Ｓｉ膜の積層膜をパターニングす
ることにより形成されている。各プロセスの条件は、た
とえば、（Ｔｉバリヤメタルの成膜条件）装置マグネトロン・スパッタリング装置ターゲットＴｉＡｒ流量１００ＳＣＣＭ圧力０．４７ＰａＲＦパワー４ｋＷ（１３．５６ＭＨｚ）基板温度１５０℃ 膜厚３０ｎｍ（Ａｌ−１％Ｓｉ膜の成膜条件）装置マグネトロン・スパッタリング装置ターゲットＡｌ−１％ＳｉＡｒ流量５０ＳＣＣＭ圧力０．４７ＰａＲＦパワー２２．５ｋＷ（１３．５６ＭＨｚ）基板温度１５０℃ 膜厚５００ｎｍ（Ａｌ−１％膜とＴｉ膜のドライエッチング条件）装置有磁場マイクロ波プラズマ・エッチング装置ＢＣｌ₃ ６０ＳＣＣＭＣｌ₂ ９０ＳＣＣＭ圧力０．０１６Ｐａマイクロ波パワー１０００ＷＲＦバイアス・パワー５０Ｗ（８００ｋＨｚ）基板温度２５℃（室温）とした。

【００４０】以上のようにして形成されたＭＯＳトラン
ジスタの構成上の特色は、図８からも明らかなように、
部分型導電ストッパ膜８Ｆ，８Ｇがソース／ドレイン領
域７の取出し電極として利用されている点である。この
ため、コンタクトホール１６の底面の一部がたとえＬＤ
Ｄサイドウォール６やフィールド酸化膜２の上方に掛か
ったとしても、コンタクト抵抗の上昇が最小限に抑えら
れ、重ね合わせ誤差に対して強い構造が達成されてい
る。

【００４１】実施例２本実施例では、フィールド酸化膜とＬＤＤサイドウォー
ルを一括して保護するためのソース／ドレイン全面被覆
型導電ストッパ膜を、ＷＳｉｘ膜とＴｉＳｉｘ膜の積層
膜を用いて形成した。本実施例のプロセスを、図９〜図
１４を参照しながら説明する。

【００４２】図９は、前掲の図１に示される基体の全面
を被覆して膜厚約３０ｎｍのＷＳｉｘ膜１９と膜厚約３
０ｎｍのポリシリコン膜２０（ｐｏｌｙＳｉ）がこの順
に積層され、この上にレジスト・パターン２１（ＰＲ）
が形成された状態を示している。上記ＷＳｉｘ膜１９と
ポリシリコン膜２０の積層順は、図から明らかなよう
に、通常のＷ−ポリサイド膜とは逆である。下層側のＷ
Ｓｉｘ膜１９の成膜条件は、たとえば実施例１で上述し
たとおりである。上層側のポリシリコン膜２０は、後工
程でシリサイド化されるための原料として成膜されてお
り、その成膜条件はたとえば、装置ＬＰＣＶＤ装置ＳｉＨ₄ 流量１００ＳＣＣＭＨｅ流量４００ＳＣＣＭＮ₂ 流量２００ＳＣＣＭ圧力７０Ｐａ基板温度６１０℃ とした。

【００４３】また、上記レジスト・パターン２１は、一
方のエッジがフィールド酸化膜２、他方のエッジがオフ
セット酸化膜５上に掛かる様に形成される。この形成範
囲はもちろん、後工程で形成されるコンタクトホールの
重ね合わせ誤差の発生予測範囲をカバーしている。

【００４４】次に、このレジスト・パターン２１をマス
クとして上記ポリシリコン膜２０とＷＳｉｘ膜１９のド
ライエッチングを行い、図１０に示されるようなポリシ
リコン膜パターン２０ａとＷＳｉｘ膜パターン１９ａを
形成した。このドライエッチングは、前述の実施例１に
おけるＷＳｉｘ膜８のエッチング条件と同じ条件で行っ
た。

【００４５】次に、緩衝化希フッ酸溶液による自然酸化
膜（図示せず。）の除去を経て、図１１に示されるよう
に基体の全面を厚さ約３０ｎｍのＴｉ膜２２で被覆し、
さらにシリサイド化アニールを行って上記ポリシリコン
膜パターン２０ａを図１２に示されるようなＴｉＳｉｘ
膜２３に変化させた。Ｔｉ膜２２の成膜条件やシリサイ
ド化アニール条件は、いずれも実施例１で上述したとお
りである。以上のようにして形成されたＷＳｉｘ膜パタ
ーン１９ａとＴｉＳｉｘ膜２３とが共同して、ソース／
ドレイン全面被覆型導電ストッパ膜２４（以下、全面型
導電ストッパ膜２４と称する。）として機能することに
なる。

【００４６】次に、図１３に示されるように、基体の全
面をほぼコンフォーマルに被覆するＳｉＮエッチング停
止膜２５と、基体の全面をほぼ平坦化する層間絶縁膜２
６（ＳｉＯｘ／ＢＰＳＧ）とを順次成膜し、レジスト・
パターニングおよびドライエッチングを経てコンタクト
ホール２７を形成した。このドライエッチングは、上記
全面型導電ストッパ膜２４の上で停止するので、図示さ
れるようにコンタクトホール２７が正位置からずれてい
ても、ＬＤＤサイドウォール６やフィールド酸化膜２に
穴が開くことはない。

【００４７】この後、図１４に示されるように、常法に
したがってコンタクトホール２７をプラグ２８（Ｔｉ／
Ｗ）で埋め込み、さらに配線パターン２９（Ｔｉ／Ａ
ｌ）を形成してＭＯＳトランジスタを完成させた。この
ようにして形成されたＭＯＳトランジスタの構成上の特
色は、図からも明らかなように、全面型導電ストッパ膜
２４がソース／ドレイン領域７と全面的に接触し、ソー
ス／ドレイン取出し電極として利用されている点であ
る。しかも、コンタクトホール１６の底面に露出する部
分が全面的に２層構造のストッパ膜となるので、ソース
／ドレイン領域７へのダメージが少ないというメリット
もある。

【００４８】実施例３本実施例では実施例２の変形例として、前述の全面型導
電ストッパ膜２４の上層側を構成するＴｉＳｉｘ膜の形
成範囲をソース／ドレイン領域７の直上部にのみ限定
し、本質的にストッパ膜として機能する部分を単一材料
膜（ＷＳｉｘ膜）で構成することにより、プロセスの安
定性向上を図った。本実施例のプロセスを、図１５〜図
２１を参照しながら説明する。なお、各プロセス条件は
特に断らない限り、実施例１および実施例２で上述した
条件と同様とする。

【００４９】図１５は、前掲の図９に示した基体とは異
なり、ＷＳｉｘ膜１９とポリシリコン膜２０（ｐｏｌｙ
Ｓｉ）との積層膜上におけるレジスト・パターン３０
（ＰＲ）の形成位置を、ソース／ドレイン領域７上の平
坦部に限定した状態を示している。このレジスト・パタ
ーン３０を介して上層側のポリシリコン膜２０のみをド
ライエッチングし、図１６に示されるように平坦部のみ
からなるポリシリコン膜パターン２０ｂを形成した。こ
の後、アッシングによりレジスト・パターン３０を除去
した。

【００５０】次に、緩衝化希フッ酸溶液による自然酸化
膜の除去を経て、図１７に示されるように基体の全面を
厚さ約３０ｎｍのＴｉ膜３１で被覆し、さらにシリサイ
ド化アニールを行って上記ポリシリコン膜パターン２０
ｂを図１８に示されるようなＴｉＳｉｘ膜３２に変化さ
せた。続いて、レジスト・パターニングとドライエッチ
ングとを経てＷＳｉｘ膜１９をパターニングし、図１９
に示されるようなＷＳｉｘ膜パターン１９ａを形成し
た。このＷＳｉｘ膜パターン１９ａは、後工程で形成さ
れるコンタクトホールの重ね合わせ誤差の発生予測範囲
をカバーすべく、ゲート側からフィールド側へ掛けて延
在されている。

【００５１】次に、図２０に示されるように、基体の全
面をほぼコンフォーマルに被覆するＳｉＮエッチング停
止膜３３と、基体の全面をほぼ平坦化する層間絶縁膜３
４（ＳｉＯｘ／ＢＰＳＧ）とを順次成膜し、レジスト・
パターニングおよびドライエッチングを経てコンタクト
ホール３５を形成した。このドライエッチングは、Ｔｉ
Ｓｉｘ膜３２およびＷＳｉｘ膜パターン１９ａの露出面
上で停止するが、ＴｉＳｉｘ膜３２は主としてシート抵
抗やコンタクト抵抗の低減に寄与しており、ＬＤＤサイ
ドウォール６やフィールド酸化膜２の保護は主としてＷ
Ｓｉｘ膜パターン１９ａのみが担当することになる。Ｔ
ｉＳｉｘ膜３２は、シリサイド化反応の進行の度合いに
よりエッチング耐性が変動する可能性があるため、かか
る変動を生じ難いＷＳｉｘ膜パターン１９ａを実質的な
エッチング停止膜として用いることは、エッチング・プ
ロセスの安定性向上につながる。

【００５２】この後、図２１に示されるように、常法に
したがってコンタクトホール３５をプラグ３６（Ｔｉ／
Ｗ）で埋め込み、さらに配線パターン３７（Ｔｉ／Ａ
ｌ）を形成してＭＯＳトランジスタを完成させた。この
ようにして形成されたＭＯＳトランジスタの構成上の特
色は、図からも明らかなように、ソース／ドレイン領域
７に低抵抗導電膜が全面的に接触されていると共に、そ
の一部がゲート側とフィールド側へ延在され、コンタク
トホールに重ね合わせずれが生じた場合にもこの延在部
をソース／ドレイン取出し電極として利用可能となされ
ている点にある。したがって、シート抵抗低減とコンタ
クト抵抗低減の双方が実現されている。

【００５３】実施例４本実施例は、上述の実施例１〜３とは異なり、ストッパ
膜を絶縁膜で形成すると共に、ソース／ドレイン領域の
表面の一部にＴｉＳｉｘ膜を形成して低抵抗化を図っ
た。本実施例のプロセスを、図２２〜図２５を参照しな
がら説明する。なお、各プロセス条件は特に断らない限
り、実施例１および実施例２で上述した条件と同様とす
る。

【００５４】図２２は、前掲の図１に示した基体の全面
に厚さ約５０ｎｍのＳｉＮ膜３８をコンフォーマルに被
覆し、続いてこのＳｉＮ膜３８上でレジスト・パターニ
ングを行い、ソース／ドレイン領域７の平坦部以外の領
域を被覆するレジスト・パターン３９（ＰＲ）を形成し
た状態を示している。ここで、上記ＳｉＮ膜３８の成膜
条件は、たとえば実施例１におけるＳｉＮエッチング停
止膜１２の条件と同じとして良い。また、上記レジスト
・パターン３９の開口は上記ＳｉＮ膜３８の除去範囲を
規定するものであり、この除去に伴うソース／ドレイン
領域７の露出領域が、後工程で自己整合的にシリサイド
化されることになる。

【００５５】次に、上記レジスト・パターン３９をマス
クとしてＳｉＮ膜３８のドライエッチングを行い、図２
３に示されるような部分型絶縁ストッパ膜３８Ｆ，３８
Ｇを形成した。この部分型絶縁ストッパ膜３８Ｆ，３８
Ｇは、実施例１で述べた部分型導電ストッパ膜８Ｆ，８
Ｇとは異なりソース／ドレイン間や隣接トランジスタ間
を短絡させる虞れがないため、ゲート電極４上やフィー
ルド酸化膜２上において分断されている必要は特にな
い。この後、Ｔｉ膜の全面成膜、シリサイド化アニー
ル、未反応Ｔｉ膜の除去を経て、図示されるようにソー
ス／ドレイン領域７の一部にＴｉＳｉｘ膜４０を形成し
た。

【００５６】この後、図２４に示されるように、基体の
全面をほぼコンフォーマルに被覆するＳｉＮエッチング
停止膜３９と、基体の全面をほぼ平坦化する層間絶縁膜
４１（ＳｉＯｘ／ＢＰＳＧ）とを順次成膜し、レジスト
・パターニングおよびドライエッチングを経てコンタク
トホール４２を形成した。さらに、常法にしたがい、図
２５に示されるようなプラグ４３（Ｔｉ／Ｗ）と配線パ
ターン４４（Ｔｉ／Ａｌ）とを上層配線として形成し、
ＭＯＳトランジスタを完成させた。

【００５７】このようにして形成されたＭＯＳトランジ
スタは、実施例１〜３で述べたＭＯＳトランジスタに比
べてコンタクト面積は少ないが、ホール底の一部はＴｉ
Ｓｉｘ膜４０に接触しているため、従来のＭＯＳトラン
ジスタに比べればシート抵抗もコンタクト抵抗も低減さ
れている。

【００５８】実施例５本実施例では、ゲート電極を構成する導電膜と同じ導電
膜を用いてソース／ドレイン取出し電極を兼ねた部分型
導電ストッパ膜を形成した。本実施例のプロセスを図２
６〜図３１を参照しながら説明する。なお、各プロセス
条件は特に断らない限り、以前の実施例で上述した条件
と同様とする。

【００５９】まず、図２６に示されるように、Ｓｉ基板
１に公知の選択酸化分離法（ＬＯＣＯＳ）法によりフィ
ールド酸化膜２（ＳｉＯ₂ ）を形成し、基体の全面に厚
さ約１０ｎｍのＳｉＮ膜を形成し、レジスト・パターニ
ングとドライエッチングとを経て選択ゲート酸化マスク
４５を形成した。この選択ゲート酸化マスク４５は、素
子形成領域のほぼ中央にゲート電極幅よりやや広い開口
を有しており、この開口の内部におけるＳｉ基板１の露
出面のみが選択的に酸化されることになる。次に、この
酸化をたとえばＯ₂ 流量４ＳＬＭ，８００℃，１０分間
の条件で行い、図２７に示されるようなゲート酸化膜４
６（ＳｉＯ₂ ）を形成した。この後、熱リン酸溶液を用
いて選択ゲート酸化マスク４５を除去した。

【００６０】次に、図２８に示されるように、基体の全
面に各々厚さ約５０ｎｍのポリシリコン膜４７とＷＳｉ
ｘ膜４８とをこの順に積層してＷ−ポリサイド膜を形成
し、レジスト・パターニングとドライエッチングとを経
てこの膜をパターニングし、ゲート酸化膜４５上にはゲ
ート電極４９Ｇ，フィールド側には部分導電ストッパ膜
４９Ｆを形成した。この部分導電ストッパ膜４９Ｆの形
成範囲は、後工程で形成されるコンタクトホールの重ね
合わせ誤差の発生予測範囲をカバーしているが、ゲート
電極４９Ｇの側壁面にサイドウォールが存在しないた
め、ゲート側における重ね合わせずれのマージンは前述
の実施例１〜４よりは若干減少している。なお、このと
きのエッチングには、実施例１でＷＳｉｘ膜８をエッチ
ングした際のエッチング条件を適用することができる。

【００６１】さらに、これらゲート電極４９Ｇと部分型
導電ストッパ膜４９Ｆをマスクとしてイオン注入を行
い、ソース／ドレイン領域５０を形成した。このときの
イオン注入は、たとえばｐＭＯＳ形成領域についてはイ
オン種ＢＦ₂ ⁺，イオン加速エネルギー３０ｋｅＶ，ドー
ス量３×１０¹⁵／ｃｍ² の条件で行い、ｎＭＯＳ形成領
域についてはイオン種Ａｓ⁺ ，イオン加速エネルギー３
０ｋｅＶ，ドース量５×１０¹⁵／ｃｍ² の条件で行っ
た。導入された不純物は、Ｎ₂ 雰囲気中，８５０℃，２
０分間のアニールを行って活性化させた。

【００６２】次に、基体の全面にＯ₃ −ＴＥＯＳ混合ガ
スを用いたＣＶＤによりＳｉＯｘ膜を堆積させ、さらに
これをエッチバックすることにより、図２９に示される
ようにゲート電極４９Ｇと部分型導電ストッパ膜４９Ｆ
の間を層間絶縁膜５１（ＳｉＯｘ）でほぼ平坦に埋め込
んだ。なおこの時、部分型導電ストッパ膜４９Ｆのフィ
ールド酸化膜２上の端部にはサイドウォール５１ＳＷが
形成された。

【００６３】この後、図３０に示されるように、基体の
全面をほぼコンフォーマルに被覆するＳｉＮエッチング
停止膜５２と、基体の全面をほぼ平坦化する層間絶縁膜
５３（ＳｉＯｘ／ＢＰＳＧ）とを順次成膜し、レジスト
・パターニングおよびドライエッチングを経てコンタク
トホール５４を形成した。さらに、常法にしたがい、図
３１に示されるようなプラグ５５（Ｔｉ／Ｗ）と配線パ
ターン５６（Ｔｉ／Ａｌ）とを上層配線として形成し、
ＭＯＳトランジスタを完成させた。

【００６４】このようにして形成されたＭＯＳトランジ
スタは、前述の実施例１〜４とは異なり低抵抗化にシリ
サイド膜を利用していないが、その代わりにゲート電極
４９Ｇと同一層にて形成された部分型導電ストッパ膜４
９Ｆをソース／ドレイン取出し電極として利用する構成
をとっている。このため、ストッパ膜の膜厚が前述のい
ずれの実施例よりも大きく、特にフィールド側への重ね
合わせずれに対する許容度が高い。

【００６５】なお、図３１に示される例ではソース／ド
レイン領域５０と部分型導電ストッパ膜４９Ｆとのコン
タクト面積が小さいが、この問題は部分型導電ストッパ
膜４９Ｆの下層側のポリシリコン膜に予め不純物をドー
プしておき、この不純物をＳｉ基板１へ向けて固相拡散
させてソース／ドレイン領域５０をフィールド酸化膜２
側へ拡大することにより解決可能である。この時、ｐＭ
ＯＳとｎＭＯＳの各形成領域において予めポリシリコン
膜にドープされる不純物の導電型を各々ｐ型，ｎ型とし
ておけば、デュアルゲート型ＣＭＯＳを形成することが
可能となる。

【００６６】実施例６本実施例では、実施例５のゲート電極４９Ｇと部分型導
電ストッパ膜４９Ｆの表面をシリサイド化して更なる低
抵抗化を図った。本実施例のプロセスを、図３２〜図３
５を参照しながら説明する。

【００６７】図３２は、前掲の図２８に示したゲート電
極４９Ｇおよび部分型導電ストッパ膜４９Ｆの上に、さ
らに厚さ約３０ｎｍのポリシリコン膜５７（ｐｏｌｙＳ
ｉ）が積層された状態を示している。上記ポリシリコン
膜５７は、シリサイド化のための原料となる膜である。
かかる状態は、実施例５で前述したごとくＷ−ポリサイ
ド膜を成膜した後、さらにポリシリコン膜を積層し、こ
の３層膜を実施例５と同じレジスト・パターンを用いて
ドライエッチングすることにより形成することができ
る。

【００６８】次に、図３３に示されるように、基体の全
面をＴｉ膜５８で被覆した。続いてシリサイド化アニー
ルと未反応Ｔｉ膜の除去を行った結果を図３４に示す。
ポリシリコン膜５７およびソース／ドレイン領域５０と
Ｔｉ膜５８との接触部分で自己整合的なシリサイド化が
進行することにより、ＴｉＳｉｘ膜５９，５９ＳＤ（添
字ＳＤは、ソース／ドレイン領域上に形成されているこ
とを表す。）が形成された。このようにして得られたパ
ターンを、ゲート電極６０Ｇ，部分型導電ストッパ膜６
０Ｆと称することにする。

【００６９】次に、基体の全面にＯ₃ −ＴＥＯＳ混合ガ
スを用いたＣＶＤによりＳｉＯｘ膜を堆積させ、さらに
これをエッチバックすることにより、図３５に示される
ようにゲート電極５９Ｇと部分型導電ストッパ膜５９Ｆ
の間を層間絶縁膜６０（ＳｉＯｘ）でほぼ平坦に埋め込
んだ。なおこの時、部分型導電ストッパ膜５９Ｆのフィ
ールド酸化膜２上の端部にはサイドウォール６０ＳＷが
形成された。

【００７０】この後、基体の全面をほぼコンフォーマル
に被覆するＳｉＮエッチング停止膜６２と、基体の全面
をほぼ平坦化する層間絶縁膜６３（ＳｉＯｘ／ＢＰＳ
Ｇ）とを順次成膜し、レジスト・パターニングおよびド
ライエッチングを経てコンタクトホール６４を形成し
た。さらに、常法にしたがい、プラグ６５（Ｔｉ／Ｗ）
と配線パターン６６（Ｔｉ／Ａｌ）とを上層配線として
形成し、ＭＯＳトランジスタを完成させた。このように
して形成されたＭＯＳトランジスタは、実施例５で形成
されたものに比べてコンタクト抵抗が一層低減されたも
のとなった。

【００７１】以上、本発明の具体的な実施例を６例挙げ
たが、本発明はこれらの実施例に何ら限定されるもので
はなく、堆積，イオン注入，ドライエッチング，アニー
ル等のプロセス条件、膜厚、デバイス構造は適宜変更や
選択が可能である。たとえばデバイス構造に関しては、
実施例１〜６で上述したようなシングルゲート型のＭＯ
Ｓトランジスタに限られず、ダブルゲート型のＭＯＳト
ランジスタを構成することも可能である。

【００７２】図３６は、その一例として部分型導電スト
ッパ膜を形成した段階におけるダブルゲート型のＭＯＳ
トランジスタを示す上面図である。フィールド酸化膜７
０のエッジ７１により規定される正方形の素子形成領域
には２本のゲート電極７３（図中、斜線を施した部分）
が形成されており、このゲート電極７３にマスキングさ
れない領域がソース／ドレイン領域７５とされている。
ゲート側では、上記ゲート電極７３からそのエッジ７４
を跨いでソース／ドレイン領域７５へ延在されるゲート
側ストッパ膜７６Ｇが形成され、フィールド側では上記
フィールド酸化膜からそのエッジ７１を跨いでソース／
ドレイン領域７５へ延在されるフィールド側ストッパ膜
７６Ｆが形成される。これらゲート側ストッパ膜７６Ｇ
とフィールド側ストッパ膜７６Ｆは、後工程で形成され
るコンタクトホールの重ね合わせずれの発生予測範囲を
カバーできる幅に形成されており、その構成材料はＷＳ
ｉｘ膜，Ｗ−ポリサイド膜，Ｗ−ポリサイド／ＴｉＳｉ
ｘ膜等である。

【００７３】また、上述の各実施例ではいずれもＳｉＮ
エッチング停止膜１２，２５，３３，３９，５２，６２
を用いるプロセスについて述べたが、この膜は省略する
ことも可能である。ただし、ＳｉＮエッチング停止膜を
省略した場合に層間絶縁膜１３，２６，３４，４１，５
３，６３が平坦化されていると、ストッパ膜が長時間の
オーバーエッチングに曝されることになる。したがっ
て、省略する場合には該形成ストッパのエッチング耐性
を考慮すると層間絶縁膜をコンフォーマル形状とする方
が良く、層間絶縁膜を平坦化したければＳｉＮエッチン
グ停止膜は設けた方が良い。

【００７４】

【発明の効果】以上の説明からも明らかなように、本発
明を適用すれば、ＭＯＳトランジスタのソース／ドレイ
ン領域のシート抵抗やコンタクト抵抗の低減を図りなが
ら、コンタクトホールの重ね合わせずれに対するマージ
ンを大きく確保することができる。このため、半導体デ
バイスのデザイン・ルールが今後一層縮小されたとして
も、高速動作を行うＭＯＳトランジスタを高い歩留まり
をもって製造することが可能となる。

【図面の簡単な説明】

【図１】本発明を適用したＭＯＳトランジスタの製造プ
ロセス（実施例１）において、ゲート電極，ＬＤＤサイ
ドウォール，ソース／ドレイン領域を形成した状態を示
す模式的断面図である。

【図２】図１の基体の全面にＷＳｉｘ膜を成膜し、レジ
スト・パターニングを行った状態を示す模式的断面図で
ある。

【図３】図２のＷＳｉｘ膜をドライエッチングし、フィ
ールド側とゲート側に部分型導電ストッパ膜を形成した
状態を示す模式的断面図である。

【図４】図３の基体の全面にシリサイド化用のＴｉ膜を
成膜した状態を示す模式的断面図である。

【図５】シリサイド化アニールを行い、図４のソース／
ドレイン領域の表面の一部に自己整合的にＴｉＳｉｘ膜
を形成した状態を示す模式的断面図である。

【図６】図５の基体の全面にＳｉＮエッチング停止膜と
層間絶縁膜とを順次成膜し、さらにコンタクトホール形
成用のレジスト・パターニングを行った状態を示す模式
的断面図である。

【図７】図６の層間絶縁膜とＳｉＮエッチング停止膜と
を順次エッチングしてコンタクトホールを開口した状態
を示す模式的断面図である。

【図８】図７のコンタクトホールを被覆して上層配線を
形成した状態を示す模式的断面図である。

【図９】本発明を適用したＭＯＳトランジスタの製造プ
ロセス（実施例２）において、図１の基体の全面にＷＳ
ｉｘ膜とポリシリコン膜とをこの順に積層し、さらにレ
ジスト・パターニングを行った状態を示す模式的断面図
である。

【図１０】図９のポリシリコン膜とＷＳｉｘ膜とをドラ
イエッチングし、ゲート側からフィールド側へわたるパ
ターンを形成した状態を示す模式的断面図である。

【図１１】図１０の基体の全面にシリサイド化用のＴｉ
膜を成膜した状態を示す模式的断面図である。

【図１２】シリサイド化アニールを行って図１１のポリ
シリコン膜を自己整合的にＴｉＳｉｘ膜に変化させ、ソ
ース／ドレイン全面被覆型導電ストッパ膜を形成した状
態を示す模式的断面図である。

【図１３】図１２の基体の全面を被覆して順次成膜され
たＳｉＮエッチング停止膜と層間絶縁膜に、コンタクト
ホールを開口した状態を示す模式的断面図である。

【図１４】図１３のコンタクトホールを被覆して上層配
線を形成した状態を示す模式的断面図である。

【図１５】本発明を適用したＭＯＳトランジスタの製造
プロセス（実施例３）において、図１の基体の全面にＷ
Ｓｉｘ膜とポリシリコン膜とをこの順に積層し、さらに
図９とは別のレジスト・パターニングを行った状態を示
す模式的断面図である。

【図１６】図１５のレジスト・パターンをマスクとして
ポリシリコン膜のみをエッチングし、該ポリシリコン膜
のパターンをソース／ドレイン領域上の平坦部に残した
状態を示す模式的断面図である。

【図１７】図１６の基体の全面にシリサイド化用のＴｉ
膜を成膜した状態を示す模式的断面図である。

【図１８】自己整合的シリサイド化アニールを行い、図
１７のポリシリコン膜のパターンをＴｉＳｉｘ膜に変化
させた状態を示す模式的断面図である。

【図１９】図１８のＷＳｉｘ膜をドライエッチングし、
ソース／ドレイン全面被覆型導電ストッパ膜を形成した
状態を示す模式的断面図である。

【図２０】図１９の基体の全面を被覆して順次成膜され
たＳｉＮエッチング停止膜と層間絶縁膜に、コンタクト
ホールを開口した状態を示す模式的断面図である。

【図２１】図２０のコンタクトホールを被覆して上層配
線を形成した状態を示す模式的断面図である。

【図２２】本発明を適用したＭＯＳトランジスタの製造
プロセス（実施例４）において、図１の基体の全面にＳ
ｉＮ膜を成膜し、さらにレジスト・パターニングを行っ
た状態を示す模式的断面図である。

【図２３】図２２のＳｉＮ膜をパターニングし、さらに
ソース／ドレイン領域の露出面にシリサイド化アニール
により自己整合的にＴｉＳｉｘ膜を形成した状態を示す
模式的断面図である。

【図２４】図２３の基体の全面を被覆して順次成膜され
たＳｉＮエッチング停止膜と層間絶縁膜に、コンタクト
ホールを開口した状態を示す模式的断面図である。

【図２５】図２４のコンタクトホールを被覆して上層配
線を形成した状態を示す模式的断面図である。

【図２６】本発明を適用したＭＯＳトランジスタの製造
プロセス（実施例５）において、フィールド酸化膜を形
成したＳｉ基板上でＳｉＮ膜をパターニングし、選択ゲ
ート酸化マスクを形成した状態を示す模式的断面図であ
る。

【図２７】図２６のＳｉ基板の素子形成領域の一部にゲ
ート酸化膜を選択的に形成した状態を示す模式的断面図
である。

【図２８】図２７の基体の全面を被覆して成膜されたＷ
−ポリサイド膜をパターニングしてゲート電極およびフ
ィールド側の部分導電ストッパ膜を形成し、さらにＳｉ
基板の露出部にソース／ドレイン領域を形成した状態を
示す模式的断面図である。

【図２９】図２８のゲート電極と部分導電ストッパ膜と
の絶縁分離を行った状態を示す模式的断面図である。

【図３０】図２９の基体の全面を被覆して順次成膜され
たＳｉＮエッチング停止膜と層間絶縁膜に、コンタクト
ホールを開口した状態を示す模式的断面図である。

【図３１】図３０のコンタクトホールを被覆して上層配
線を形成した状態を示す模式的断面図である。

【図３２】本発明を適用したＭＯＳトランジスタの製造
プロセス（実施例６）において、図２７の基体の全面を
被覆して形成されたＷ−ポリサイド膜とポリシリコン膜
との積層膜をパターニングした状態を示す模式的断面図
である。

【図３３】図３２の基体の全面にシリサイド化用のＴｉ
膜を成膜した状態を示す模式的断面図である。

【図３４】自己整合的シリサイド化アニールを行い、図
３３のポリシリコン膜のパターンをＴｉＳｉｘ膜に変化
させた状態を示す模式的断面図である。

【図３５】図３５の基体の全面を被覆して順次成膜され
たＳｉＮエッチング停止膜と層間絶縁膜にコンタクトホ
ールを開口し、さらに上層配線を形成した状態を示す模
式的断面図である。

【図３６】部分型導電ストッパ膜を形成した段階におけ
るダブルゲート型ＭＯＳトランジスタのレイアウト例を
示す上面図である。

【図３７】従来のＭＯＳトランジスタの製造プロセスに
おいて、自己整合的シリサイド化を行った基体を層間絶
縁膜で平坦化し、さらにレジスト・パターニングを行っ
た状態を示す模式的断面図である。

【図３８】図３７の層間絶縁膜にコンタクトホールを開
口する際に、ＬＤＤサイドウォールとフィールド酸化膜
に穴が開いた状態を示す模式的断面図である。

【符号の説明】

１Ｓｉ基板２フィールド酸化膜３，４６ゲー
ト酸化膜４，４９Ｇ，６０Ｇゲート電極５オフ
セット酸化膜６ＬＤＤサイドウォール７，５０
ソース／ドレイン領域８Ｇ（ゲート側の）部分型導電
ストッパ膜８Ｆ，４９Ｆ，６０Ｆ（フィールド側の）
部分型導電ストッパ膜１１，２３，３２，４０，５
９，５９ＳＤＴｉＳｉｘ膜１２，２５，３３，３
９，５２，６２ＳｉＮエッチング停止膜１３，２６，
３４，４１，５３，６３層間絶縁膜（ＳｉＯｘ／ＢＰ
ＳＧ）１６，２７，３５，４２，５４，６４コンタ
クトホール１９ａＷＳｉｘ膜パターン

Claims

【特許請求の範囲】

【請求項１】シリコン基板上に形成されたフィールド
絶縁膜に対してエッチング選択比を確保可能な導電膜か
らなり、かつ後工程で形成されるコンタクトホールの重
ね合わせずれの発生予測範囲をカバーするごとく形成さ
れた導電ストッパ膜を有し、該導電ストッパ膜中、素子
形成領域から該フィールド絶縁膜上にかけて延在される
フィールド側延在部がソース／ドレイン取出し電極とな
されたＭＯＳトランジスタ。
【請求項２】前記フィールド絶縁膜がＳｉＯｘ膜より
なり、前記導電ストッパ膜がＷＳｉｘ膜からなる請求項
１記載のＭＯＳトランジスタ。
【請求項３】側壁面をサイドウォール絶縁膜で被覆さ
れたゲート電極を有し、前記ストッパ膜中、前記素子形
成領域から該サイドウォール絶縁膜上にかけて延在され
るゲート側延在部もソース／ドレイン取出し電極となさ
れた請求項１記載のＭＯＳトランジスタ。
【請求項４】前記ゲート電極の上面が、該ゲート電極
と共通パターンを有するオフセット絶縁膜に被覆されて
なる請求項３記載のＭＯＳトランジスタ。
【請求項５】前記導電ストッパ膜のフィールド側延在
部とゲート側延在部とがソース／ドレイン領域上で互い
に離間されてなる請求項３記載のＭＯＳトランジスタ。
【請求項６】前記ソース／ドレイン領域は、前記導電
ストッパ膜のフィールド側延在部とゲート側延在部とが
離間された領域においてその表面に自己整合的に形成さ
れたシリサイド膜を有する請求項５記載のＭＯＳトラン
ジスタ。
【請求項７】前記導電ストッパ膜のフィールド側延在
部とゲート側延在部とがソース／ドレイン領域上でも連
続するごとく形成されてなる請求項２記載のＭＯＳトラ
ンジスタ。
【請求項８】前記導電ストッパ膜が、その表面に全面
的に形成されたシリサイド膜を有する請求項７記載のＭ
ＯＳトランジスタ。
【請求項９】前記導電ストッパ膜が、実質的にそのフ
ィールド側延在部とゲート側延在部以外の領域の表面に
選択的に形成されたシリサイド膜を有する請求項７記載
のＭＯＳトランジスタ。
【請求項１０】前記導電ストッパ膜がゲート電極と共
通の導電膜で形成されると共に埋め込み絶縁膜により該
ゲート電極と絶縁されてなり、前記シリコン基板中、少
なくとも該埋め込み絶縁膜の直下の領域に自己整合的に
ソース／ドレイン領域が形成されてなる請求項１記載の
ＭＯＳトランジスタ。
【請求項１１】前記導電ストッパ膜と前記ソース／ド
レイン領域とが、各々の表面に自己整合的に形成された
シリサイド膜を有する請求項１０記載のＭＯＳトランジ
スタ。
【請求項１２】予めフィールド絶縁膜，ゲート絶縁
膜，ゲート電極，ソース／ドレイン領域が形成されたシ
リコン基板の全面に、該フィールド絶縁膜に対してエッ
チング選択比を確保可能な導電膜を成膜する第１工程
と、前記導電膜をパターニングすることにより、後工程で形
成されるコンタクトホールの重ね合わせずれの発生予測
範囲をカバーし得る導電ストッパ膜を少なくとも素子形
成領域から前記フィールド絶縁膜上にかけて形成する第
２工程と、基体の全面を層間絶縁膜で被覆する第３工程と、前記ソース／ドレイン領域を重ね合わせのターゲットと
して前記層間絶縁膜にコンタクトホールを開口する第４
工程とを有するＭＯＳトランジスタの製造方法。
【請求項１３】前記フィールド絶縁膜としてＳｉＯｘ
膜、前記導電ストッパ膜としてＷＳｉｘ膜を用いる請求
項１２記載のＭＯＳトランジスタの製造方法。
【請求項１４】前記ゲート電極の側壁面がサイドウォ
ール絶縁膜で被覆されている場合に、前記第２工程にお
いて前記導電ストッパ膜を前記素子形成領域から該サイ
ドウォール絶縁膜上にかけても形成する請求項１２記載
のＭＯＳトランジスタの製造方法。
【請求項１５】前記第１工程では、前記ゲート電極の
上面に予め該ゲート電極と共通パターンを有するオフセ
ット絶縁膜を形成しておく請求項１４記載のＭＯＳトラ
ンジスタの製造方法。
【請求項１６】前記フィールド絶縁膜上から素子形成
領域にかけて延在される導電ストッパ膜と、前記サイド
ウォール絶縁膜上から素子形成領域にかけて延在される
導電ストッパ膜とを前記ソース／ドレイン領域上で互い
に離間するごとく形成する請求項１４記載のＭＯＳトラ
ンジスタの製造方法。
【請求項１７】前記第２工程と第３工程との間で、前
記ソース／ドレイン領域中、前記両導電ストッパ膜が離
間された領域の表面に自己整合的にシリサイド膜を形成
する請求項１６記載のＭＯＳトランジスタの製造方法。
【請求項１８】前記導電ストッパ膜を、前記フィール
ド絶縁膜上からサイドウォール絶縁膜上にかけて連続的
に形成する請求項１４記載のＭＯＳトランジスタの形成
方法。
【請求項１９】前記第２工程と第３工程との間で、前
記ストッパ膜の表面に全面的にシリサイド膜を形成する
請求項１８記載のＭＯＳトランジスタの製造方法。
【請求項２０】前記第２工程と第３工程との間で、前
記ストッパ膜中、実質的に前記ソース／ドレイン領域の
直上に対応する領域に選択的にシリサイド膜を形成する
請求項１８記載のＭＯＳトランジスタの製造方法。
【請求項２１】予めフィールド絶縁膜，ゲート絶縁
膜，ゲート電極，ソース／ドレイン領域が形成されたシ
リコン基板の全面に、薄い絶縁膜をコンフォーマルに形
成する第１工程と、前記絶縁膜をパターニングすることにより、後工程で形
成されるコンタクトホールの重ね合わせずれの発生予測
範囲をカバーし得る絶縁ストッパ膜を少なくとも素子形
成領域から前記フィールド絶縁膜上にかけて形成する第
２工程と、前記絶縁ストッパ膜に被覆されない前記ソース／ドレイ
ン領域の露出面に自己整合的にシリサイド膜を形成する
第３工程と、基体の全面を層間絶縁膜で被覆する第４工程と、前記ソース／ドレイン領域を重ね合わせのターゲットと
して前記層間絶縁膜にコンタクトホールを開口する第５
工程とを有するＭＯＳトランジスタの製造方法。
【請求項２２】前記フィールド絶縁膜としてＳｉＯｘ
膜、前記絶縁ストッパ膜としてＳｉＮ膜を用いる請求項
２１記載のＭＯＳトランジスタの製造方法。
【請求項２３】前記第２工程において、前記絶縁スト
ッパ膜を素子形成領域から前記ゲート電極上にかけても
形成する請求項２１記載のＭＯＳトランジスタの製造方
法。
【請求項２４】予めフィールド絶縁膜が形成されたシ
リコン基板の素子形成領域の所定部位にゲート絶縁膜を
形成する第１工程と、基体の全面に導電膜を堆積する第２工程と、前記導電膜をパターニングし、前記ゲート絶縁膜上には
ゲート電極、前記素子形成領域から前記フィールド絶縁
膜にかかる領域には後工程で形成されるコンタクトホー
ルの重ね合わせずれの発生予測範囲をカバーし得る導電
ストッパ膜を形成する第３工程と、前記シリコン基板中、少なくとも前記ゲート電極と前記
導電ストッパ膜との間に表出する領域にソース／ドレイ
ン領域を形成する第４工程と、前記ゲート電極と前記導電ストッパ膜との間を絶縁膜で
埋め込む第５工程と、基体の全面を層間絶縁膜で被覆する第６工程と、前記導電ストッパ膜を重ね合わせのターゲットとして前
記層間絶縁膜にコンタクトホールを開口する第７工程と
を有するＭＯＳトランジスタの製造方法。
【請求項２５】前記第４工程と前記第５工程との間
で、前記ゲート電極，導電ストッパ膜，ソース／ドレイ
ン領域の各々の表面に自己整合的にシリサイド膜を形成
する請求項２４記載のＭＯＳトランジスタの製造方法。